制造半導體裝置的方法和通過該方法制造的半導體裝置的制造方法
【專利摘要】提供了一種制造半導體裝置的方法。所述方法包括設置用于形成第一單元和第二單元的前導電線。第一單元和第二單元在第一方向上彼此相鄰。第一單元的第一導電線沿與第一方向垂直的第二方向延伸并且與第一單元和第二單元之間的邊界相鄰。第二單元的第二導電線和第三導電線沿第一方向延伸并且與邊界相鄰。第二導電線和第三導電線分別設置在沿第一方向延伸的多條軌道之中的兩條不相鄰的軌道上。第一導電線與所述兩條不相鄰的軌道中的一條軌道以及設置在所述兩條不相鄰的軌道之間的一條軌道相交。
【專利說明】制造半導體裝置的方法和通過該方法制造的半導體裝置
[0001 ] 本申請分別要求于2015年4月9日提交到韓國知識產權局的第10-號和于2015年10月21日提交的第10-號韓國專利申請的優先權，上述韓國申請的公開內容通過引用全部包含于此。
技術領域
[0002]與本公開一致的裝置和方法涉及一種半導體裝置和一種用于制造半導體裝置的方法，更具體地，涉及一種利用設計半導體裝置的布圖的方法制造半導體裝置的方法及一種通過該方法制造的半導體裝置。
【背景技術】
[0003]半導體裝置已經高度集成以提高它們的容量并降低它們的制造成本。具體地，半導體裝置的集成度是直接影響半導體裝置的成本的因素。由于半導體裝置的集成度主要由單位單元占據的面積決定，因此半導體裝置的集成度對于半導體裝置的高效設計布圖而言可能是有利的。
[0004]當利用布圖設計工具設計半導體裝置的布圖時，通常有沒有布線到單元邊界的附近的情況。為更好地利用這個區域，可以重新設計布圖，或者可以增大布圖面積。然而，這些方法會劣化半導體裝置的競爭力及布圖設計的效率。正在展開對有效地設計布圖的方法的研究，有效地設計布圖的方法能夠改善單元邊界附件處的布線。

【發明內容】

[0005]示例性實施例提供一種用于有效地設計單元邊界的附近的布圖的方法、利用該方法制造半導體裝置的方法以及利用該方法制造的半導體裝置。
[0006]根據示例性實施例的一方面，提供了一種用于制造半導體裝置的方法，所述方法包括:設置用于形成第一單元和第二單元的前導電線，第一單元和第二單元在第一方向上彼此相鄰，第一單元的前導電線的第一導電線沿與第一方向垂直的第二方向延伸并且與第一單元和第二單元之間的邊界相鄰;設置用于形成第一單元和第二單元的后導電線，第二單元的后導電線之中的第二導電線和第三導電線沿第一方向延伸并且與邊界相鄰，其中，第二導電線和第三導電線分別設置在沿第一方向延伸的多條軌道之中的兩條不相鄰的軌道上，其中，第一導電線與所述兩條不相鄰的軌道中的至少一條軌道以及設置在所述兩條不相鄰的軌道之間的至少一條軌道交叉。
[0007]第二導電線與第三導電線之間的距離可以大于至少一條軌道的寬度。
[0008]第一導電線可以與第二導電線和第三導電線中的一條分隔開第一參考距離或更多。
[0009]所述方法還可以包括在設置在所述兩條不相鄰的軌道之間的所述至少一條軌道上設置第四導電線，第四導電線設置在第一單元中，其中，當從平面圖中看時，第四導電線與第一導電線疊置。
[0010]所述方法還可以包括在設置在所述兩條不相鄰的軌道之間的所述至少一條軌道上設置第五導電線，第五導電線設置在第二單元中，第五導電線可以與第四導電線分隔開大于第一參考距離的第二參考距離。
[0011]第一導電線在平面圖中在第一導電線與所述多條軌道疊置的位置處可以具有至少兩個連接點，所述至少兩個連接點可以能夠連接到其他導電線。
[0012]可以利用第一光掩模通過圖案化工藝形成前導電線，可以利用不同于第一光掩模的第二光掩模通過圖案化工藝形成后導電線。
[0013]所述方法還可以包括，在設置前導電線和后導電線之前，在基底上限定有源圖案；形成與有源圖案交叉的柵電極；以及在柵電極的兩側處的有源圖案上形成源區和漏區，其中，前導電線和后導電線中的至少一條電連接到柵電極，其中，前導電線和后導電線中的至少另一條電連接到源區或漏區。
[0014]根據另一個示例性實施例的一方面，提供了一種半導體裝置，所述半導體裝置包括:基底，包括PM0SFET區和匪OSFET區；多條前導電線，在基底上形成在第一方向上彼此相鄰的第一單元和第二單元，第一單元的前導電線的第一導電線沿與第一方向垂直的第二方向延伸并且與第一單元和第二單元之間的邊界相鄰；以及多條后導電線，形成第一單元和第二單元，第二單元的后導電線之中的第二導電線和第三導電線沿第一方向延伸并且與邊界相鄰，其中，第二導電線和第三導電線分別設置在沿第一方向延伸的多條軌道之中的兩條不相鄰的軌道上，其中，第一導電線與所述兩條不相鄰的軌道中的至少一條軌道以及設置在所述兩條不相鄰的軌道之間的至少一條軌道交叉。
[0015]第二導電線與第三導電線之間的距離可以大于至少一條軌道的寬度。
[0016]第一導電線可以與第二導電線和第三導電線中的一條分隔開第一參考距離或更遠。
[0017]所述半導體裝置還包括第四導電線，第四導電線設置在所述兩條不相鄰的軌道之間設置的至少一條軌道上，第四導電線設置在第一單元中，其中，當從平面圖中看時，第四導電線與第一導電線疊置。
[0018]所述半導體裝置還包括第五導電線，第五導電線設置在所述兩條不相鄰的軌道之間設置的至少一條軌道上，第五導電線設置在第二單元中，其中，第五導電線與第四導電線分隔開大于第一參考距離的第二參考距離。
[0019]第一導電線在平面圖中在第一導電線與所述多條軌道疊置的位置處可以具有至少兩個連接點，其中，所述至少兩個連接點能夠連接到其他導電線。
[0020]所述半導體裝置還可以包括:有源圖案，限定在基底上;柵電極，與有源圖案交叉；以及源區和漏區，形成在柵電極的兩側處的有源圖案上，其中，前導電線和后導電線中的至少一條電連接到柵電極，其中，前導電線和后導電線中的至少另一條電連接到源區或漏區。
[0021]根據另一個示例性實施例的一方面，提供了一種用于制造半導體裝置的方法，所述方法包括:布置用于形成第一單元和第二單元的多條前導電線，第一單元和第二單元在第一方向上彼此相鄰并且共享單元邊界，第一單元的前導電線的第一導電線沿與第一方向垂直的第二方向延伸；以及在初始布圖中初始地布置用于形成第一單元和第二單元的多條后導電線，第二單元的后導電線之中的第二導電線和第三導電線沿第一方向延伸，第一導電線與第二導電線和第三導電線分隔開與單元邊界相交的分隔距離，第二導電線和第三導電線設置在沿第一方向延伸的多條軌道之中的相鄰軌道上；以及重新布置第二導電線和第三導電線中的一條的初始布圖使得第二導電線和第三導電線分別設置在多條軌道之中的兩條不相鄰的軌道上，其中，第一導電線與所述兩條不相鄰的軌道中的至少一條以及設置在所述兩條不相鄰的軌道之間的至少一條軌道交叉。
[0022]在保持第一導電線與第二導電線、第三導電線之間的分隔距離的同時，可以重新布置初始布圖。
[0023]所述方法還可以包括在所述兩條不相鄰的軌道之間設置的至少一條軌道上布置第四導電線，第四導電線設置在第一單元中并且與第一導電線疊置。
[0024]所述方法還可以包括在所述兩條不相鄰的軌道之間設置的至少一條軌道上布置第五導電線，第五導電線設置在第二單元中，其中，第五導電線與第四導電線分隔開大于分隔距離的距離。
[0025]可以重新布置初始布圖而不增加第一導電線與第二導電線、第三導電線之間的分隔距離。
【附圖說明】
[0026]通過下面結合附圖對示例性實施例的描述，以上和/或其他示例性方面將變得明顯且更加容易理解，在附圖中:
[0027]圖1是示出根據示例性實施例的用于設計半導體裝置的計算機系統的示意性框圖；
[0028]圖2是示出根據示例性實施例的設計和制造半導體裝置的方法的流程圖；
[0029]圖3是示出圖2中示出設計和制造方法的布圖設計操作的流程圖；
[0030]圖4至圖10是根據示例性實施例的解釋設計布圖的方法而示出布圖圖案的平面圖；
[0031]圖11A、圖12A、圖13A和圖14A是示出根據示例性實施例的用于制造半導體裝置的方法的平面圖；
[0032]圖11B、圖12B、圖13B和圖14B是分別沿圖11A、圖12A、圖13A和圖14A的線1-1'截取的剖視圖；
[0033]圖11C、圖12C、圖13C和圖14C是分別沿圖11A、圖12A、圖13A和圖14A的線I1-1P截取的剖視圖；
[0034]圖11D、圖12D、圖13D和圖14D是分別沿圖11A、圖12A、圖13A和圖14A的線II1-1II'截取的剖視圖；
[0035]圖15是示出根據示例性實施例的利用設計半導體裝置的布局的方法實現的固態硬盤(SSD)的示意性框圖。
【具體實施方式】
[0036]通過下面將參照附圖更詳細地描述的示例性實施例，發明構思及其實現方法的以上和其它方面、優點和特征將是明顯的。然而，應該注意的是，發明構思不受限于下面的示例性實施例，并且可以以各種形式來實現。因此，提供示例性實施例僅是為了示出發明構思及讓本領域的技術人員了解發明構思的范疇。在附圖中，示例性實施例不受限于這里提供的具體示例，并且為了清晰起見而被夸大。在整個說明書中，相同的附圖標號或相同的參考指示符指示相同的元件。
[0037]將理解地是，當元件被稱作“連接到”、“結合到”或“相鄰于”另一元件時，該元件可以直接連接或直接結合到所述另一元件，或者可以存在中間元件。如在這里使用的，術語“和/或”包括一個或多個相關所列項目的任意組合和所有組合。
[0038]還將理解的是，盡管在這里可使用術語“第一”、“第二”、“第三”等來描述各種元件，但是這些元件不應受這些術語限制。這些術語僅用來將一個元件與另一元件區分開。因此，在不脫離本公開的教導的情況下，一些示例性實施例中的“第一”元件可以在其他示例性實施例中被命名為“第二”元件。
[0039]將理解的是，當諸如層、區域或基底的元件被稱作“在”另一元件“之下”、“下方”、“上面”、“上”或“下”時，該元件可以直接在所述另一元件“之下”、“下方”、“上面”、“上”或“下”，或者可以存在中間元件。相反，術語“直接”意味著不存在中間元件。為了易于描述，這里可使用諸如“在……之下”、“在……下方”、“下面的”、“在……上方”和“上面的”等的空間相對術語來描述如圖中所示的一個元件或特征與另一個(或多個)元件或特征的關系。將理解的是，除了附圖中描繪的方位之外，空間相對術語還意在包含裝置在使用或操作中的不同方位。例如，如果附圖中的裝置被翻轉，則描述為在其它元件或特征“下方”或“下面”的元件將隨后被定位為“在”其它元件或特征“上方”。因此，示例性術語“在…下方”可包括“在……上面”和“在……下面”兩種方位。可將裝置另外定位(旋轉90度或在其他方位)，并相應地解釋在這里使用的空間相對描述符。
[0040]這里使用的術語僅是出于描述具體示例性實施例的目的而不意圖對發明構思進行限制。如這里使用的，除非上下文另外明確指明，否則單數術語“一個(種、者)”和“所述(該)”也意圖包括復數形式。還將理解地是，當這里使用術語“包括”和/或“包含”及其變型時，說明存在所陳述的特征、整體、步驟、操作、元件和/或組件，但不排除存在或添加一個或多個其他特征、整體、步驟、操作、元件、組件和/或他們的組。
[0041]現在將參照附圖更充分地描述示例性實施例，以向本領域的普通技術人員傳達示例性實施例的概念。
[0042]圖1是示出根據示例性實施例的用于設計半導體裝置的計算機系統的示意性框圖。參照圖1，計算機系統100可以包括至少一個處理器110、工作存儲器120、輸入/輸出(I/O)裝置130和存儲器140。在一些示例性實施例中，計算機系統100可以設置為用于設計布圖的專用裝置。此外，計算機系統100可以被構造成驅動各種設計和驗證仿真程序。
[0043]處理器110可以執行計算機系統100中的軟件(例如，應用程序、操作系統(OS)、裝置驅動器)。處理器110可以執行工作存儲器120中加載的操作系統(OS)。處理器110可以執行將基于操作系統而被驅動的各種應用程序。例如，處理器110可以執行工作存儲器120中加載的布圖設計工具122。
[0044]操作系統或應用程序可以加載到工作存儲器120中。當計算機系統100啟動時，存儲在存儲器140中的OS圖像可以根據啟動順序加載到工作存儲器120上。操作系統可以支持計算機系統100的全部輸入/輸出操作。同樣地，由用戶選擇的或被選擇以提供基本服務的應用程序可以加載到工作存儲器120中。在一些示例性實施例中，根據一些示例性實施例的為布圖設計工藝準備的布圖設計工具122也可以從存儲器140加載到工作存儲器120。
[0045]布圖設計工具122可以包括用于改變由設計規則限定的具體布圖圖案的形狀和位置的偏置功能(biasing funct1n)。另外，布圖設計工具122可以在改變的偏置數據條件下執行設計規則檢查(DRC)。工作存儲器120可以包括易失性存儲器裝置，例如，靜態隨機存取存儲器(SRAM)裝置或動態隨機存取存儲器(DRAM)裝置。然而，示例性實施例不限于此。在一些示例性實施例中，工作存儲器120可以包括非易失性存儲器裝置，例如，相變隨機存取存儲器(PRAM)裝置、磁阻式隨機存取存儲器(MRAM)裝置、電阻式隨機存取存儲器(ReRAM)裝置、鐵電隨機存取存儲器(FRAM)裝置和/或閃存裝置等。應該注意的是，存儲裝置的類型沒有具體地限制。
[0046]用于對設計的布圖數據執行光學鄰近校正(OPC)的仿真工具124可以進一步加載到工作存儲器120中。
[0047]I/O裝置130可以包括用于從設計者接收信息和/或向設計者提供信息的各種裝置。例如，I/O裝置130可以包括鍵盤、鼠標、監視器和/或觸摸屏等。I/O裝置130的類型沒有具體地限制。在一些示例性實施例中，仿真工具124的處理過程和處理結果可以通過I/O裝置130示出。
[0048]存儲器140可以是計算機系統100的存儲介質。存儲器140可以存儲應用程序、OS圖像和各種類型的數據。例如，存儲器140可以包括固態驅動器(SSD)、嵌入式多媒體卡(e麗C)和/或硬盤驅動器(HDD)等。在一些示例性實施例中，存儲器140可以包括NAND閃存器件。然而，發明構思的示例性實施例不限于這些裝置。在某些示例性實施例中，存儲器140可以包括諸如PRAM器件、MRAM器件、ReRAM器件、FRAM器件和NOR閃存器件中的至少一種非易失性存儲器裝置或者它們的一些組合。
[0049]圖2是示出根據示例性實施例的用于設計和制造半導體裝置的方法的流程圖。
[0050]在操作SllO中，可以利用圖1的計算機系統100來執行半導體集成電路的高級設計工藝(high-level design process)。高級設計工藝可以指用硬件描述語言(HDL)的高級語言來描述與設計目標對應的集成電路。例如，在高級設計工藝中可以使用諸如C語言的高級語言。通過高級設計工藝設計的電路可以利用寄存器傳輸級(RTL)編碼和仿真來特定地表達。另外，由RTL編碼產生的代碼可以轉變成網表，網表可以被合成以描述整個半導體裝置。可以通過仿真工具124來驗證合成的示意性電路，并且可以基于驗證結果執行調整工藝。
[0051]在操作S120中，可以執行布局設計工藝以在硅基底上實現邏輯上完成的半導體集成電路。例如，可以基于高級設計工藝中合成的示意性電路或與示意性電路對應的網表來執行布圖設計工藝。布圖設計工藝可以包括基于規定的設計規則安置并連接從單元庫提供的各種標準單元的布線工藝。在彼此相鄰的兩個單元之間的邊界處或圍繞所述邊界安置導線的方法可以設置在根據一些示例性實施例的布圖設計工藝中。后面將對此方法詳細地進行描述。
[0052]將特定的門級電路表達為布圖的單元庫可以被限定在布圖設計工具中。可以準備布圖以限定或描述將實際地形成在硅基底上的構成晶體管和導線的圖案的形狀和尺寸。例如，可以合理地安置布圖圖案(例如，其上的PM0S、NM0S、N_WELL、柵電極和導電線)以在硅基底上實際地形成反相電路。為安置布圖圖案，可以檢索并選擇先前限定在單元庫中的反相器中的合適的一個(或多個)。另外，可以對選擇且安置的標準單元執行布線工藝。這些工藝可以由布圖設計工具自動或手動地執行。
[0053]在布圖工藝之后，可以對布圖執行驗證工藝以驗證是否有違反設計規則的部分。在一些示例性實施例中，驗證工藝可以包括:設計規則檢查(DRC)，用于驗證布圖是否符合設計規則；電學規則檢查(ERC)，用于驗證布局中是否有電斷開的問題;布圖與示意圖對比(LVSJayout vs schematic)，用于辨別布圖是否被布置成與門級網表一致。
[0054]在操作S130中，可以執行光學鄰近校正(OPC)工藝。由布圖設計工藝得到的布圖圖案可以通過光刻工藝投射在硅基底上。OPC工藝指的是用于校正光刻工藝中出現的光學鄰近效應的技術。換而言之，OPC工藝可以對可能因光的折射或衍射而出現的光學鄰近效應和/或在利用布圖圖案的曝光工藝中的工藝副效應(process side effect)進行校正。通過OPC工藝可以輕微地改變設計的布圖圖案的形狀和位置。
[0055]在操作S140中，可以基于通過OPC工藝改變的布圖來制造光掩模。通常，可以基于布圖圖案的數據通過使設置在玻璃基底上的鉻層圖案化來制造光掩模。
[0056]在操作S150中，可以利用制造的光掩模來制造半導體裝置。在制造半導體裝置的工藝中，可以重復地執行各種曝光工藝和各種蝕刻工藝，因此，由布圖設計工藝限定的圖案可以順序地形成在硅基底上。
[0057]圖3是示出圖2中示出的操作S120的流程圖。圖4至圖10是根據一些示例性實施例的為解釋設計布圖的方法而示出布圖圖案的平面圖。
[0058]在下文中，在此使用的術語中，“導電圖案”可以指由布圖設計工具產生的“虛設導電線”，“導電線”可以指利用導電圖案通過光刻工藝形成的“實際的導電線”。
[0059]參照圖3和圖4，在操作S122中，可以布置前導電圖案以形成第一單元Celll和第二單元Cell2。第一單元Celll和第二單元Cell2可以在第二方向D2上彼此相鄰。換而言之，第一單元Celll和第二單元Cell2可以分別設置在單元邊界B的側部上。例如，導電圖案可以包括前導電圖案和后導電圖案。可以在布置后導電圖案之前布置前導電圖案。換而言之，可以在用于形成后導電線的光刻工藝之前執行用于形成前導電線的光刻工藝。前導電圖案Mll可以與單元邊界B相鄰地設置并且可以沿與第二方向D2垂直的第一方向Dl延伸。前導電圖案MlI可以與彼此相鄰的兩條軌道(track)交叉。在圖4中，例如，前導電圖案Mll與軌道2和軌道3交叉。
[0060]參照圖3和圖4，在操作S124中，可以布置用于形成第一單元Celll和第二單元Ce 112的后導電圖案M21和M22。在圖4中，后導電圖案M21和M22可以分別初始地設置在軌道2和軌道3上。后導電圖案M21和M22可以與單元邊界B相鄰地設置并且可以沿與第一方向Dl垂直的第二方向D2延伸。導電圖案可以設置在與第二方向D2平行的虛設線上。在本說明書中預定的虛設線被限定為軌道。例如，軌道I至5可以沿第二方向D2延伸。虛設線可以是預定的。軌道可以在第一方向Dl上彼此分隔開。可以根據用于形成導電線的光刻工藝的分辨率來確定軌道之間的距離，其中，導電線與由布圖設計工具產生的導電圖案對應。
[0061]參照圖3和圖4，在操作S126中，可以重新布置與單元邊界B相鄰且初始地設置在彼此相鄰的兩條軌道上的導電圖案，使得所述導電圖案中的至少一個可以與導電圖案Mll分隔開參考距離Si或更遠。例如，因為重新布置了導電圖案，所以先前設置在軌道3上的導電圖案(即，后導電圖案)M22可以重新布置在軌道4上。
[0062]可以由于下面的原因而執行導電圖案的重新布置。參照圖5，如果后導電圖案M21和M22設置在彼此相鄰的兩條軌道上，那么在連接導電圖案的布線工藝中會引起問題。例如，當導電圖案M23被布置成使導電圖案Mll連接到另一個導電圖案時，可能由于與單元邊界B相鄰的導電圖案之間的短的距離s I造成導電圖案M22與導電圖案M23之間的布線問題。可能由限定精細圖案的光刻工藝的分辨率造成這個問題。因此，在布置用于布線工藝的導電圖案M23之前，通過重新布置初始地設置在相鄰的軌道上的導電圖案M21和M22，可以防止布線問題。
[0063]參照圖3和圖6，在操作S128中，可以布置附加的后導電圖案M23。例如，可以設置導電圖案M23以執行連接導電圖案Ml I的布線工藝。在這種情況下，導電圖案Ml I可以具有彼此相鄰的兩個可用的連接點(hit-point)。連接點可以與在其處導電圖案Ml I可通過布線工藝與另一個導電圖案接觸的點對應。連接點可以是導電圖案Ml I與軌道2和3的交叉點。
[0064]即使兩個連接點可用，但是如果導電圖案M23布置在軌道2上，則可能由導電圖案M21造成布線限制。因此，導電圖案M23可以布置在設置在重新布置的兩個導電圖案M21與M22之間的軌道上。當從平面圖中看時，導電圖案M23可以與導電圖案Mll疊置。在圖6中，導電圖案M23可以布置在第一單元Celll內。然而，示例性實施例不限于此。在某些示例性實施例中，導電圖案M23還可以延伸到第二單元Cell2中或其他單元中。
[0065]根據一些示例性實施例，因為導電圖案沒有設置在兩條彼此直接相鄰的軌道上，所以能夠防止可能由導電圖案之間的短的距離Si造成的布線問題。然而，在其他示例性實施例中，導電圖案可以設置在兩條彼此直接相鄰的軌道上。圖7中示出了這種布圖布置。
[0066]圖7是示出圖6中示出的布圖的修改的示例性實施例的平面圖。導電圖案M24還可以布置在兩個導電圖案M21和M22之間。在這種情況下，導電圖案M24可以與導電圖案M23分隔開比距離Si大的距離s3，使得可以避免布線問題。距離s3可以是不會造成導電圖案M23與導電圖案M24之間的布線問題的最小距離。
[0067]在圖4和圖6中，當從平面圖中看時，在與單元邊界B相鄰的導電圖案M21與M22之間可以設置有一條軌道。因此，導電圖案M21與M22之間的距離可以大于軌道的寬度。在一些示例性實施例中，導電圖案M21與M22之間的距離可以等于軌道的寬度與軌道之間的距離s2的兩倍的的總和。然而，示例性實施例不限于此。在某些示例性實施例中，當從平面圖中看時，導電圖案M21與M22之間可以設置至少兩條軌道。在這種情況下，導電圖案M21與M22之間的距離可以比至少兩條軌道的寬度的總和大。例如，在圖8中，兩條軌道設置在導電圖案M21與M22之間。在這種情況下，導電圖案Mll可以具有三個可用的連接點(S卩，導電圖案Mll可以在布線工藝期間與其他導電圖案接觸的三個點)。連接點可以是導電圖案Mll與三條軌道2至4的交叉點。與圖6中示出的示例性實施例相似，盡管三個連接點可用，但是因為由導電圖案M21造成的布線限制所以導電圖案M23和M24可以分別設置在軌道3和4上。
[0068]圖9和圖1O是示出圖6中示出的布圖的修改的示例性實施例的平面圖。參照圖9，首先可以與單元邊界B相鄰地初始地布置導電圖案Ml I。此后，可以布置導電圖案M21至M25。根據一些示例性實施例，導電圖案M21和M22可以基于設計規則分別設置在兩條不相鄰的軌道
2和4上。另外，導電圖案M23可以設置在軌道3上并且可以與導電圖案Mll分隔開不會造成布線問題的距離s4。導電圖案M24可以設置在軌道3上并且可以與導電圖案Mll相鄰。因此，導電圖案Mll可以具有對應于導電圖案Mll與兩條軌道2和3的交叉點的兩個連接點。
[0069]然而，由于導電圖案Mll與導電圖案M21之間的短的距離Si以及導電圖案M24的位置，而可能在導電圖案Mll的布線工藝中造成布線問題。在這種情況下，如圖10中所示，可以執行設計改變工藝使得導電圖案Mll延伸到軌道I上。因此，導電圖案M25可以(重新)布置在軌道I上以連接到導電圖案Mil。結果，能夠防止布線問題。
[0070]將在下文中描述根據一些示例性實施例的制造半導體裝置的方法。圖11A、圖12A、圖13A和圖14A是示出一些示例性實施例的制造半導體裝置的方法的平面圖。圖11B、圖12B、圖13B和圖14B是分別沿圖11A、圖12A、圖13A和圖14A的線1-1'截取的剖視圖。圖11C、圖12C、圖13C和圖14C是分別沿圖11A、圖12A、圖13A和圖14A的線I1-1I'截取的剖視圖。圖11D、圖12D、圖13D和圖14D是分別沿圖11A、圖12A、圖13A和圖14A的線II1-1IV截取的剖視圖。
[0071]參照圖11A、11B、IlC和11D，可以設置基底100。例如，基底100可以是硅基底、鍺基底或絕緣體上硅(SOI)基底。第一裝置隔離層STl可以形成在基底100中以限定有源圖案FN。第二裝置隔離層ST2可以形成在基底100中以限定P溝道金屬氧化物半導體場效應晶體管(PM0SFET)區PR與η溝道金屬氧化物半導體場效應晶體管(NM0SFET)區NR。可以利用淺槽隔離(STI)技術形成第一裝置隔離層STl和第二裝置隔離層ST2。例如，第一裝置隔離層STl和第二裝置隔離層ST2可以包括氧化硅。
[0072]第一裝置隔離層STl和第二裝置隔離層ST2可以具有沿與第三方向D3相反的方向的深度。第三方向D3可以是與基底100的頂表面垂直的方向。在一些示例性實施例中，第一裝置隔離層STl的深度可以比第二裝置隔離層ST2的深度淺。在這種情況下，第一裝置隔離層STl可以由與形成第二裝置隔離層ST2的工藝不同的工藝形成。在一些示例性實施例中，可以同時形成第一裝置隔離層STl與第二裝置隔離層ST2，第一裝置隔離層STl的深度可以基本等于第二裝置隔離層ST2的深度。
[0073]可以在有源圖案FN上形成柵電極GP。柵電極GP可以沿第一方向Dl延伸以與有源圖案FN交叉。柵電極GP可以在第二方向上彼此分隔開。可以在每個柵電極GP下方以及柵電極GP的側壁上形成柵極絕緣圖案GI，可以在每個柵極絕緣圖案GI的側壁上形成柵極間隔件GS。此外，可以形成覆蓋圖案CP以覆蓋每個柵電極GP的頂表面。第一層間絕緣層110可以形成為覆蓋柵電極GP。
[0074]柵電極GP可以包括用摻雜劑摻雜的半導體材料、金屬和導電金屬氮化物中的至少一種。柵極絕緣圖案GI可以包括氧化硅、氮氧化硅和高k介電材料中的至少一種。高k介電材料的介電常數可以大于氧化硅的介電常數。覆蓋圖案CP和柵極間隔件GS中的每個可以包括氧化硅、氮化硅和氮氧化硅中的至少一種。第一層間絕緣層110可以包括氧化硅層和氮氧化娃層中的至少一個。
[0075]源區/漏區SD可以在每個柵電極GP的兩側處形成在有源圖案FN上。在一些示例性實施例中，源區/漏區SD可以是P型摻雜區或N型摻雜區。
[0076]在一些示例性實施例中，源區/漏區可以是通過選擇性外延生長(SEG)工藝形成的外延圖案。源區/漏區SD可以包括與基底100不同的半導體元素。例如，源區/漏區SD可以包括晶格常數比基底100的半導體元素的晶格常數大或小的半導體元素。因為源區/漏區SD包括與基底100的半導體元素不同的半導體元素，所以源區/漏區SD可以將壓應力或張應力施加到設置在源區/漏區SD之間的溝道區AF。在一些示例性實施例中，當基底100是硅基底時，PM0SFET區PR的源區/漏區SD可以包括硅鍺(嵌入的SiGe)或鍺。在這種情況下，PM0SFET區PR的源區/漏區SD可以將壓應力施加到PM0SFET區PR的溝道區AF。在一些示例性實施例中，當基底100是硅基底時，匪OSFET區NR的源區/漏區SD可以包括碳化硅(SiC)。在這種情況下，NMOSFET區NR的源區/漏區SD可以將張應力施加到NMOSFET區NR的溝道區AF。結果，可以增大溝道區AF中產生的載流子的迀移率。
[0077]可以在柵電極GP之間形成源極/漏極接觸件CA。源極/漏極接觸件CA可以電連接到源區/漏區SD。源極/漏極接觸件CA可以設置在第一層間絕緣層110中。至少一個源極/漏極接觸件CA可以使沿第一方向Dl布置的源區/漏區SD彼此連接。
[0078]可以在第一層間絕緣層110的上部中形成柵極接觸件CB。每個柵極接觸件CB可以穿透覆蓋圖案CP以直接連接到柵電極GP。柵極接觸件CB的底表面可以設置在比源極/漏極接觸件CA的底表面高的水平面處。此外，柵極接觸件CB的底表面可以設置在比源區/IfgSD的頂表面高的水平面處。
[0079]參照圖12A、圖12B、圖12C和圖12D，可以在第一層間絕緣層110上形成第二層間絕緣層120。可以在第二層間絕緣層120中形成第一過孔VI。第一過孔Vl可以電連接到柵極接觸件CB。可以在第二層間絕緣層120上形成第三層間絕緣層130。
[0080]可以執行利用第一光掩模的第一光刻工藝和蝕刻工藝以形成穿透第三層間絕緣層130的導電線孔MHl I。可以利用包括參照圖4至圖8描述的導電圖案Ml I的第一圖案組來制造第一光掩模。例如，第一圖案組可以包括參照圖4至圖8描述的前導電圖案。
[0081]形成導電線孔MHll的步驟可以包括:利用第一圖案組制造第一光掩模;利用第一光掩模通過第一光刻工藝在第三層間絕緣層130上形成第一光刻膠圖案;利用第一光刻膠圖案作為蝕刻掩模對第三層間絕緣層130進行蝕刻以形成導電線孔MH11。
[0082]參照圖13六、圖138、圖13(:和圖130，可以形成導電線1111以填充導電線孔]\0111。可以在第三層間絕緣層130上形成第四層間絕緣層140，可以形成第二過孔V2以穿透第四層間絕緣層140。在一些示例性實施例中，第二過孔V2可以使導電線MIll與將要形成在導電線孔MH23中的導電線電連接。可以在第四層間絕緣層140上形成第五層間絕緣層150。
[0083]可以執行利用第二光掩模的第二光刻工藝和蝕刻工藝以形成穿透第五層間絕緣層150的導電線孔MH21、MH22和MH23。利用包括參照圖4至圖6描述的導電圖案M21、M22和M23的第二圖案組來制造第二光掩模。形成導電線孔MH21、MH22和MH23的步驟可以包括:利用第二圖案組制造第二光掩模;利用第二光掩模通過第二光刻工藝在掩模層上形成第二光刻膠圖案;利用第二光刻膠圖案作為蝕刻掩模對掩模層和第五層間絕緣層150進行蝕刻以形成導電線孔MH21、MH22和MH23。如參照圖4至圖6描述的，導電線孔M21、M23和M22可以分別形成在沿第二方向D2布置的軌道2、軌道3和軌道4上。
[0084]參照圖14A、圖14B、圖14C和圖14D，可以分別在導電線孔MH21、MH22和MH23中形成導電線MI21、MI22和MI23。導電線MI21、MI22和MI23可以分別對應于圖6的導電圖案M21、M22和M23。在一些示例性實施例中，可以形成導電層以填充導電線孔MH21、MH22和MH23，可以對導電層執行平坦化工藝以形成導電線MI21、MI22和MI23。導電線MI21可以形成在軌道2上，導電線MI22可以形成在軌道4上，導電線MI23可以形成在軌道3上。
[0085]因為導電線MI22形成在軌道4上而不與導電線MI21直接相鄰，所以可以防止關于導電線Mll的布線問題。如果與根據示例性實施例的導電線不同，導電線MI22'與導電線MI21直接相鄰地設置(見圖14A)，那么可能由導電線MI22'與導電線MI23之間的短的距離Si造成布線問題。換而言之，除非設置在軌道2和軌道3上的導電線MIll的設計被改變為延伸到另一條軌道(例如，軌道I)上，否則可以不執行通過導電線MI23使導電線MIll與另一條導電線連接的布線問題。
[0086]如上所述，因為導電線(重新)布置，因此沒有設置在單元邊界附近的彼此相鄰的兩條軌道上，所以能夠防止可能由導電線的布線工藝造成的問題。此外，可以減少用于改變布圖設計的時間。
[0087]圖15是示出根據一些示例性實施例的利用設計半導體裝置的布圖的方法實現的固態硬盤(SSD)的示意性框圖。參照圖15，SSD 1000可以包括控制器1100和多個非易失性存儲器(NVMH200。至少一個控制器1100或非易失性存儲器1200可以包括根據上述布圖設計方法制造的半導體裝置。
[0088]控制器1100可以通過多條通道CHl至CHi(即，i是2或大于2的整數)連接到非易失性存儲器1200。通過同一通道連接到控制器1100的非易失性存儲器1200可以以多棧芯片(mult1-stack chip)封裝的形式設置。在一些示例性實施例中，非易失性存儲器1200可以接收外部高電壓Vppx。控制器1100可以包括至少一個處理器1110、糾錯電路(EEC) 1120、主機接口( I/F)單元1130、緩沖器1140和非易失性存儲器接口(NVM I/F) 1150。
[0089 ]主機接口(I /F) 1130可以提供接口功能以與外部裝置進行接口。例如，主機接口單元1130可以是NAND閃存接口單元。在某些示例性實施例中，主機接口(I/F)1130可以通過其他各種接口中的一個或更多個來實現。糾錯電路(ECC) 1120可以計算在寫入操作中將要被編程的數據的糾錯代碼的值，并且可以基于糾錯代碼的值對在讀取操作中讀取的數據進行糾正。另外，糾錯電路(ECCH120可以糾正在數據恢復操作中從非易失性存儲器1200恢復的數據的錯誤。雖然未示出，但是SSD 1000還可以包括存儲用于操作控制器1100的代碼數據的代碼存儲器。可以用非易失性存儲器來實現代碼存儲器。緩沖器1140可以暫時存儲用于操作控制器1100的數據。緩沖器1140可以暫時存儲將要編程到非易失性存儲器1200的數據，或者可以暫時地存儲從非易失性存儲器1200讀取的數據。非易失性存儲器接口單元1150可以在控制器1100和非易失性存儲器1200之間提供接口功能。
[0090]根據一些示例性實施例，能夠有效地設計半導體裝置的與單元邊界相鄰的布圖。
[0091]盡管已經參照特定示例性實施例描述了發明構思，但是對本領域的技術人員而言顯而易見的是，在不脫離發明構思的精神和范圍的情況下，可以做出各種改變和修改。因此，應該理解的是，上面的示例性實施例不是限制性的，而是示意性的。因此，發明構思的范圍將由權利要求書及其等同物的最寬泛的合理的解釋來確定，并且不應被約束或受限于以上描述。
【主權項】
1.一種用于制造半導體裝置的方法，所述方法包括: 設置用于形成第一單元和第二單元的前導電線，第一單元和第二單元在第一方向上彼此相鄰，第一單元的前導電線的第一導電線沿與第一方向垂直的第二方向延伸并且與第一單元和第二單元之間的邊界相鄰；以及 設置用于形成第一單元和第二單元的后導電線，第二單元的后導電線之中的第二導電線和第三導電線沿第一方向延伸并且與邊界相鄰， 其中，第二導電線和第三導電線分別設置在沿第一方向延伸的多條軌道之中的兩條不相鄰的軌道上， 其中，第一導電線與所述兩條不相鄰的軌道中的至少一條以及設置在所述兩條不相鄰的軌道之間的至少一個軌道交叉。2.根據權利要求1所述的方法，其中，第二導電線與第三導電線之間的距離大于至少一條軌道的寬度。3.根據權利要求1所述的方法，其中，第一導電線與第二導電線和第三導電線中的一條分隔開至少第一參考距離。4.根據權利要求3所述的方法，所述方法還包括:在設置在所述兩條不相鄰的軌道之間的所述至少一條軌道上設置第四導電線，第四導電線設置在第一單元中， 其中，當從平面圖中看時，第四導電線與第一導電線疊置。5.根據權利要求4所述的方法，所述方法還包括:在設置在所述兩條不相鄰的軌道之間的所述至少一條軌道上設置第五導電線，第五導電線設置在第二單元中， 其中，第五導電線與第四導電線分隔開大于第一參考距離的第二參考距離。6.根據權利要求1所述的方法，其中，第一導電線在平面圖中在第一導電線與所述多條軌道疊置的位置處具有至少兩個連接點， 其中，所述至少兩個連接點能夠連接到其他導電線。7.根據權利要求1所述的方法，其中，利用第一光掩模通過圖案化工藝形成前導電線， 其中，利用不同于第一光掩模的第二光掩模通過圖案化工藝形成后導電線。8.根據權利要求1所述的方法，所述方法還包括，在設置前導電線和后導電線之前: 在基底上限定有源圖案； 形成與有源圖案交叉的柵電極；以及 在柵電極的兩側處的有源圖案上形成源區和漏區， 其中，前導電線和后導電線中的至少一條電連接到柵電極， 其中，前導電線和后導電線中的至少另一條電連接到源區或漏區。9.一種半導體裝置，所述半導體裝置包括: 基底，包括P型金屬氧化物半導體場效應管區和N型金屬氧化物半導體場效應管區； 前導電線，在基底上形成在第一方向上彼此相鄰的第一單元和第二單元，第一單元的前導電線的第一導電線沿與第一方向垂直的第二方向延伸并且與第一單元和第二單元之間的邊界相鄰；以及 后導電線，形成第一單元和第二單元，第二單元的后導電線之中的第二導電線和第三導電線沿第一方向延伸并且與邊界相鄰， 其中，第二導電線和第三導電線分別設置在沿第一方向延伸的多條軌道之中的兩條不相鄰的軌道上， 其中，第一導電線與所述兩條不相鄰的軌道中的至少一條以及設置在所述兩條不相鄰的軌道之間的至少一條軌道交叉。10.根據權利要求9所述的半導體裝置，其中，第二導電線與第三導電線之間的距離大于至少一條軌道的寬度。11.根據權利要求9所述的半導體裝置，其中，第一導電線與第二導電線和第三導電線中的一條分隔開至少第一參考距離。12.根據權利要求9所述的半導體裝置，其中，所述半導體裝置還包括:第四導電線，設置在所述兩條不相鄰的軌道之間設置的所述至少一條軌道上，第四導電線設置在第一單元中， 其中，當從平面圖中看時，第四導電線與第一導電線疊置。13.根據權利要求12所述的半導體裝置，其中，所述半導體裝置還包括: 第五導電線，設置在所述兩條不相鄰的軌道之間設置的所述至少一條軌道上，第五導電線設置在第二單元中， 其中，第五導電線與第四導電線分隔開大于第一參考距離的第二參考距離。14.根據權利要求9所述的半導體裝置，其中，第一導電線在平面圖中在第一導電線與所述多條軌道疊置的位置處具有至少兩個連接點， 其中，所述至少兩個連接點能夠連接到其他導電線。15.根據權利要求9所述的半導體裝置，其中，所述半導體裝置還包括: 有源圖案，限定在基底上； 柵電極，與有源圖案交叉；以及 源區和漏區，形成在柵電極的兩側處的有源圖案上， 其中，前導電線和后導電線中的至少一條電連接到柵電極， 其中，前導電線和后導電線中的至少另一條電連接到源區或漏區。16.—種用于制造半導體裝置的方法，所述方法包括: 布置用于形成第一單元和第二單元的多條前導電線，第一單元和第二單元在第一方向上彼此相鄰并且共享單元邊界，第一單元的前導電線的第一導電線沿與第一方向垂直的第二方向延伸；以及 在初始布圖中初始地布置用于形成第一單元和第二單元的多條后導電線，第二單元的后導電線之中的第二導電線和第三導電線沿第一方向延伸，第一導電線與第二導電線和第三導電線分隔開與單元邊界相交的分隔距離，第二導電線和第三導電線設置在沿第一方向延伸的多條軌道之中的相鄰軌道上；以及 重新布置第二導電線和第三導電線中的一條的初始布圖使得第二導電線和第三導電線分別設置在所述多條軌道之中的兩條不相鄰的軌道上， 其中，第一導電線與所述兩條不相鄰的軌道中的至少一條以及設置在所述兩條不相鄰的軌道之間的至少一條軌道交叉。17.根據權利要求16所述的方法，其中，在保持第一導電線與第二導電線、第三導電線之間的分隔距離的同時，重新布置初始布圖。18.根據權利要求17所述的方法，所述方法還包括在設置在所述兩條不相鄰的軌道之間的至少一條軌道上布置第四導電線，第四導電線設置在第一單元中并且與第一導電線疊置。19.根據權利要求18所述的方法，所述方法還包括在設置在所述兩條不相鄰的軌道之間的至少一條軌道上布置第五導電線，第五導電線設置在第二單元中， 其中，第五導電線與第四導電線分隔開大于分隔距離的距離。20.根據權利要求16所述的方法，其中，重新布置初始布圖而不增加第一導電線、第二導電線與第三導電線之間的分隔距離。
【文檔編號】H01L21/82GK106057794SQ201610204802
【公開日】2016年10月26日
【申請日】2016年4月5日 公開號201610204802.3, CN 106057794 A, CN 106057794A, CN 201610204802, CN-A-106057794, CN106057794 A, CN106057794A, CN201610204802, CN201610204802.3
【發明人】徐在禹, 李在夏
【申請人】三星電子株式會社