半導體裝置及半導體裝置的制造方法
【專利摘要】本發明涉及半導體裝置及半導體裝置的制造方法。在元件活性部10a，設置有將第一n型區域3和第一p型區域4交替重復接合而成的第一并列pn層5。第一并列pn層5的平面布局為條紋狀。在耐壓結構部10c，設置有將第二n型區域13和第二p型區域14交替重復接合而成的第二并列pn層15。第二并列pn層15的平面布局為朝向與第一并列pn層5的條紋相同的條紋狀。在第一并列pn層5、第二并列pn層15間，設置有具有第三并列pn層以及第四并列pn層的中間區域6。中間區域6是使在相互分離而形成的成為第一并列pn層5、第二并列pn層15的各雜質注入區域擴散到該各雜質注入區域之間的沒有進行雜質的離子注入的區域而成。
【專利說明】
半導體裝置及半導體裝置的制造方法
技術領域
[0001]本發明涉及半導體裝置以及半導體裝置的制造方法。
【背景技術】
[0002]以往，公知有具備超結(SJ:SuperJunct1n)結構的半導體裝置(以下稱為超結半導體裝置)，該超結結構是將漂移層設置為在與芯片主面平行的方向(橫向)交替地配置有提高了雜質濃度的η型區域和P型區域的并列pn層而成。在超結半導體裝置中，導通狀態時電流流通并列pn層的η型區域，截止狀態時耗盡層也從并列pn層的η型區域和P型區域之間的pn結延伸而使η型區域以及P型區域耗盡，負荷耐壓。另外，在超結半導體裝置中，由于能夠提高漂移層的雜質濃度，所以能夠在維持高耐壓的狀態下減少導通電阻。
[0003]作為這樣的超結半導體裝置，提出了具備從元件活性部至耐壓結構部的范圍內將η型區和P型區配置為以相同的寬度延伸的條紋狀的平面布局而成的并列pn層的裝置(例如，參照下述專利文獻1(第0020段，圖1、圖2))。在下述專利文獻I中，通過使耐壓結構部中的并列pn層的雜質濃度比元件活性部中的并列pn層的雜質濃度低，從而使耐壓結構部的耐壓比元件活性部的耐壓高。元件活性部是導通狀態時有電流流通的區域。元件周邊部包圍元件活性部的周圍。耐壓結構部配置于元件周邊部，是緩和芯片正面側的電場而保持耐壓的區域。
[0004]另外，作為另一個的超結半導體裝置，提出了并列pn層的η型區域以及P型區域的重復節距在耐壓結構部中設置得比在元件活性部中窄的裝置(例如，參照下述專利文獻2(第0023段，圖6)以及下述專利文獻3(第0032段，圖1、圖2))。在下述專利文獻2中，在元件活性部以及耐壓結構部均設置將η型區域和P型區域配置為條紋狀的平面布局而成的并列pn層。在下述專利文獻3中，在元件活性部設置將η型區域以及P型區域配置為條狀的平面布局的并列pn層，在耐壓結構部設置將P型區域以矩陣狀的平面布局配置于η型區域內而成的并列pn層。
[0005]另外，作為另一個超結半導體裝置，提出了將并列pn層的η型區域和P型區域配置為條紋狀的平面布局，使耐壓結構部中的并列pn層的η型區域以及P型區域的與條紋正交的橫向的寬度(以下，僅稱為寬度)部分地變化而得到的裝置(例如，參照下述專利文獻4)。另夕卜，作為另一個的超結半導體裝置，提出了將并列pn層的η型區域和P型區域配置為條紋狀的平面布局，在與耐壓結構部的邊界附近，將元件活性部中的并列pn層的P型區域的寬度朝向外側逐漸變窄的裝置(例如，參照下述專利文獻5(第0051段，圖18、圖19))。
[0006]在下述專利文獻2?5中，通過在元件活性部和耐壓結構部，改變并列pn層的η型區域以及P型區域的重復節距和/或并列pn層的P型區域的寬度，從而使耐壓結構部中的并列pn層的雜質濃度比元件活性部中的并列pn層的雜質濃度低。因此，與下述專利文獻I同樣地，耐壓結構部的耐壓比元件活性部的耐壓高。
[0007]作為并列pn層的形成方法，提出有以下方案:在每次通過外延生長而層疊未摻雜層時，都對整個面進行η型雜質的離子注入，使用抗蝕掩模而選擇性地進行了P型雜質的離子注入之后，通過熱處理來使雜質擴散(例如，參照下述專利文獻6(第0025段，圖1?圖4)參照)。在下述專利文獻6中，考慮到后續的熱擴散步驟，用于P型雜質的離子注入的抗蝕掩模的開口寬度為剩余寬度的1/4左右，與此對應地，將P型雜質的注入量設為η型雜質的注入量的4倍左右，從而使并列pn層的η型區域以及P型區域的總雜質量相等。
[0008]作為并列pn層的另一個形成方法，提出有以下方案:在每次通過外延生長而層疊η型高電阻層時，都使用不同的抗蝕掩模而分別選擇性地進行η型雜質以及P型雜質的離子注入之后，通過熱處理而使雜質擴散(例如，參照下述專利文獻7(第0032?0035段，圖4)參照)。在下述專利文獻7中，使成為并列pn層的η型區域的η型雜質注入區域和成為P型區域的P型雜質注入區域以在橫向對置的方式選擇性地形成并進行熱擴散。因此，能夠使η型區域以及P型區域均高雜質濃度化，并能夠抑制在橫向鄰接的區域之間的pn結附近的雜質濃度的偏差。
[0009]現有技術文獻
[0010]專利文獻
[0011 ] 專利文獻I:日本特開號公報
[0012]專利文獻2:日本特開號公報
[0013]專利文獻3:日本國際公開第2013/008543號
[0014]專利文獻4:日本特開號公報
[0015]專利文獻5:日本特開號公報
[0016]專利文獻6:日本特開號公報
[0017]專利文獻7:日本特開號公報

【發明內容】

[0018]技術問題
[0019]然而，本發明的
【發明人】們進行了銳意研究的結果新發現，如上述專利文獻7那樣，在分別選擇性地進行η型雜質以及P型雜質的離子注入而在元件活性部以及耐壓結構部形成并列Pn層的情況下，產生如下的問題。圖27、圖28是表示以往的超結半導體裝置的并列pn層的平面布局的俯視圖。圖27(a)、圖28(a)中示出了并列pn層的完成時的平面布局。圖27(a)、圖28(a)中示出了以往的超結半導體裝置的1/4的部分。圖27(b)、圖28(b)中示出了元件活性部10a和耐壓結構部10c之間的邊界區域10b中的并列pn層的形成過程中的狀態。元件周邊部10d由邊界區域10b以及耐壓結構部10c構成。在圖27、圖28中，將并列pn層的條紋的延伸的橫向設為y，將與條紋正交的橫向設為X。符號101是為了形成并列pn層而外延生長的η—型半導體層。
[0020]如圖27(a)、圖28(a)所示，在以往的超結半導體裝置中，元件活性部10a的并列pn層(以下，稱為第一并列pn層)104以及耐壓結構部10c的并列pn層(以下，稱為第二并列pn層)114均延伸到元件活性部10a與耐壓結構部10c之間的邊界區域10b而相互鄰接。如圖27(b)、圖28(b)所示，在形成該第一并列pn層104、第二并列pn層114時，第一并列pn層104的成為第一η型區域102的η型雜質注入區域121、以及成為第一P型區域103的P型雜質注入區域122分別以延伸到邊界區域10b的內側(元件活性部10a側)的第一區域10e的方式形成。第二并列pn層114的成為第二η型區域112、115的η型雜質注入區域131、141，以及成為第二 P型區域113、116的P型雜質注入區域132、142分別以延伸到邊界區域10b的外側(耐壓結構部10c側)的第二區域10f的方式形成。這些各雜質注入區域分別延伸至第一區域10e和第二區域10f的邊界(縱虛線)為止。
[0021]如圖27所示，將第一 η型區域102以及第一 P型區域103的重復節距Pll和第二 η型區域112以及第二 P型區域113重復節距Ρ12設為相同的情況下(Pll =Ρ12)，在邊界區域10b中，第一并列Pn層104、第二并列pn層114的同導電型區域彼此是完全接觸的狀態。即，成為第一 η型區域102、第二 η型區域112的η型雜質注入區域121、131彼此以及成為第一 P型區域
103、第二P型區域113的P型雜質注入區域122、132彼此分別配置于從元件活性部10a延伸至耐壓結構部10c而連續的條紋狀的平面布局。因此，在邊界區域10b中，第一并列pn層
104、第二并列pn層114的電荷平衡沒有被破壞，而第一并列pn層104、第二并列pn層114的平均雜質濃度均相同，由此元件活性部10a和耐壓結構部10c不產生耐壓差。因此，存在如下的問題，在耐壓結構部10c易于局部集中電場，由耐壓結構部10c的耐壓確定元件整體的耐壓。
[0022]另一方面，如圖28所示，在將第二 η型區域115以及第二 P型區域116的重復節距P12設為比第一 η型區域102以及第一 P型區域103的重復節距Pll窄的情況下(Ρ11>Ρ12)，第一并列pn層104、第二并列pn層114的同導電型區域彼此接觸的周期基于相互的重復節距Ρ11、P12的比而確定。即，在邊界區域10b中，成為第一η型區域102、第二η型區域115的η型雜質注入區域121、141彼此、以及成為第一P型區域103、第二P型區域116的P型雜質注入區域122、142彼此處于存在接觸的位置和不接觸的位置的狀態。因此，在邊界區域10b中η型雜質濃度以及P型雜質濃度部分地變高。例如，通過在P型雜質注入區域122、142彼此接觸連續的位置143附近，與相鄰的η型雜質注入區域121、141之間的距離不同，從而P型雜質濃度比η型雜質濃度高。因此，存在難以確保第一并列pn層104與第二并列pn層114的邊界上的電荷平衡，邊界區域10b的耐壓部分地變低的問題。對于該問題，通過使第一并列pn層104、第二并列pn層114的平均雜質濃度相對降低，能夠抑制耐壓部分地變低，但元件整體的耐壓也降低。
[0023]本發明為了解決上述的現有技術的問題，其目的在于提供一種能夠減少導通電阻，并且能夠抑制耐壓降低的半導體裝置以及半導體裝置的制造方法。
[0024]技術方案
[0025]為了解決上述課題，實現本發明的目的，所以本發明的半導體裝置具有下述的特征。在第一主面側設置有表面元件結構。在第二主面側設置有低電阻層。在上述表面元件結構與上述低電阻層之間設置有第一并列pn層，以包圍上述第一并列pn層的周圍的方式設置有第二并列pn層。上述第一并列pn層是將第一個第一導電型區域以及第一個第二導電型區域交替地配置而成。上述第二并列pn層是將第二個第一導電型區域以及第二個第二導電型區域以比上述第一個第一導電型區域以及上述第一個第二導電型區域的重復節距窄的節距交替地配置而成。在上述第一并列pn層與上述第二并列pn層之間，以與上述第一并列pn層以及上述第二并列pn層接觸的方式設置有中間區域。在上述中間區域，具有第三個第二導電型區域和第四個第二導電型區域。上述第三個第二導電型區域與上述第一并列pn層的上述第一個第二導電型區域接觸，并且平均雜質濃度比上述第一個第二導電型區域低。上述第四個第二導電型區域與上述第二并列pn層的上述第二個第二導電型區域接觸，并且平均雜質濃度比上述第二個第二導電型區域低。
[0026]另外，本發明的半導體裝置的特征在于，在上述的發明中，上述中間區域具有第三個第一導電型區域和第四個第一導電型區域。上述第三個第一導電型區域與上述第一并列pn層的上述第一個第一導電型區域接觸，并且平均雜質濃度比上述第一個第一導電型區域低。上述第四個第一導電型區域與上述第二并列pn層的上述第二個第一導電型區域接觸，并且平均雜質濃度比上述第二個第一導電型區域低。
[0027]另外，本發明的半導體裝置的特征在于，在上述的發明中，在上述中間區域配置有上述第三個第一導電型區域以及上述第三個第二導電型區域交替地配置而成的第三并列pn層。
[0028]另外，本發明的半導體裝置的特征在于，在上述的發明中，在上述中間區域配置有上述第四個第一導電型區域以及上述第四個第二導電型區域交替地配置而成的第四并列pn層。
[0029]另外，本發明的半導體裝置的特征在于，在上述的發明中，進一步具有以下特征。上述第一個第一導電型區域以及上述第一個第二導電型區域配置為條紋狀的平面布局。上述第二個第一導電型區域以及上述第二個第二導電型區域配置為朝向與上述第一個第一導電型區域以及上述第一個第二導電型區域相同的條紋狀的平面布局。上述第三個第二導電型區域以及上述第四個第二導電型區域配置為朝向與上述第一個第二導電型區域以及上述第二個第二導電型區域相同的條紋狀的平面布局。
[0030]另外，本發明的半導體裝置的特征在于，在上述的發明中，中心對置的上述第三個第二導電型區域和上述第四個第二導電型區域隔著漂移區相鄰。
[0031]另外，本發明的半導體裝置在上述的發明中進一步具有以下特征。上述第一個第一導電型區域以及上述第一個第二導電型區域配置為條紋狀的平面布局。上述第二個第一導電型區域以及上述第二個第二導電型區域配置為朝向與上述第一個第一導電型區域以及上述第一個第二導電型區域正交的條紋狀的平面布局。上述第三個第二導電型區域配置為朝向與上述第一個第二導電型區域相同的條紋狀的平面布局。上述第四個第二導電型區域配置為朝向與上述第二個第二導電型區域相同的條紋狀的平面布局。
[0032]另外，本發明的半導體裝置在上述的發明中，進一步具有以下特征。上述表面元件結構以及上述第一并列pn層配置于導通狀態時有電流流通的元件活性部。上述第二并列pn層配置于包圍上述元件活性部的元件周邊部。在上述元件周邊部的相對于上述元件活性部側的相反一側，在上述第一主面與上述低電阻層之間，設置有終端區域。在上述第二并列pn層與上述終端區域之間，設置有平均雜質濃度比上述第二個第一導電型區域低的第五個第一導電型區域。導電層與上述終端區域電連接。
[0033]另外，為了解決上述的課題，實現本發明的目的，本發明的半導體裝置的制造方法具有以下特征。首先，進行反復進行第一工序、第二工序的形成工序。在上述第一工序中，堆積第一導電型半導體層。在上述第二工序中，在上述第一導電型半導體層的表面層，形成第一個第一導電型雜質注入區域、第一個第二導電型雜質注入區域、第二個第一導電型雜質注入區域以及第二個第二導電型雜質注入區域。上述第一個第一導電型雜質注入區域以及上述第一個第二導電型雜質注入區域交替地配置。上述第二個第一導電型雜質注入區域以及上述第二個第二導電型雜質注入區域在比上述第一個第一導電型雜質注入區域以及上述第一個第二導電型雜質注入區域更靠外側的位置與上述第一個第一導電型雜質注入區域以及上述第一個第二導電型雜質注入區域以預定寬度分離。上述第二個第一導電型雜質注入區域以及上述第二個第二導電型雜質注入區域以比上述第一個第一導電型雜質注入區域以及上述第一個第二導電型雜質注入區域的重復節距窄的節距交替地配置。接著，進行熱處理工序。在上述熱處理工序中，使上述第一個第一導電型雜質注入區域以及上述第一個第二導電型雜質注入區域擴散而形成第一個第一導電型區域以及第一個第二導電型區域交替地配置而成的第一并列pn層。使上述第二個第一導電型雜質注入區域以及上述第二個第二導電型雜質注入區域擴散而形成第二個第一導電型區域以及第二個第二導電型區域交替地配置而成的第二并列pn層。并且，在上述熱處理工序中，在上述第一并列pn層與上述第二并列pn層之間，使上述第一個第一導電型雜質注入區域、上述第一個第二導電型雜質注入區域、上述第二個第一導電型雜質注入區域以及上述第二個第二導電型雜質注入區域擴散，形成具有平均雜質濃度比上述第一個第一導電型區域低的第三個第一導電型區域、平均雜質濃度比上述第一個第二導電型區域低的第三個第二導電型區域、平均雜質濃度比上述第二個第一導電型區域低的第四個第一導電型區域以及上平均雜質濃度比述第二個第二導電型區域低的第四個第二導電型區域的中間區域。
[0034]另外，本發明的半導體裝置的制造方法的特征在于，在上述的發明中，在上述熱處理工序中，形成具有將上述第三個第一導電型區域以及上述第三個第二導電型區域交替地配置而成的第三并列pn層和將上述第四個第一導電型區域以及上述第四個第二導電型區域交替地配置而成的第四并列pn層的上述中間區域。
[0035]另外，本發明的半導體裝置的制造方法的特征在于，在上述的發明中，在上述第二工序中，將上述第一個第一導電型雜質注入區域以及上述第一個第二導電型雜質注入區域形成為條紋狀的平面布局，并且將上述第二個第一導電型雜質注入區域以及上述第二個第二導電型雜質注入區域形成為與上述第一個第一導電型雜質注入區域以及上述第一個第二導電型雜質注入區域相同的朝向的條紋狀的平面布局。
[0036]另外，本發明的半導體裝置的制造方法的特征在于，在上述的發明中，上述第二工序中，將上述第一個第一導電型雜質注入區域以及上述第一個第二導電型雜質注入區域形成為條紋狀的平面布局，并且將上述第二個第一導電型雜質注入區域以及上述第二個第二導電型雜質注入區域形成為朝向與上述第一個第一導電型雜質注入區域以及上述第一個第二導電型雜質注入區域正交的條紋狀的平面布局。
[0037]另外，為了解決上述的課題，實現本發明的目的，本發明的半導體裝置的制造方法具有以下特征。首先，進行重復進行第一工序、第二工序的形成工序。在上述第一工序中，堆積第一導電型半導體層。在上述第二工序中，在上述第一導電型半導體層的表面層，以交替地配置的方式形成第一個第二導電型雜質注入區域，并且在比上述第一個第二導電型雜質注入區域更靠外側以預定寬度分離的位置，以比上述第一個第二導電型雜質注入區域的重復節距窄的節距形成第二個第二導電型雜質注入區域。接下來，進行如下的熱處理工序，通過熱處理，使上述第一個第二導電型雜質注入區域擴散而形成第一個第二導電型區域與上述第一導電型半導體層交替地配置而成的第一并列pn層，并且使上述第二個第二導電型雜質注入區域擴散而形成第二個第二導電型區域與上述第一導電型半導體層交替地配置而成的第二并列pn層。在上述熱處理工序中，在上述第一并列pn層與上述第二并列pn層之間，使上述第一個第二導電型雜質注入區域以及上述第二個第二導電型雜質注入區域擴散而形成具有平均雜質濃度比上述第一個第二導電型區域低的第三個第二導電型區域、以及平均雜質濃度比上述第二個第二導電型區域低的第四個第二導電型區域的中間區域。
[0038]另外，本發明的半導體裝置的制造方法的特征在于，在上述的發明中，在上述第二工序中，將上述第一個第二導電型雜質注入區域形成為條紋狀的平面布局，并且將上述第二個第二導電型雜質注入區域形成為朝向與上述第一個第二導電型雜質注入區域相同的條紋狀的平面布局。
[0039]另外，本發明的半導體裝置的制造方法的特征在于，在上述的發明中，在上述第二工序中，將上述第一個第二導電型雜質注入區域形成為條紋狀的平面布局，并且將上述第二個第二導電型雜質注入區域形成為朝向與上述第一個第二導電型雜質注入區域正交的條紋狀的平面布局。
[0040]另外，本發明的半導體裝置的制造方法的特征在于，在上述的發明中，上述預定寬度為在一次上述第一工序中堆積的上述第一導電型半導體層的厚度的1/2以下。
[0041]另外，本發明的半導體裝置的制造方法的特征在于，在上述的發明中，在電阻比上述第一導電型半導體層低的低電阻層上形成上述第一并列pn層以及上述第二并列pn層。在上述熱處理工序后，在上述第一并列pn層的相對于上述低電阻層側的相反一側形成表面元件結構。
[0042]另外，本發明的半導體裝置的制造方法的特征在于，在上述的發明中，將上述第一并列pn層形成于導通狀態時有電流流通的元件活性部，將上述第二并列pn層形成于包圍上述元件活性部的元件周邊部。
[0043]根據上述的發明，通過在成為第一并列pn層的雜質注入區域和成為第二并列pn層的雜質注入區域之間形成不進行離子注入雜質的區域，使各雜質注入區域熱擴散到該區域，能夠在第一并列pn層和第二并列pn層間，形成具備平均雜質濃度比第一并列pn層低的第三并列pn層，和平均雜質濃度比第二并列pn層低的第四并列pn層的中間區域。另外，由于中間區域的雜質量比第一并列pn層的雜質量低，所以與第一并列pn層相比易于耗盡，電場不易集中。因此，在耐壓結構部(元件周邊部的終端側部分)配置與元件活性部相比η型區域以及P型區域的重復節距較窄的第二并列pn層，即使將耐壓結構部的耐壓設為比元件活性部的耐壓高，在元件活性部與耐壓結構部之間的邊界區域中也不發生耐壓降低。因此，能夠分別調整第一并列pn層、第二并列pn層的電荷平衡，因而將元件周邊部(耐壓結構部以及邊界區域)的耐壓設為比元件活性部的耐壓高，使元件整體易于高耐壓化。另外，即使增加第一并列Pn層的平均雜質濃度而實現低導通電阻化，也能夠維持元件周邊部和元件活性部的耐壓差。
[0044]發明效果
[0045]根據本發明的半導體裝置以及半導體裝置的制造方法，起到能夠減少導通電阻，并且能夠抑制耐壓降低的效果。
【附圖說明】
[0046]圖1是表示實施方式I的半導體裝置的平面布局的俯視圖。
[0047]圖2是將圖1的Xl部放大而示出的俯視圖。
[0048]圖3是表示圖1的切割線A-A’的截面結構的截面圖。
[0049]圖4是表示圖1的切割線B-B’的截面結構的截面圖。
[0050]圖5是表示圖1的切割線C-C’的截面結構的截面圖。
[0051]圖6是表示實施方式I的半導體裝置的制造過程中的狀態的截面圖。
[0052]圖7是表示實施方式I的半導體裝置的制造過程中的狀態的截面圖。
[0053]圖8是表示實施方式I的半導體裝置的制造過程中的狀態的截面圖。
[0054]圖9是表示實施方式I的半導體裝置的制造過程中的狀態的截面圖。
[0055]圖10是表示實施方式I的半導體裝置的制造過程中的狀態的截面圖。
[0056]圖11是表示實施方式I的半導體裝置的制造過程中的狀態的截面圖。
[0057]圖12是表示實施方式I的半導體裝置的制造過程中的狀態的俯視圖。
[0058]圖13是表示實施方式I的半導體裝置的制造過程中的狀態的俯視圖。
[0059]圖14是表示實施方式I的半導體裝置的元件活性部的一個例子的截面圖。
[0060]圖15是表示實施方式I的半導體裝置的元件活性部的另一個例子的截面圖。[0061 ]圖16是將圖1的Xl部放大而示出的俯視圖。
[0062]圖17是表示圖1的切割線A-A’的截面結構的截面圖。
[0063 ]圖18是表示圖1的切割線B-B ’的截面結構的截面圖。
[0064]圖19是表示圖1的切割線C-C’的截面結構的截面圖。
[0065]圖20是表示實施方式2的半導體裝置的制造過程中的狀態的截面圖。
[0066]圖21是表示實施方式2的半導體裝置的制造過程中的狀態的截面圖。
[0067]圖22是表示實施方式2的半導體裝置的制造過程中的狀態的截面圖。
[0068]圖23是表示實施方式2的半導體裝置的制造過程中的狀態的截面圖。
[0069]圖24是表示實施方式2的半導體裝置的制造過程中的狀態的截面圖。
[0070]圖25是表示實施方式2的半導體裝置的制造過程中的狀態的俯視圖。
[0071]圖26是表示實施方式2的半導體裝置的制造過程中的狀態的俯視圖。
[0072]圖27是表示以往的超結半導體裝置的并列pn層的平面布局的俯視圖。
[0073]圖28是表示以往的超結半導體裝置的并列pn層的平面布局的俯視圖。
[0074]圖29是表示實施方式3的半導體裝置的平面布局的俯視圖。
[0075]圖30是將圖29的X2部放大而示出的俯視圖。
[0076]圖31是將圖29的X3部放大而示出的俯視圖。
[0077]圖32是表示圖29的切割線D-D’的截面結構的截面圖。
[0078]圖33是表示圖29的切割線E-E’的截面結構的截面圖。
[0079]符號說明
[0080]I η+型漏層[0081 ]2 η型緩沖層
[0082]3、83第一η型區域
[0083]4、84第一P型區域
[0084]5、85 第一并列pn層
[0085]6第一并列pn層和第二并列pn層間的中間區域
[0086]7 P型基區
[0087]8源電極
[0088]9漏電極
[0089]1a元件活性部
[0090]1b邊界區域
[0091]1c耐壓結構部
[0092]1d元件周邊部
[0093]1e 第一區域
[0094]1f 第二區域
[0095]1g第三區域
[0096]12 η—型區域
[0097]13第二η型區域
[0098]14第二P型區域
[0099]15第二并列pn層
[0100]16 η型溝道停止區
[0101]17 P型最外周區域
[0102]18溝道停止電極
[0103]19層間絕緣膜
[0104]21a?21f η—型半導體層
[0105]22a?22e、42a p型雜質注入區域
[0106]23a?23e、43a η型雜質注入區域
[0107]24外延層
[0108]31、33抗蝕掩模
[0109]32、34離子注入
[0110]41第三η型區域
[0111]42第三P型區域
[0112]43第三并列pn層
[0113]44第四η型區域
[0114]45第四P型區域
[0115]46第四并列pn層
[0116]47過渡區
[0117]51,61 n+型源區
[0118]52，62 P+型接觸區
[0119]53，64柵絕緣膜
[0120]54,65 柵電極
[0121]63 溝槽
[0122]70 η型區域
[0123]71a?71f η型半導體層
[0124]Pl第一并列pn層的重復節距
[0125]P2第二并列pn層的重復節距
[0126]Y夾在第一p型區域與第二p型區域的中心對置的位置之間的區間
[0127]al、bl夾在第一P型區域與第二P型區域的中心對置的位置之間的區間的第一并列pn層的區域
[0128]a2、b2夾在第一P型區域與第二P型區域的中心對置的位置之間的區間的中間區域
[0129]a3、b3夾在第一P型區域與第二P型區域的中心對置的位置之間的區間的第二并列pn層的區域
[0130]al’、a2’、a3’、br、b2’、b3’ 中點
[0131]dl形成于元件活性部的η型雜質注入區域與P型雜質注入區域的間隔
[0132]d2形成于耐壓結構部的η型雜質注入區域與P型雜質注入區域的間隔
[0133]wl η—型區域的寬度
[0134]￥2耐壓結構部的寬度
[0135]w3第二并列pn層的配置于耐壓結構部的部分的寬度
[0136]w4第一并列pn層和第二并列pn層之間的中間區域的寬度
[0137]t η—型半導體層的厚度
[ΟΙ38]X與并列pn層的條紋正交的橫向(第二方向)
[0139]y并列pn層的條紋的延伸的橫向(第一方向)
[0140]z深度方向
【具體實施方式】
[0141]以下，參照附圖，對本發明的半導體裝置以及半導體裝置的制造方法的優選實施方式進行詳細說明。在本說明書以及附圖中，在前綴有η或者P的層和區域中，分別表示電子或者空穴為多數載流子。另外，標記于η、ρ上的+以及-分別表示與未標記的層和區域相比為雜質濃度高以及雜質濃度低。應予說明，在以下的實施方式的說明和附圖中，對相同的構成標注相同的符號，并省略重復的說明。
[0142](實施方式I)
[0143]對于實施方式I的半導體裝置的結構，以具備超結結構的η溝道型M0SFET(MetalOxide Semiconductor Field Effect Transistor:絕緣棚.型場效應晶體管)為例進行說明。圖1是表示實施方式I的半導體裝置的平面布局的俯視圖。圖2是將圖1的Xl部放大而示出的俯視圖。圖3是表示圖1的切割線A-A’的截面結構的截面圖。圖4是表示圖1的切割線B-B’的截面結構的截面圖。圖5是表示圖1的切割線C-C’的截面結構的截面圖。
[0144]圖1中示出了橫截元件活性部1a以及元件周邊部1d的第一并列pn層5、第二并列pn層15的平面，例如位于元件活性部1a的第一并列pn層5的深度的1/2處的平面的形狀。元件活性部1a是導通狀態時有電流流通的區域。元件周邊部1d包圍元件活性部1a的周圍。另外，為了明確第一 η型區域(第一個第一導電型區域)3以及第一 P型區域(第一個第二導電型區域)4的重復節距Pl和第二 η型區域(第二個第一導電型區域)13以及第二 P型區域(第二個第二導電型區域)14的重復節距Ρ2不同，使圖1中示出的這些區域的個數比圖3少。
[0145]如圖1?5所示，實施方式I的半導體裝置具備元件活性部1a和包圍元件活性部1a的周圍的元件周邊部10d。在元件活性部1a的第一主面(芯片正面)側，作為元件的正面結構設置有圖示省略的MOS柵(由金屬-氧化膜-半導體構成的絕緣柵)結構。在元在件活性部1a的第二主面側設置有n+型漏層(低電阻層)1，在與n+型漏層I相比距離第二主面(芯片背面)深的位置設置有η型緩沖層2。在元件活性部1a的第二主面，設置有與n+型漏層I接觸的漏電極In型緩沖層2、n+型漏層I以及漏電極9設置為從元件活性部1a延伸至元件周邊部1d0
[0146]在元件活性部1a中，在MOS柵結構與η型緩沖層2之間，設置有第一并列pn層5。第一并列Pn層5是第一η型區域3和第一P型區域4在與第一主面平行的方向(橫向)交替地重復接合而成。第一 η型區域3和第一 P型區域4的平面布局是條紋狀。第一并列pn層5的第一 η型區域3與第一 P型區域4重復的部分的最外側(芯片端部一側)例如是第一 η型區域3，該最外側的第一 η型區域3在與第一并列pn層5的條紋正交的方向隔著后述的中間區域6與第二并列pn層15的例如第二 P型區域14對置。第一并列pn層5在第一并列pn層5的條紋延伸的方向以及與條紋正交的方向，設置為從元件活性部1a延伸至元件活性部1a與耐壓結構部1c之間的邊界區域10b。
[0147]由邊界區域1b和耐壓結構部1c構成元件周邊部10d。元件周邊部1d例如是比配置于最外側的MOS柵結構的柵電極的外側端部更靠外側的區域，或者是在該柵電極的外側配置有n+型源區的情況下比該n+型源區的外側端部更靠外側的區域。耐壓結構部1c隔著邊界區域1b而包圍元件活性部1a的周圍，是緩和芯片正面側的電場并保持耐壓的區域。耐壓結構部1c例如是比配置在最外側的P型基區7的外側端部更靠外側的區域。在耐壓結構部10c，在η型緩沖層2上設置有第二并列pn層15。第二并列pn層15是第二η型區域13和第二P型區域14在橫向交替地重復接合而成。
[0148]第二η型區域13以及第二 P型區域14的平面布局是條紋狀。第二并列pn層15的條紋的朝向與第一并列pn層5的條紋的朝向相同。以下，將第一并列pn層5、第二并列pn層15的條紋延伸的橫向設為第一方向y，將與條紋正交的橫向(即與第一方向y正交的橫向)設為第二方向X。第二 η型區域13以及第二 P型區域14的重復節距P2比第一 η型區域3以及第一 P型區域4的重復節距Pl窄。由此，第二 η型區13以及第二 P型區域14的平均雜質濃度分別比第一 η型區域3以及第一 P型區域4的平均雜質濃度低。由于第二 η型區域13以及第二 P型區域14分別與第一 η型區域3以及第一 P型區域4同時形成，所以通過使節距較窄，從而平均雜質濃度變低，在第二并列pn層15耗盡層易于向外周方向延伸，易于使初始耐壓的高耐壓化。第二P型區域14直到耗盡為止起到與保護環相同的作用。由此，第二 η型區域13的電場被緩和，因此易于使耐壓結構部1c高耐壓化。
[OH9]第二并列pn層15在第二并列pn層15的條紋延伸的方向以及與條紋正交的方向以從耐壓結構部1c延伸至邊界區域1b的方式設置。另外，第二并列pn層15隔著中間區域6包圍第一并列Pn層5的周圍，并且經由中間區域6與第一并列pn層5相鄰。即，第一并列pn層5和第二并列Pn層15共同與中間區域6接觸，是經由中間區域6連續的區域。第二并列pn層15的配置于耐壓結構部1c的部分可以設置成從η型緩沖層2起算不到達第一主面的厚度。即，在用于形成第二并列pn層15的后述的離子注入以及熱處理中，被離子注入到外延基體的雜質可以不擴散至第一主面。該情況下，在耐壓結構部1c中，第二并列pn層15與第一主面之間在形成第二并列pn層15時成為外延生長而成的η—型半導體層。
[0150]在第一并列pn層5、第二并列pn層15間的中間區域6配置有第三并列pn層43以及第四并列pn層46，所述第三并列pn層43以及第四并列pn層46是使通過后述的第一離子注入、第二離子注入相互分離而形成的成為第一并列pn層5、第二并列pn層15的各雜質注入區域擴散到該各雜質注入區域之間的未進行雜質的離子注入的區域(后述的第三區域)而成。具體而言，中間區域6的內側(芯片中央側)部分具備第三并列pn層43，所述第三并列pn層43具有以與第一 η型區域3以及第一 P型區域4的重復節距Pl大致相等的重復節距交替地配置的、越向外側雜質濃度越低的第三η型區域(第三個第一導電型區域)41以及第三P型區域(第三個第二導電型區域)42。中間區域6的外側部分具備第四并列pn層46，所述第四并列pn層46具有以與第二 η型區域13以及第二 P型區域14的重復節距P2大致相等的重復節距交替地配置的越向內側雜質濃度越低的第四η型區域(第四個第一導電型區域)44以及第四P型區域(第四個第二導電型區域)45。即，中間區域6由平均雜質濃度比第一η型區域3低的第三η型區域41以及平均雜質濃度比第二 η型區域13低的第四η型區域44、平均雜質濃度比第一 P型區域4低的第三P型區域42以及平均雜質濃度比第二 P型區域14低的第四P型區域45構成。
[0151]另外，寬度與夾在第一P型區域4和第二 P型區域14的中心對置的位置間的區間Y的中間區域a2的寬度w4相同的第一并列pn層5的區域al以及第二并列pn層15的區域a3的P型雜質量以及η型雜質量相對于區間Y的中間區域a2滿足Ca2<(Cal+Ca3)/2<Xal?Ca3分別為區域al?a3的雜質量。第一 P型區域4和第二 P型區域14的中心對置是指第一 P型區域4的第二方向X的中心和第二 P型區域14的第二方向X的中心在第一方向y位于相同直線上。因此，中間區域6在截止狀態時是比第一并列pn層5更易于耗盡的區域。并且，在第一 P型區域4和第二P型區域14的中心對置的位置，區間Y的中間區域a2的中點a2’的雜質濃度比第一并列pn層的區域a I的中點a I’的雜質濃度以及第二并列pn層的區域a3的中點a3 ’的雜質濃度低。
[0152]配置于中間區域6的第三并列pn層43和第四并列pn層46對置。在第三并列pn層43與第四并列pn層46之間，將具有不同的重復節距的第一并列pn層5、第二并列pn層15的各雜質注入區域的雜質擴散而得到的過渡區47。應予說明，第三并列pn層43以及第四并列pn層46也可以以成為第一并列pn層5、第二并列pn層15的各雜質注入區域之間的雜質擴散而重疊的方式接觸。
[0153]在耐壓結構部1c中，在比第二并列pn層15更靠外側的位置，在η型緩沖層2上設置有η—型區域(第五個第一導電型區域)12。11—型區域12設置成從η型緩沖層2達到第一主面的厚度。η—型區域12包圍第二并列pn層15的周圍，具有截止狀態時抑制比第二并列pn層15更向外側擴展的耗盡層的延伸的功能。η—型區域12的平均雜質濃度比第二 η型區域13的平均雜質濃度低。η—型區域12的寬度wl例如優選為耐壓結構部1c的寬度w2的1/20以上且1/3以下程度。其理由是通過將第二并列pn層15的配置于耐壓結構部1c的部分的寬度w3設為耐壓結構部1c的寬度w2的2/3以上，從而使得第二并列pn層15的空乏化變得比較容易，所以易于確保預定耐壓。
[0154]在耐壓結構部1c的終端區域，在η型緩沖層2上設置有η型溝道停止區16。11型溝道停止區16設置成從η型緩沖層2到達第一主面的厚度。代替η型溝道停止區16，也可以設置P型溝道停止區。在η型溝道停止區16的第一主面側，設置有P型最外周區域17。溝道停止電極18與P型最外周區域17連接，并且在元件周邊部1d通過覆蓋第一主面的層間絕緣膜19而與MOS柵結構的源電極8電絕緣。另外，溝道停止電極18在層間絕緣膜19上延伸，比P型最外周區域17更向內側突出。溝道停止電極18也可以不比η型溝道停止區16更向內側突出。
[0155]雖然沒有特別限定，但例如在實施方式I的半導體裝置為縱型M0SFET，耐壓為600V水平的情況下，將各部的尺寸以及雜質濃度設為下述的值。漂移區的厚度(第一并列pn層5的厚度)為35μπι，第一 η型區3以及第一 P型區4的寬度為6.0μπι(重復節距Pl為12.0μπι)。在相當于漂移區(后述的外延層24(圖10參照))1/2的深度的η—型半導體層21c表面配置的第一 η型區域3以及第一 P型區域4的寬度方向的峰值雜質濃度為4.0X 1015/cm3。第二 η型區域13以及第二 P型區域14的寬度為4.Ομπι(重復節距Ρ2為8.Ομπι)。在相當于漂移區(后述的外延層24)的1/2的深度的η—型半導體層21c表面配置的第二 η型區域13以及第二 P型區域14的寬度方向的峰值雜質濃度為2.0X 11Vcm3。中間區域6的寬度w4為2μπι。在相當于漂移區(后述的外延層24)的1/2的深度的η—型半導體層21c表面配置的η—型區域12的寬度方向的峰值雜質濃度優選為1.0 X 11Vcm3以下。η—型區域12的寬度wl為8μπι。耐壓結構部1c的寬度w2為150μπι。圖3?5(在圖17?19、32、33中也相同)中，雖然使第二并列pn層15的配置于耐壓結構部1c的部分簡化而圖示，但第二并列pn層15的配置于耐壓結構部1c的部分的寬度w3為110μm。另外，耐壓為300V水平的情況下，η—型區域12的寬度方向的峰值雜質濃度優選為1.0 X1016/cm3以下。
[0156]應予說明，在該實施方式I中雖然示出了在元件活性部10a，在MOS柵結構與η型緩沖層2之間設置有第一并列pn層5，在耐壓結構部10c，在η型緩沖層2上設置有第二并列pn層15的結構，但也可以在MOS柵結構與n+型漏層I之間設置第一并列pn層5，在n+型漏層I上設置第二并列pn層15。
[0157]接下來，對實施方式I的半導體裝置的制造方法進行說明。圖6?11是表示實施方式I的半導體裝置的制造過程中的狀態的截面圖。圖12、13是表示實施方式I的半導體裝置的制造過程中的狀態的俯視圖。圖12中示出了第一并列pn層5、第二并列pn層15的形成過程中的狀態。具體而言，圖12中示出了用于形成第一并列pn層5、第二并列pn層15的第一離子注入32、第二離子注入34后且熱處理前的雜質注入區域的平面布局。圖13中示出了熱處理后的中間區域6的狀態。圖6?11中示出了元件活性部1a的第一并列pn層5的制造過程中的狀態，雖然圖示省略了耐壓結構部1c的第二并列pn層15的制造過程中的狀態，但第二并列pn層15通過與第一并列pn層5相同的方法與第一并列pn層5同時形成。即，在圖6?11中，使重復節距P2變窄而得的狀態為第二并列pn層15的制造過程中的狀態。
[0158]首先，如圖6所示，在作為n+型漏層I的n+型初始基板的正面上，通過外延生長而形成η型緩沖層2。接下來，如圖7所示，在η型緩沖層2上，通過外延生長以預定的厚度t堆積(形成)第一段η—型半導體層21a。接下來，如圖8所示，在η—型半導體層21a上，形成與第一并列pn層5的第一 P型區域4以及第二并列pn層15的第二 P型區域14的形成區域相對應的部分開口的抗蝕掩模31。抗蝕掩模31的開口部的第二方向X的寬度在元件活性部1a中比第一 P型區域4的第二方向X的寬度窄，在耐壓結構部1c中比第二 P型區域14的第二方向X的寬度窄。另夕卜，抗蝕掩模31的開口部的第二方向X的寬度在耐壓結構部1c中比在元件活性部1a中窄。接下來，將抗蝕掩模31作為掩模而對P型雜質進行第一離子注入32。通過該第一離子注入32，在η—型半導體層21a的表面層，在元件活性部1a中選擇性地形成P型雜質注入區域22a，在耐壓結構部1c中選擇性地形成P型雜質注入區域42a(參照圖12)型雜質注入區域22a、42a的深度例如比η—型半導體層21a的厚度t淺。
[0159]接下來，如圖9所示，除去了抗蝕掩模31后，在η—型半導體層21a上，形成與第一并列pn層5的第一 η型區域3以及第二并列pn層15的第二 η型區域13的形成區域相對應的部分開口而得到的抗蝕掩模33。抗蝕掩模33的開口部的第二方向X的寬度在元件活性部1a中比第一 η型區域3的第二方向X的寬度窄，在耐壓結構部1c中比第二 η型區域13的第二方向X的寬度窄。另外，抗蝕掩模33的開口部的第二方向X的寬度在耐壓結構部1c中比在元件活性部1a中窄。接下來，將抗蝕掩模33作為掩模對η型雜質進行第二離子注入34。通過該第二離子注入34，在η—型半導體層21a的表面層，在元件活性部1a中選擇性形成η型雜質注入區域23a，在耐壓結構部1c中在η—型半導體層21a的表面層選擇性形成η型雜質注入區域43a(參照圖12)。11型雜質注入區域23a、43a的深度例如比η—型半導體層21a的厚度t淺。也可以將η型雜質注入區域23a、43a的形成工序和P型雜質注入區域22a，42a的形成工序調換。
[0160]在上述的第一離子注入32、第二離子注入34中，如圖12所示，在元件活性部1a以預定的間隔dl分離地配置η型雜質注入區域23a和P型雜質注入區域22a。在耐壓結構部10c，以預定的間隔d2分離地配置η型雜質注入區域43a和P型雜質注入區域42a。另外，元件活性部1a以及耐壓結構部1c的各雜質注入區域22a、23a、42a、43a配置成延伸至元件活性部1a與耐壓結構部1c之間的邊界區域10b。具體而言，在第一方向y中，元件活性部1a的η型雜質注入區域23a以及P型雜質注入區域22a配置成在邊界區域1b的內側(元件活性部1a偵D的第一區域1e延伸。耐壓結構部1c的η型雜質注入區域43a以及P型雜質注入區域42a配置成在邊界區域1b的外側(耐壓結構部1c側)的第二區域1f延伸。并且，通過用抗蝕掩模31、33覆蓋第一區域1e與第二區域1f之間的第三區域10g，對第三區域1g不進行雜質的離子注入，從而將元件活性部1a的各雜質注入區域22a、23a和耐壓結構部1c的各雜質注入區域42a、43a在第一方向y分離地配置。第三區域1g是通過后述的熱處理而變成第一并列pn層5、第二并列pn層15間的中間區域6的部分。第三區域1g(中間區域6)的第一方向y的寬度w4可以為η—型半導體層21a的厚度t的1/2以下(w4<t/2)。其理由是不易受到由于η型區域以及P型區域的重復節距的差異而在第一并列pn層5、第二并列pn層15間相互產生的不良影響，在邊界區域1b不易產生耐壓降低。具體而言，在η—型半導體層21a的厚度t為7μπι左右的情況下，中間區域6的第一方向y的寬度w4例如可以為2μπι左右。
[0161]接下來，如圖10所示，除去了抗蝕掩模33后，在η—型半導體層21a上，通過外延生長進一步堆積多段η—型半導體層21b?21f，形成由這些多段(例如6段)的η—型半導體層21a?21f構成的預定厚度的外延層24。此時，每次堆積η—型半導體層21b?21e，都與第一段η—型半導體層21a同樣地進行第一離子注入32、第二離子注入34，在元件活性部1a以及耐壓結構部1c分別形成P型雜質注入區域以及η型雜質注入區域。在元件活性部1a以及耐壓結構部1c分別形成的P型雜質注入區域以及η型雜質注入區域的平面布局與在第一段η—型半導體層21a所形成的P型雜質注入區域以及η型雜質注入區域的平面布局相同。圖10中示出了在元件活性部1a中在η—型半導體層21b?21f分別形成P型雜質注入區域22b?22e，并且分別形成了 η型雜質注入區域23b?23e的狀態。在成為外延層24的η—型半導體層21a?21f中的最上段η—型半導體層21f也可以不進行第一離子注入32、第二離子注入34。通過到此為止的工序，在作為η+型漏層I的η+型初始基板的正面上形成有依次層疊η型緩沖層2以及外延層24而成的外延基體。
[0162]接下來，如圖11所示，通過熱處理，使η—型半導體層2Ia?2Ie內的各η型雜質注入區域以及各P型雜質注入區域擴散。各η型雜質注入區域以及各P型雜質注入區域分別形成為沿第一方向y延伸的直線狀，所以分別以離子注入位置為中心軸的大致圓柱狀地擴展。由此，在元件活性部1a中，沿深度方向z對置的η型雜質注入區域23a?23e彼此以相互重合的方式連結，形成第一 η型區域3，并且沿深度方向z對置的P型雜質注入區域22a?22e彼此以相互重合地連結，形成第一P型區域4。并且第一η型區域3和第一P型區域4相互重合地連結，形成第一并列pn層5。在耐壓結構部1c中也同樣地，沿深度方向ζ對置的η型雜質注入區域(未圖示)彼此相互重合地連結，形成第二 η型區域13，并且沿深度方向ζ對置的P型雜質注入區域(未圖示)彼此相互重合地連結，形成第二 P型區域14。并且第二 η型區域13和第二 P型區域14相互重合地連結，形成第二并列pn層15。此時，在邊界區域1b的第三區域10g，n型雜質以及P型雜質分別從元件活性部1a以及耐壓結構部1c的η型雜質注入區域以及各P型雜質注入區域擴散而形成中間區域6。
[0163]雖然沒有特別限定，但例如在實施方式I的半導體裝置為縱型M0SFET，耐壓為600V水平，中間區域6的第一方向y的寬度w4為2μπι左右的情況下，第一離子注入32、第二離子注入34以及其后的用于雜質擴散的熱處理的條件如下所述。對于第一離子注入32而言，將第一 P型區域4以及第二 P型區域14的劑量設為0.2 X 11Vcm2以上且2.0 X 11Vcm2以下的程度。對于第二離子注入34而言，將第一η型區域3以及第二η型區域13的劑量設為0.2Χ 113/cm2以上且2.0 X 11Vcm2以下的程度。熱處理溫度是1000°C以上且1200°C以下的程度。
[0164]將熱處理后的中間區域6的狀態示于圖13。在通過第一離子注入32、第二離子注入34相互分離而形成的成為第一并列pn層5、第二并列pn層15的各雜質注入區域間的沒有進行雜質的離子注入的第三區域10g，形成有中間區域6，中間區域6具備該各雜質注入區域擴散而成的第三并列pn層43以及第四并列pn層46。具體而言，作為第三區域1g的中間區域6的內側(芯片中央側)部分形成有第三并列pn層43，第三并列pn層43具有以與第一 η型區域3以及第一 P型區域4的重復節距Pl幾乎相等的重復節距交替地配置的、越向外側雜質濃度越低的第三η型區域41以及第三P型區域42。中間區域6的外側部分形成有第四并列pn層46，第四并列Pn層46具有以與第二 η型區域13以及第二 P型區域14的重復節距P2大致相等的重復節距交替地配置的、越向內側雜質濃度越低的第四η型區域44以及第四P型區域45。即，中間區域6形成有平均雜質濃度比第一 η型區域3低的第三η型區域41以及平均雜質濃度比第二 η型區域13低的第四η型區域44和平均雜質濃度比第一 P型區域4低的第三P型區域42以及平均雜質濃度比第二 P型區域14低的第四P型區域45，是截止狀態時比第一并列pn層5、第二并列pn層15更易于耗盡的區域。
[0165]配置于中間區域6的第三并列pn層43和第四并列pn層46對置。在第三并列pn層43與第四并列pn層46之間，存在將具有不同重復節距的第一并列pn層5、第二并列pn層15的各雜質注入區域的雜質擴散而得到的過渡區47。應予說明，第三并列pn層43和第四并列pn層46可以以使成為第一并列pn層5、第二并列pn層15的各雜質注入區域間的雜質擴散而重合的方式接觸。
[0166]第二η型區域13以及第二P型區域14的平面布局優選為條紋狀。其理由是，易于將多個第二η型區域13以及多個第二P型區域14的各自的平均雜質濃度調整為大致相同，易于確保第二并列Pn層15的電荷平衡。假設將第二 P型區域14配置為矩陣狀的平面布局，將第二η型區域13形成為包圍第二P型區域14的格子狀的平面布局。該情況下，第二P型區域14為大致矩形狀的平面形狀，相對于此，第二 η型區域13是相對于第二 P型區域14具有三倍表面積的格子狀的平面形狀。因此，具有以下擔憂:為了在第二η型區域13整體均勻地擴散η型雜質，研究作為第二 η型區域13的η型雜質注入區域的平面布局的難度變大，和/或抗蝕掩模的加工精度有局限性等因離子注入的差別而導致多個第二 η型區域13的各自的平均雜質濃度不均。由該離子注入的差別導致的不良影響在第二 η型區域13以及第二 P型區域14的重復節距Ρ2窄的耐壓結構部1c中產生得特別顯著。對此，將第二 η型區域13以及第二 P型區域14的平面布局設為條紋狀的情況下，第二 η型區域13以及第二 P型區域14均是表面積大致相等的直線狀的平面形狀。因此，通過使η型雜質注入區域以及P型雜質注入區域的第二方向X的寬度相等，從而能夠將多個第二 η型區域13以及多個第二 P型區域14的各自的平均雜質濃度容易地調整為大致相同。
[0167]η型溝道停止區16例如可以在形成第一 P型區域4、第二 P型區域14的同時由第一離子注入32形成，也可以在與第一離子注入32不同的時機選擇性地進行P型雜質的離子注入而形成。η—型區域12可以在第一離子注入32、第二離子注入34時用抗蝕掩模31、33覆蓋η—型區域12的形成區域而形成，也可以進一步增加選擇性地離子注入η型雜質的工序而形成。接下來，利用通常的方法，依次進行形成MOS柵結構和/或P型最外周區域17、層間絕緣膜19、源電極8、溝道停止電極18、漏電極9的工序等剩余的工序。其后，通過將外延基體切割(切斷)為芯片狀，從而完成圖1?5所示的超結半導體裝置。
[0168]應予說明，在該實施方式I的半導體裝置的制造方法中，雖然在成為η+型漏層I的η+型初始基板的正面上形成η型緩沖層2，但也可以不形成η型緩沖層2，而在成為η+型漏層I的η+型初始基板的正面上形成外延層24。
[0169]接下來，對實施方式I的半導體裝置的元件活性部1a的一個例子進行說明。圖14是表示實施方式I的半導體裝置的元件活性部的一個例子的截面圖。圖15是表示實施方式I的半導體裝置的元件活性部的另一個例子的截面圖。如圖14所示，在元件活性部1a的第一主面側，設置有由P型基區7、η+型源區51、ρ+型接觸區52、柵絕緣膜53以及柵電極54構成的通常的平面柵結構的MOS柵結構。另外，如圖15所示，在元件活性部1a的第一主面側，可以設置由P型基區7、η+型源區61、ρ+型接觸區62、溝槽63、柵絕緣膜64以及柵電極65構成的通常的溝槽柵結構的MOS柵結構。這些MOS柵結構是以與第一并列pn層5的第一 P型區域4在深度方向z接觸的方式配置P型基區7即可。第一并列pn層5中的虛線是在形成第一并列pn層5時通過外延生長而層疊多個的η—型半導體層之間的邊界。
[0170](實施方式2)
[0171]對于實施方式2的半導體裝置的結構，以具備超結結構的η溝道型MOSFET為例進行說明。表示實施方式2的半導體裝置的平面布局的俯視圖與表示實施方式I的半導體裝置的平面布局的俯視圖相同。圖16是將圖1的Xl部放大而示出的俯視圖。圖17是表示圖1的切割線Α-Α’的截面結構的截面圖。圖18是表示圖1的切割線Β-Β’的截面結構的截面圖。圖19是表示圖1的切割線C-C’的截面結構的截面圖。
[0172]實施方式2的半導體裝置與實施方式I的半導體裝置的不同點在于，第一η型區域
3、第二 η型區域13、第三η型區域41以及第四η型區域44具有相同的平均雜質濃度，并且不通過η型雜質的離子注入而形成。即使在不進行用于形成第一 η型區域3、第二 η型區域13的η型雜質的離子注入，不改變外延基體(后述的η型半導體層71a?71f)的η型雜質濃度而形成并列pn層的η型區域的情況下，也能夠通過具備中間區域6而得到與實施方式I相同的效果。
[0173]第一并列pn層5、第二并列pn層15間的中間區域6配置有第三并列pn層43和第四并列pn層46，第三并列pn層43和第四并列pn層46在通過使第一離子注入相互分離地形成的成為第一并列Pn層5、第二并列pn層15的各雜質注入區域擴散到該各雜質注入區域之間的沒有進行雜質的離子注入的區域(第三區域)而成。具體而言，中間區域6的內側(芯片中央側)部分具備第三并列Pn層43，第三并列pn層43以與第一 η型區域3以及第一 P型區域4的重復節距Pl大致相等的重復節距交替地配置而成，具有越朝向外側雜質濃度越低的第三P型區域42。中間區域6的外側部分具備第四并列pn層46，第四并列pn層46以與第二η型區域13以及第二 P型區域14的重復節距Ρ2大致相等的重復節距交替地配置而成，并且具有越朝向內側雜質濃度越低的第四P型區域45。即，中間區域6由平均雜質濃度與第一η型區域3相同的的第三η型區域41以及第四η型區域44和平均雜質濃度比第一 P型區域4低的第三P型區域42以及平均雜質濃度比第二 P型區域14低的第四P型區域45構成。
[0174]另外，寬度與夾在第一P型區域4和第二 P型區域14的中心對置的位置間的區間Y的中間區域b2的寬度w4相同的第一并列pn層5的區域bl以及第二并列pn層15的區域b3的P型雜質量相對于區間Y的中間區域b2，滿足032<(031+033)/2。031?033分別為區域131?匕3的P型雜質量。因此，中間區域6是截止狀態時與第一并列pn層5相比易于耗盡的區域。并且，在第一P型區域4和第二P型區域14的中心對置的位置，區間Y的中間區域b2的中點b2 ’的雜質濃度比第一并列pn層5的區域b I的中點b I’的雜質濃度以及第二并列pn層15的區域b3的中點b3’的雜質濃度低。配置于中間區域6的第三并列pn層43和第四并列pn層46對置。此外，第三并列pn層43和第四并列pn層46可以以成為第一并列pn層5、第二并列pn層15的各雜質注入區域之間的雜質擴散而重疊的方式接觸。
[0175]雖然沒有特別限定，但例如在實施方式2的半導體裝置為縱型M0SFET，耐壓為600V水平的情況下，各部的尺寸以及雜質濃度為下述的值。漂移區的厚度(第一并列pn層5的厚度)為35μπι，第一 η型區域3以及第一 P型區域4的寬度為6.Ομπι(重復節距Pl為12.Ομπι)。在相當于漂移區(后述的外延層24)的1/2的深度的η型半導體層71c表面配置的第一 η型區域3(η型半導體層71a?71f)的寬度方向的峰值雜質濃度為4.0X 1015/cm3。在相當于漂移區(后述的外延層24)的1/2的深度的η型半導體層71c表面配置的第一 P型區域4的寬度方向的峰值雜質濃度為4.0 X 1015/cm3。第二η型區域13以及第二P型區域14的寬度為4.Ομπι(重復節距P2為8.Ομπι)。在相當于漂移區(后述的外延層24)的1/2的深度的η型半導體層71c表面配置的第二 P型區域14的寬度方向的峰值雜質濃度為2.0X1015/cm3。中間區域6的寬度w4為2μπι。耐壓結構部1c的寬度w2為150μπι，第二并列pn層15的配置于耐壓結構部1c的部分的寬度w3為IlOym0
[0176]在耐壓結構部1c中，在比第二并列pn層15更靠外側的位置，在η型緩沖層2上設置有η型區域70。
[0177]應予說明，在該實施方式2中，示出了在元件活性部10a，在MOS柵結構與η型緩沖層2之間設置有第一并列pn層5，在耐壓結構部10c，在η型緩沖層2上設置有第二并列pn層15的形態，但也可以在MOS柵結構與n+型漏層I之間設置第一并列pn層5，在n+型漏層I上設置第二并列pn層15。
[0178]接下來，對實施方式2的半導體裝置的制造方法進行說明。圖20?24是表示實施方式2的半導體裝置的制造過程中的狀態的截面圖。圖25、26是表示實施方式2的半導體裝置的制造過程中的狀態的俯視圖。圖25示出了用于形成第一并列pn層5、第二并列pn層15的第一離子注入32后并且熱處理前的雜質注入區域的平面布局。圖26示出了熱處理后的中間區域6的狀態。實施方式2的半導體裝置的制造方法與實施方式I的半導體裝置的制造方法的不同點在于不進行離子注入η型雜質的第二離子注入34。
[0179]具體而言，首先，如圖20所示，在作為η+型漏層I的η+型初始基板的正面上，通過外延生長而形成η型緩沖層2。接下來，如圖21所示，在η型緩沖層2上，通過外延生長以預定的厚度t堆積(形成)第一段η型半導體層71a。接下來，如圖22所示，在η型半導體層71a上，形成與第一并列Pn層5的第一 P型區域4以及第二并列pn層15的第二 P型區域14的形成區域對應的部分開口的抗蝕掩模31 ο抗蝕掩模31的開口部的第二方向X的寬度在元件活性部1a中比第一 P型區域4的第二方向X的寬度窄，在耐壓結構部1c中比第二 P型區域14的第二方向X的寬度窄。另外，抗蝕掩模31的開口部的第二方向X的寬度在耐壓結構部1c中比在元件活性部1a中窄。接下來，將抗蝕掩模31作為掩模而對P型雜質進行第一離子注入32。通過該第一離子注入32，在η型半導體層71a的表面層，在元件活性部1a中選擇性地形成P型雜質注入區域22a，在耐壓結構部1c中選擇性地形成P型雜質注入區域42a(參照圖25)型雜質注入區域22a、42a的深度例如比η型半導體層71a的厚度t淺。
[0180]在上述的第一離子注入32中，如圖25所示，元件活性部1a和耐壓結構部1c的P型的雜質注入區域22a、42a配置成延伸至元件活性部1a和耐壓結構部1c之間的邊界區域10b。具體而言，在第一方向y上，元件活性部1a的P型雜質注入區域22a配置成延伸至邊界區域1b的內側(元件活性部1a側)的第一區域1e。耐壓結構部1c的P型雜質注入區域42a配置成延伸至邊界區域1b的外側(耐壓結構部1c側)的第二區域1f。并且，通過用抗蝕掩模31覆蓋第一區域1e與第二區域1f之間的第三區域10g，對第三區域1g不進行雜質的離子注入，從而將元件活性部1a的P型的雜質注入區域22a和耐壓結構部1c的P型的雜質注入區域42a在第一方向y上分離地配置。第三區域1g是通過后述的熱處理作為第一并列pn層5和第二并列pn層15間的中間區域6的部分。第三區域1g(中間區域6)的第一方向y的寬度w4可以為η型半導體層71a的厚度t的1/2以下(w4<t/2)。其理由是，不易受到根據η型區域以及P型區域的重復節距的差異而在第一并列pn層5、第二并列pn層15間相互產生的不良影響，在邊界區域1b不易產生耐壓降低。具體而言，在η—型半導體層21a的厚度t為7μπι左右的情況下，中間區域6的第一方向y的寬度w4例如可以為2μπι左右。
[0181]接下來，如圖23所示，除去了抗蝕掩模31后，在η型半導體層71a上，通過外延生長進一步堆積多段η型半導體層71b?71f，形成由這些多段(例如6段)的η型半導體層71a?71f構成的預定厚度的外延層24。此時，每次堆積η型半導體層71b?71e，都與第一段η型半導體層71a同樣地進行第一離子注入32，在元件活性部1a以及耐壓結構部1c分別形成P型雜質注入區域。在元件活性部1a以及耐壓結構部1c分別形成的P型雜質注入區域的平面布局與在第一段η型半導體層71a所形成的P型雜質注入區域的平面布局相同。圖23中示出了在元件活性部1a的η型半導體層71b?71f分別形成了 P型雜質注入區域22b?22e的狀態。在作為外延層24的η型半導體層71a?71f中的最上段η型半導體層71f也可以不進行第一離子注入32。通過到此為止的工序，在作為n+型漏層I的n+型初始基板的正面上形成有依次層疊η型緩沖層2以及外延層24而成的外延基體。
[0182]接下來，如圖24所示，通過熱處理，使η型半導體層71a?71e內的各P型雜質注入區域擴散。各P型雜質注入區域分別形成為沿第一方向y延伸的直線狀，所以分別以離子注入位置為中心軸的大致圓柱狀地擴展。由此，在元件活性部1a中，沿深度方向z對置的P型雜質注入區域22a?22e彼此以相互重合的方式連結，形成第一 P型區域4。在耐壓結構部1c也同樣地，沿深度方向z對置的P型雜質注入區域(未圖示)彼此以相互重合的方式連結，形成第二P型區域14。此時，在邊界區域1b的第三區域10g，p型雜質從元件活性部1a以及耐壓結構部1c的各P型雜質注入區域擴散而形成中間區域6。
[0183]雖然沒有特別限定，但例如在實施方式2的半導體裝置為縱型M0SFET，耐壓為600V水平，中間區域6的第一方向y的寬度w4為2μπι左右的情況下，第一離子注入32及其后的用于雜質擴散的熱處理的條件如下所述。對于第一離子注入32而言，將第一 P型區域4以及第二 P型區域14的劑量設為0.2 X 11Vcm2以上且2.0 X 1013/cm2以下的程度。熱處理溫度為1000°C以上且1200°C以下的程度。
[0184]將熱處理后的中間區域6的狀態分別示于圖26。在通過第一離子注入32相互分離而形成的成為第一并列pn層5、第二并列pn層15的P型的雜質注入區域間的沒有進行雜質的離子注入的第三區域10g，形成有中間區域6，中間區域6具備該雜質注入區域擴散而成的第三并列Pn層43以及第四并列pn層46。具體而言，作為第三區域1g的中間區域6的內側(芯片中央側)部分形成有第三并列pn層43，第三并列pn層43以與第一 η型區域3以及第一 P型區域4的重復節距Pl大致相等的重復節距交替地配置而成，具有越向外側雜質濃度越低的第三P型區42。中間區域6的外側部分形成有第四并列pn層46，第四并列pn層46以與第二 η型區域13以及第二 P型區域14的重復節距Ρ2大致相等的重復節距交替地配置而成，具有越向內側雜質濃度越低的第四P型區域45。即，在中間區域6，形成有平均雜質濃度與第一η型區域3相同的第三η型區域41和第四η型區域44以及平均雜質濃度比第一 P型區域4低的第三P型區域42和第四P型區域45，是截止狀態時與第一并列pn層5相比易于耗盡的區域。
[0185]配置于中間區域6的第三并列pn層43和第四并列pn層46對置。應予說明，第三并列pn層43和第四并列pn層46也可以以成為第一并列pn層5、第二并列pn層15的各雜質注入區域間的雜質擴散而重疊的方式接觸。應予說明，實施方式2與實施方式I的不同點在于不對第一 η型區域3和第二 η型區域13進行第二離子注入34，但實施方式2的半導體裝置的元件活性部1a是與實施方式I的半導體裝置的元件活性部1a相同的構成。
[0186](實施方式3)
[0187]對于實施方式3的半導體裝置的結構，以具備了超結結構的η溝道型MOSFET為例進行說明。圖29是表示實施方式3的半導體裝置的平面布局的俯視圖。圖30是將圖29的Χ2部放大而表示的俯視圖。圖31是將圖29的Χ3部放大而表示的俯視圖。圖32是表示圖29的切割線D-D’的截面結構的截面圖。圖33是表示圖29的切割線Ε-Ε’的截面結構的截面圖。圖29中示出了橫截元件活性部1a以及元件周邊部1d的第一并列pn層85、第二并列pn層15的平面，例如深度為元件活性部1a的第一并列pn層85的1/2的平面的形狀。為了明確第一 η型區域83以及第一 P型區域84的重復節距Pl和第二 η型區域13以及第二 P型區域14的重復節距Ρ2的差異，使圖29中示出的這些區域的個數比圖30?34少。
[0188]實施方式3的半導體裝置與實施方式I的半導體裝置的不同點在于，在與第二并列pn層15的條紋延伸的方向正交的方向延伸的條紋狀的平面布局配置第一并列pn層85 (圖29?33)。在實施方式3中，將第一并列pn層85的條紋延伸的橫向設為第二方向X，將第二并列pn層15的條紋延伸的橫向設為第一方向y。元件活性部1a的除了第一并列pn層85的平面布局以外的構成與實施方式I相同。元件周邊部1d的構成與實施方式I相同。第二并列pn層15與實施方式I同樣地隔著中間區域6而包圍第一并列pn層85的周圍，并且經由中間區域6與第一并列Pn層85相鄰。
[0189]S卩，在以大致矩形框狀的平面布局配置的中間區域6的與第一方向y平行的直線部分(以下，稱為第一直線部分)6b和與第二方向X平行的直線部分(以下，稱為第二直線部分)6a，第三并列pn層43、第四并列pn層46的配置不同。第三并列pn層43、第四并列pn層46與實施方式I同樣地，分別是使成為第一并列pn層85、第二并列pn層15的各雜質注入區域擴散到該各雜質注入區域之間的沒有進行雜質的離子注入的區域(上述的第三區域)而成。第一 η型區域83與第一 P型區域84的重復節距Pl以及第二 η型區域13與第二 P型區域14的重復節距Ρ2的條件與實施方式I相同。
[0190]具體而言，如圖30所示，第一并列pn層85的第一η型區域83和第一P型區域84的重復部分的最外側的例如第一η型區域83，在與第一并列pn層85的條紋正交的方向(第一方向y)隔著中間區域6的第二直線部分6a與第二并列pn層15的第二 η型區域13以及第二 P型區域14的條紋端部對置。即，在中間區域6的第二直線部分6a的內側部分僅配置有第三并列pn層43的第三η型區域41，隔著過渡區47在外側部分配置有將第四η型區域44和第四P型區域45在第二方向X交替地重復而成的第四并列pn層46。
[0191]中間區域6的第二直線部分6a中的過渡區47是成為第一并列pn層85的例如第一η型區域83、第二并列pn層15的第二 η型區域13以及第二 P型區域14的各雜質注入區域的雜質擴散而成的區域。寬度與中間區域6的第二直線部分6a的寬度w4相同的第一并列pn層85的區域all以及第二并列pn層15的區域al3的η型雜質量相對于中間區域6的第二直線部分6a，滿足0&12<(0311+0313)/2。0311?0313分別是區域311、第二直線部分63以及區域313的11型雜質量。中間區域6的第二直線部分6a的P型雜質量從外側向內側減少。
[0192]另一方面，如圖31所示，第二并列pn層15的第二η型區域13和第二 P型區域14的重復部分的最內側的例如第二η型區域13，在與第二并列pn層15的條紋正交的方向(第二方向X)隔著中間區域6的第一直線部分6b而與第一并列pn層85的第一 η型區域83以及第一 P型區域84的條紋端部對置。即，在中間區域6的第一直線部分6b的內側部分配置有將第三η型區域41和第三P型區域42沿第一方向y交替地重復而成的第三并列pn層43，隔著過渡區47在外側部分僅配置有第四并列pn層46的第四η型區域44。
[0193]中間區域6的第一直線部分6b中的過渡區47是成為第一并列pn層85的第一η型區域83以及第一 P型區域84，和第二并列pn層15的例如第二 η型區域13的各雜質注入區域的雜質擴散而成的區域。寬度與中間區域6的第一直線部分6b的寬度w4相同的第一并列pn層85的區域a21以及第二并列pn層15的區域a23的η型雜質量相對于中間區域6的第一直線部分6b，滿足Ca22<(Ca21+Ca23)/2<Xa21?Ca23分別是區域a21、第二直線部分6b以及區域a23的η型雜質量。中間區域6的第一直線部分6b的P型雜質量從內側向外側減少。
[0194]實施方式3的半導體裝置的制造方法為在實施方式I的半導體裝置的制造方法中，改變用于形成第一并列pn層85、第二并列pn層15的第一離子注入32、第二離子注入34中使用的抗蝕掩模31、33(參照圖8?10)的平面布局即可。具體而言，第一離子注入32中使用的抗蝕掩模31以與第一并列pn層85的第一 P型區域84的形成區域對應的部分和與第二并列pn層15的第二 p型區域14的形成區域對應的部分正交的平面布局而開口。第二離子注入34中使用的抗蝕掩模33以與第一并列pn層85的第一 η型區域83的形成區域對應的部分和與第二并列pn層15的第二 η型區域13的形成區域對應的部分正交的平面布局而開口。
[0195]在實施方式3中，耐壓為600V水平的情況下，中間區域6(第一直線部分6b、第二直線部分6a)的雜質濃度例如優選為1.0X 11Vcm3以下程度。另外，耐壓為300V水平的情況下，中間區域6的雜質濃度例如優選為1.0X 11Vcm3以下程度。
[0196]可以將實施方式3應用于實施方式2的半導體裝置。
[0197]以上，如上所述，根據上述的各實施方式，通過在成為第一并列pn層的雜質注入區域和成為第二并列pn層的雜質注入區域之間形成不進行雜質的離子注入的第三區域，在該第三區域熱擴散各雜質注入區域，能夠在第一并列pn層、第二并列pn層間，形成具有平均雜質濃度比第一并列pn層低的第三并列pn層和平均雜質濃度比第二并列pn層低的第四并列pn層的中間區域。另外，中間區域的雜質量比第一并列pn層的雜質量低，所以與第一并列pn層相比易于耗盡，不易電場集中。因此，即使在耐壓結構部配置η型區域和P型區域的重復節距比元件活性部窄的第二并列pn層，使耐壓結構部的耐壓比元件活性部的耐壓高，在元件活性部和耐壓結構部之間的邊界區域電荷平衡變化也不會相互產生不良影響。因此，在元件活性部和耐壓結構部之間的邊界區域中不發生耐壓降低。因此，由于能夠分別調整第一并列pn層、第二并列pn層的電荷平衡，所以使元件周邊部(耐壓結構部以及邊界區域)的耐壓比元件活性部的耐壓高而使元件整體的高耐壓化變得容易。因此，能夠提高可靠性。另夕卜，即使增加第一并列pn層的平均雜質濃度而實現了低導通電阻化，也能夠維持元件周邊部和元件活性部的耐壓差。因此，能夠減少導通電阻，并且能夠抑制耐壓降低。另外，通過使元件周邊部的耐壓比元件活性部的耐壓高，從而能夠在元件活性部比元件周邊緣部更快發生擊穿(breakdown)，所以能夠提高雪崩耐量、反向恢復耐量。
[0198]另外，如以往(例如上述專利文獻I的圖8)那樣在元件周邊部設置了保護環的構成中，由于包圍元件活性部的周圍地、呈同心圓狀地相互分離而配置多個保護環，所以元件周邊部的寬度變長。另一方面，根據上述的各實施方式，設置于元件周邊部的第二并列pn層的第二 P型區域發揮與保護環相似的功能。因此，通過在元件周邊部設置第二并列pn層，從而能夠使元件周邊部在截止時易于耗盡，并且無需在元件周邊部設置保護環，能夠防止耐壓結構部的寬度變長。另外，根據上述的各實施方式，通過在比第二并列pn層更靠外側的位置設置η—型區域，從而在截止狀態時，到第二并列pn層為止能夠迅速耗盡而抑制比第二并列pn層更向外側擴展的耗盡層的延伸。由此，耗盡層不易到達η型溝道停止區，在η型溝道停止區附近不易產生局部的電場集中，所以能夠抑制耐壓降低。另外，通過配置于比第二并列pn層更靠外側的η—型區域以及η型區域來抑制耗盡層的延伸，從而能夠縮短耐壓結構部的寬度。另外，根據實施方式3，即使在設為第一并列pn層的條紋延伸的方向和第二并列pn層的條紋延伸的方向正交的平面布局的情況下，也能夠分別調整第一并列pn層、第二并列pn層的電荷平衡。因此，設計的自由度高。
[0199]以上，本發明并不限于上述的各實施方式，在不脫離本發明的主旨的范圍內，能夠進行各種變更。例如，在上述的各實施方式中記載的尺寸、雜質濃度等為一個例子，本發明并不限于這些值。另外，在上述的各實施方式中，雖然將第一導電型設為η型，將第二導電型設為P型，但本發明將第一導電型設為P型，將第二導電型設為η型，也同樣成立。另外，本發明不限于MOSFET，也可應用于IGBT(Insulated Gate Bipolar Transistor:絕緣棚.雙極型晶體管)、雙極型晶體管，FWD(Free Wheeling D1de:續流二極管)或者肖特基二極管等。
[0200]產業上的可利用性
[0201]如上所述，本發明的半導體裝置以及半導體裝置的制造方法應用于在包圍元件活性部的周圍的元件周邊部具備耐壓結構部的大電力用半導體裝置，特別應用于對將漂移層作為并列Pn層的M0SFET、IGBT、雙極型晶體管、FWD或者肖特基二極管等高耐壓的半導體裝置。
【主權項】
1.一種半導體裝置，其特征在于，具備: 表面元件結構，其設置于第一主面側； 低電阻層，其設置于第二主面側； 第一并列Pn層，其設置于所述表面元件結構和所述低電阻層之間，且第一個第一導電型區域以及第一個第二導電型區域交替地配置； 第二并列pn層，其設置為包圍所述第一并列pn層的周圍，且交替地配置有第二個第一導電型區域和第二個第二導電型區域以比所述第一個第一導電型區域以及所述第一個第二導電型區域的重復節距窄的節距;和 中間區域，其設置為在所述第一并列Pn層與所述第二并列pn層之間，與所述第一并列Pn層以及所述第二并列pn層接觸，其中， 在所述中間區域，具有: 第三個第二導電型區域，其與所述第一并列pn層的所述第一個第二導電型區域接觸，并且平均雜質濃度比所述第一個第二導電型區域低， 第四個第二導電型區域，其與所述第二并列pn層的所述第二個第二導電型區域接觸，并且平均雜質濃度比所述第二個第二導電型區域低。2.根據權利要求1所述的半導體裝置，其特征在于， 在所述中間區域，具有: 第三個第一導電型區域，其與所述第一并列pn層的所述第一個第一導電型區域接觸，并且平均雜質濃度比所述第一個第一導電型區域低； 第四個第一導電型區域，其與所述第二并列pn層的所述第二個第一導電型區域接觸，并且平均雜質濃度比所述第二個第一導電型區域低。3.根據權利要求2所述的半導體裝置，其特征在于， 在所述中間區域配置有: 第三并列pn層，其是所述第三個第一導電型區域和所述第三個第二導電型區域交替地配置而成。4.根據權利要求2或3所述的半導體裝置，其特征在于， 在所述中間區域配置有: 第四并列pn層，其是所述第四個第一導電型區域以及所述第四個第二導電型區域交替地配置而成。5.根據權利要求1?3中任一項所述的半導體裝置，其特征在于， 所述第一個第一導電型區域以及所述第一個第二導電型區域配置為條紋狀的平面布局， 所述第二個第一導電型區域以及所述第二個第二導電型區域配置為朝向與所述第一個第一導電型區域以及所述第一個第二導電型區域相同的條紋狀的平面布局， 所述第三個第二導電型區域以及所述第四個第二導電型區域配置為朝向與所述第一個第二導電型區域以及所述第二個第二導電型區域相同的條紋狀的平面布局。6.根據權利要求1?3中任一項所述的半導體裝置，其特征在于， 中心對置的所述第三個第二導電型區域和所述第四個第二導電型區域隔著漂移區相鄰。7.根據權利要求1?3中任一項所述的半導體裝置，其特征在于， 所述第一個第一導電型區域以及所述第一個第二導電型區域配置為條紋狀的平面布局， 所述第二個第一導電型區域以及所述第二個第二導電型區域配置為朝向與所述第一個第一導電型區域以及所述第一個第二導電型區域正交的條紋狀的平面布局， 所述第三個第二導電型區域配置為朝向與所述第一個第二導電型區域相同的條紋狀的平面布局， 所述第四個第二導電型區域配置為朝向與所述第二個第二導電型區域相同的條紋狀的平面布局。8.根據權利要求1?3中任一項所述的半導體裝置，其特征在于，進一步具備: 元件活性部，其配置有所述表面元件結構以及所述第一并列Pn層，并且在導通狀態時有電流流通； 元件周邊部，其配置有所述第二并列pn層，且包圍所述元件活性部； 終端區域，其在所述元件周邊部的相對于所述元件活性部側的相反一側，設置于所述第一主面與所述低電阻層之間； 第五個第一導電型區域，其設置于所述第二并列pn層與所述終端區域之間，且平均雜質濃度比所述第二個第一導電型區域低；以及導電層，其與所述終端區域電連接。9.一種半導體裝置的制造方法，其特征在于，包括以下工序: 形成工序，重復進行第一工序和第二工序，其中， 所述第一工序，堆積第一導電型半導體層， 所述第二工序，在所述第一導電型半導體層的表面層，以交替地配置的方式形成第一個第一導電型雜質注入區域以及第一個第二導電型雜質注入區域，并且在比所述第一個第一導電型雜質注入區域以及所述第一個第二導電型雜質注入區域更靠外側以預定寬度分離的位置，以比所述第一個第一導電型雜質注入區域以及所述第一個第二導電型雜質注入區域的重復節距窄的節距交替地配置的方式形成第二個第一導電型雜質注入區域以及第二個第二導電型雜質注入區域;和 熱處理工序，通過熱處理，使所述第一個第一導電型雜質注入區域以及所述第一個第二導電型雜質注入區域擴散而形成第一個第一導電型區域以及第一個第二導電型區域交替地配置而成的第一并列pn層，并且使所述第二個第一導電型雜質注入區域以及所述第二個第二導電型雜質注入區域擴散而形成第二個第一導電型區域以及第二個第二導電型區域交替地配置而成的第二并列pn層， 在所述熱處理工序中，在所述第一并列pn層與所述第二并列pn層之間，使所述第一個第一導電型雜質注入區域、所述第一個第二導電型雜質注入區域、所述第二個第一導電型雜質注入區域以及所述第二個第二導電型雜質注入區域擴散而形成具有平均雜質濃度比所述第一個第一導電型區域低的第三個第一導電型區域、平均雜質濃度比所述第一個第二導電型區域低的第三個第二導電型區域、平均雜質濃度比所述第二個第一導電型區域低的第四個第一導電型區域以及平均雜質濃度比所述第二個第二導電型區域低的第四個第二導電型區域的中間區域。10.根據權利要求9所述的半導體裝置的制造方法，其特征在于， 在所述熱處理工序中，形成具有將所述第三個第一導電型區域以及所述第三個第二導電型區域交替地配置而成的第三并列pn層和將所述第四個第一導電型區域以及所述第四個第二導電型區域交替地配置而成的第四并列pn層的所述中間區域。11.根據權利要求9或10所述的半導體裝置的制造方法，其特征在于， 在所述第二工序中，將所述第一個第一導電型雜質注入區域以及所述第一個第二導電型雜質注入區域形成為條紋狀的平面布局，并且將所述第二個第一導電型雜質注入區域以及所述第二個第二導電型雜質注入區域形成為朝向與所述第一個第一導電型雜質注入區域以及所述第一個第二導電型雜質注入區域相同的條紋狀的平面布局。12.根據權利要求9或10所述的半導體裝置的制造方法，其特征在于， 在所述第二工序中，將所述第一個第一導電型雜質注入區域以及所述第一個第二導電型雜質注入區域形成為條紋狀的平面布局，并且將所述第二個第一導電型雜質注入區域以及所述第二個第二導電型雜質注入區域形成為朝向與所述第一個第一導電型雜質注入區域以及所述第一個第二導電型雜質注入區域正交的條紋狀的平面布局。13.—種半導體裝置的制造方法，其特征在于，包括以下工序: 形成工序，重復進行第一工序和第二工序，其中， 所述第一工序，堆積第一導電型半導體層， 所述第二工序，在所述第一導電型半導體層的表面層，以交替地配置的方式形成第一個第二導電型雜質注入區域，并且在比所述第一個第二導電型雜質注入區域更靠外側以預定寬度分離的位置，以比所述第一個第二導電型雜質注入區域的重復節距窄的節距形成第二個第二導電型雜質注入區域;和 熱處理工序，通過熱處理，使所述第一個第二導電型雜質注入區域擴散而形成第一個第二導電型區域與所述第一導電型半導體層交替地配置而成的第一并列pn層，并且使所述第二個第二導電型雜質注入區域擴散而形成第二個第二導電型區域與所述第一導電型半導體層交替地配置而成的第二并列pn層， 在所述熱處理工序中，在所述第一并列pn層與所述第二并列pn層之間，使所述第一個第二導電型雜質注入區域以及所述第二個第二導電型雜質注入區域擴散而形成具有平均雜質濃度比所述第一個第二導電型區域低的第三個第二導電型區域、以及平均雜質濃度比所述第二個第二導電型區域低的第四個第二導電型區域的中間區域。14.根據權利要求13所述的半導體裝置的制造方法，其特征在于， 在所述第二工序中，將所述第一個第二導電型雜質注入區域形成為條紋狀的平面布局，并且將所述第二個第二導電型雜質注入區域形成為朝向與所述第一個第二導電型雜質注入區域相同的條紋狀的平面布局。15.根據權利要求13所述的半導體裝置的制造方法，其特征在于， 在所述第二工序中，將所述第一個第二導電型雜質注入區域形成為條紋狀的平面布局，并且將所述第二個第二導電型雜質注入區域形成為朝向與所述第一個第二導電型雜質注入區域正交的條紋狀的平面布局。16.根據權利要求9、13中任一項所述的半導體裝置的制造方法，其特征在于， 所述預定寬度為在一次所述第一工序中堆積的所述第一導電型半導體層的厚度的1/2以下。17.根據權利要求9、13中任一項所述的半導體裝置的制造方法，其特征在于， 在電阻比所述第一導電型半導體層低的低電阻層上形成所述第一并列pn層以及所述第二并列pn層， 所述熱處理工序后，在所述第一并列pn層的相對于所述低電阻層側的相反一側形成表面元件結構。18.根據權利要求9、13中任一項所述的半導體裝置的制造方法，其特征在于， 將所述第一并列pn層形成于導通狀態時有電流流通的元件活性部， 將所述第二并列pn層形成于包圍所述元件活性部的元件周邊部。
【文檔編號】H01L21/336GK106057866SQ201610121087
【公開日】2016年10月26日
【申請日】2016年3月3日 公開號201610121087.7, CN 106057866 A, CN 106057866A, CN 201610121087, CN-A-106057866, CN106057866 A, CN106057866A, CN201610121087, CN201610121087.7
【發明人】坂田敏明, 新村康, 竹野入俊司
【申請人】富士電機株式會社