高速接口保護裝置的制造方法
【專利摘要】本發明涉及高速接口保護裝置。公開的技術涉及電子器件，更特別地涉及保護電路免受諸如電過應力/靜電放電的暫態電事件破壞的保護器件。保護器件包括半導體襯底，該半導體襯底中形成有至少兩個阱以及在至少兩個阱下面且接觸至少兩個阱的深阱。器件另外包括形成在至少兩個阱中的一個阱中且具有第一導電類型的第一重摻雜區域和第二導電類型的第一重摻雜區域的第一PN二極管，并且包括第二PN二極管，該第二PN二極管形成在至少兩個阱中的一個阱中并且具有第一導電類型的第二重摻雜區域和第二導電類型的第二重摻雜區域。
【專利說明】高速接口保護裝置
[0001]相關申請的交叉引用
[0002]本申請要求于2015年4月7日遞交的美國臨時申請N0.62/144，209的權益，該申請的內容以其全文通過引用方式合并于本文中。
技術領域
[0003]公開的技術一般涉及能夠高數據率通信的集成電路器件，更特別地涉及用于保護電路免于諸如電過應力/靜電排放的暫態電事件破壞的雙極阻斷電壓式開關器件和器件體系結構。
【背景技術】
[0004]—些電子系統可能暴露于暫態電事件，這些暫態電事件持續相對短的持續期間且具有快速變化的電壓和/或電流。暫態電事件可以包括例如過電壓、靜電排放(ESD)或電磁過應力(EOS)事件，這些源自于從電源、外部對象或人向電子系統突然釋放電荷。
[0005]暫態電事件會由于在IC的相對小區域上的過電壓條件和/或高水平的功率耗散而破壞電子系統內的集成電路(1C)。該快速且高的功率耗散可能會導致破壞核心電路，導致柵極氧化物穿通、結破壞、金屬破壞和/或表面電荷累積以及其它破壞現象。而且，暫態電事件會由于不利地形成低阻抗路徑而誘發鎖止，從而破壞IC的功能以及可能導致對IC造成永久性破壞。可靠的高速通信IC通常需要同時在接口端子與接地基準之間具有相對低且相對線性的輸入負荷電容。然而，該特性在使用CMOS技術進行寬帶/高數據率通信系統設計方面提出了許多挑戰。因此，對于使用CMOS技術可靠設計寬帶/高數據率通信系統的電路接口器件體系結構存在需求。

【發明內容】

[0006]在一些實施方案中，集成電路器件包括半導體襯底，該半導體襯底中形成有至少兩個阱和在至少兩個阱下面且接觸至少兩個阱的深阱。器件另外地包括第一 PN 二極管，該第一 PN 二極管形成在至少兩個阱中的一個阱中并且具有第一導電類型的第一重摻雜區域和第二導電類型的第一重摻雜區域，并且包括第二 PN 二極管，第二 PN 二極管形成在至少兩個阱中的一個阱中并且具有第一導電類型的第二重摻雜區域以及第二導電類型的第二重摻雜區域。該器件另外地包括第一 PN 二極管和第二 PN 二極管，該第一 PN 二極管和第二 PN 二極管由電短接結構電短接而形成具有閾值電壓的第一多個串聯連接的二極管。該器件進一步包括PNPN硅控整流器(SCR)，其具有觸發電壓且包括第一導電類型的第一重摻雜區域、至少兩個阱、深阱和第二導電類型的第二重摻雜區域。
[0007]在一些實施方案中，集成電路裝置包括形成在半導體襯底中的至少一個集成半導體器件。該至少一個集成器件依次包括第一導電類型的第一阱，其中形成有第一PN二極管，該第一 PN 二極管包括第一導電類型的第一重摻雜區域和第二導電類型的第一重摻雜區域。第一阱還在第一導電類型的第一重摻雜區域與第二導電類型的第一重摻雜區域之間的表面處形成第一浮動金屬層。至少一個器件另外包括形成在第一導電類型的第一阱的橫向側的第二導電類型的多個阱，其中第二導電類型的每個阱具有表面，浮動金屬層形成在該表面上。至少一個器件另外包括第一導電類型的多個阱，其形成在第一導電類型的第一阱的橫向側且在橫向方向上與第二導電類型的阱交替。第一導電類型的多個阱中的每一個阱中形成有二極管，該二極管包括第一導電類型的重摻雜區域、第二導電類型的重摻雜區域以及形成在第一導電類型的相應的重摻雜區域與第二導電類型的相應的重摻雜區域之間的表面處的浮動金屬層。
【附圖說明】
[0008]圖1是接口保護器件的剖視圖。
[0009]圖2是根據一些實施方案的高速接口保護器件的剖視圖。
[0010]圖3A是根據一些實施方案的利用等同的二極管和晶體管表示的圖2的高速接口保護器件的示意性的等價電路圖。
[0011]圖3B是據一些實施方案的利用等同的電容器和晶體管表示的圖2的高速接口保護器件的示意性的等價電路圖。
[0012]圖3C是根據一些實施方案的高速接口保護器件的電容對電壓響應的示意曲線圖。
[0013]圖4A是示出根據一些實施方案的高速接口保護器件的器件布局的多個層級的示意性平面圖。
[0014]圖4B是根據一些實施方案的圖4A的高速接口保護器件的剖視圖，在圖4A的平面圖上通過如圖4B所示的剖面。
[0015]圖4C是根據一些實施方案的圖4A的高速接口保護器件的剖視圖，在圖4A的平面圖上通過如圖4C所示的剖面。
[0016]圖4D是根據一些實施方案的圖4A的電容減小的高速接口保護器件的剖視圖，在圖4A的平面圖上通過如圖4D所示的剖面。
[0017]圖4E是示出根據一些其它實施方案的圖4B-4D的剖面也適用的另一高速接口保護器件的器件布局的多個層級的示意性平面圖。
[0018]圖5是根據一些實施方案的高速接口保護器件上測得的DC電流-電壓(IV)特性的曲線圖。
[0019]圖6A是根據一些實施方案的高速接口保護器件上的在25°C測得的脈沖電流-電壓(IV)和對應的泄漏電流的曲線圖。
[0020]圖6B是根據一些實施方案的高速接口保護器件上的在125°C下測得的脈沖電流-電壓(IV)和對應的泄漏電流的曲線圖。
[0021]圖7A是根據一些實施方案的高速接口保護器件上的在25°C下測得的負脈沖電流_電壓關系與對應的泄漏電流的曲線圖。
[0022]圖7B是根據一些實施方案的高速接口保護器件上的在125°C下測得的負脈沖電流-電壓關系和對應的泄漏電流的曲線圖。
[0023]圖8是根據一些實施方案的高速接口保護器件上測得的電壓脈沖的時間響應。
[0024]圖9是根據一些實施方案的在高速接口保護器件上測得的電容-電壓(CV)。
[0025]圖10和圖11是表示根據各個實施方案的高速接口保護器件的示例性實現方式的不意性等價電路圖。
[0026]圖12-圖18A是根據各個實施方案的高速接口保護器件的剖視圖。
[0027]圖18B是根據一些實施方案的圖18A的高速接口保護器件的部分的等價電路圖。
[0028]圖18C是根據一些實施方案的表示圖18A和18B的高速接口保護器件的示例性的實現方式的等價電路圖。
【具體實施方式】
[0029]用于使用低電壓CMOS工藝例如亞10nm CMOS工藝制作的高速通信應用的出現的集成電路(IC)對于應對超過異常操作條件的暫態電事件的保護具有日益增長的需求。一般地，各種技術能夠用于保護IC的主電路以免遭諸如ESD的破壞性的暫態電事件。一些系統采用外部片外保護器件來確保核心電子系統不會響應于暫態靜電和電磁事件而破壞。然而，由于性能、成本和空間的考慮，對于與電路單片式集成以便在同一集成電路內被保護的保護器件存在漸增的需求。另外，對于利用先進CMOS技術例如28nm CMOS技術以及更先進技術制作的高速通信接口電路，需要保護器件相對于高速(例如，低電阻以及低電容)和高電流能力的較高性能，而不招致對主器件的非期望的負面性能懲罰，例如過度泄漏。
[0030]然而，現有是集成保護器件通常具有非期望的高電容和/或或阻抗，這會導致保護器件的響應時間非期望地長。另外，與高電流能力的需要相兼容的器件配置也能貢獻于保護器件的非期望長的響應時間。下面，公開了能夠與高速通信接口電路有效地結合使用的保護器件，其能夠提供更快的響應時間，較低的泄漏，較高的擊穿電壓和/或較高的電流能力以及其它優點。
[0031]圖1示出了用于一些高速應用的示例的保護器件100。保護器件100包括P阱(PW)104，形成在例如娃襯底的襯底中，襯底中又已形成了η講(NW) 108。第一重摻雜P型(P+)區域112、第一重摻雜η型(η+)區域116a和第二重摻雜η型(η+)區域116b各自形成在NW 108中。在一些實現方式中，第一η+區域116a和第二n+區域116b能夠彼此電連接，或者代表同一n+區域的不同部分。例如，第一 n+區域116a和第二 n+區域116b能夠代表橫向地包圍第一 P+區域112的環形結構的剖面。第一 n+區域116a和第二 n+區域116b與第一 P+區域112橫向地分開橫向距離Cl1和d2。在第一 n+區域116a和第一 P+區域112之間NW 108的表面上，形成有第一電浮動金屬層122a。類似地，在第二 n+區域116b與第一 P+區域112之間NW 108的表面上，形成有第二電浮動金屬層122b。金屬層122a和122b能夠由例如具有相對高功函數(例如，>4.6eV)的金屬制成，并且在本文可稱為PMET。在一些實現方式中，第一金屬層122a不重疊第一n+區域116a和第一 P+區域112中的任一個，并且第二金屬層122b基本不重疊第二 n+區域116b和第一 p+區域112中的任一個。在一些實現方式中，第一金屬層122a和第二金屬層122b還能夠彼此電連接，例如形成橫向地包圍第一 P+區域112的環形結構。第一金屬層122a和第二金屬層122b能夠基本上覆蓋重摻雜區域之間的整個距離使得它們分別具有長度Cl1和d2。保護器件100另外包括在NW 108的相對側的第二 P+區域120a和第三P+區域120b，第二 P+區域120a和第三P+區域120b也能夠彼此電連接，例如形成橫向地包圍NW 108的環形結構。在示出的保護器件100中，第一n+區域116a和第二n+區域116b可以連接到第一端子128a/128b，第一P+區域112可以電連接到第二端子124，第二 P+區域120a和第三P+區域120b可以連接到第三端子132a/132b。將理解的是，在環形布置中，用于電連接區域的兩個端子能夠由單個端子替代。
[0032]如所配置的，第一p+區域112充當PN二極管的p型區域，并且NW 108和第一n+區域116a的組合和/SNW 108和第二 n+區域116b的組合充當PN 二極管的η型區域。如上所述，在第一 η+區域116a和第二 η+區域116b電連接例如形成了包圍P+區域112的環形結構的實現方式中，包圍P+區域112的NW 108和n+區域116a/116b的環的組合形成了PN二極管的η型區域。在操作中，第二端子124可以充當陽極端子，第一端子128a/128b可以充當陰極端子。如本文所使用的，根據行業慣例來定義陰極和陽極(即，陰極是指電流從其離開的端子)。在操作中，第三端子132a和132b可以與位于地面的襯底連接，例如開爾文連接。在一些實現方式中，第一端子128a/128b也可以連接到襯底。當開爾文連接時，從第三端子132a/132b到襯底/地的電阻路徑可以實質上高于從第一端子128a/128b到襯底/地的電阻路徑，使得當在第一端子124處接收到相對高的電壓信號時，大部分電流流經通過第一端子128a和128b的較低電阻路徑。
[0033]當在充當陽極的第二端子124與充當陰極的第一端子128a/128b之間接收到正電壓暫態電信號時，PN 二極管被正向偏置。想法，當在第二端子124與第一端子128a/128b之間接收到負電壓暫態電信號時，PN 二極管被反向偏置。
[0034]將理解的是，保護器件100中的PN二極管構造不同于一些用于具有用來提供高電流密度(例如，>1x105A/cm2)能力的重摻雜區域的集成電路(IC)器件中的高電流二極管。例如，在構造相反重摻雜區域緊鄰布置，類似于第一 P+區域112和第一 /第二 P+區域116a/116b的情況下用于高電流密度保護的許多集成的PN二極管中，可以在相反重摻雜區域之間包含隔離區域(例如，淺溝槽隔離)以放置各結擊穿效應，例如帶間隧道和結穿通效應。然而，這種隔離結構會非期望地增加少數載流子的路徑，這會不利地影響PN二極管的響應時間。為緩解這種效應，在圖1的保護器件中，第一金屬層122a和第二金屬層122b分布形成在NW 108的表面上且在第一n+區域116a與第一P+區域112之間，和/或第二n+區域116b與第一P+區域112之間。金屬層122a和122b的存在可以增加在其中一些擊穿機制發生的電壓。雖然金屬層122a和122b可以使重摻雜區之間有較高的接近度，保護裝置100仍然會遭受從結產生的比較大的凈電容以及在正向偏置和反向偏置下遭受低電壓泄漏。
[0035]另外，雖然類似于圖1的保護器件100的具有重摻雜(n+，p+)區域的基于二極管的保護器件能夠提供相對高的電流密度(例如，>lX105A/cm2)，但是這些器件不能維持電壓超過二極管的當前飽和電壓，和/或實質上高于例如lxl06A/cm2的電流密度，并且當遇到這種狀況時會損壞。
[0036]因此，對于用于高速接口應用的保護器件存在需求，這種保護器件包括具有用于高電流密度(例如，>lxl05A/cm2)能力的重摻雜(n+，p+)區域的基于二極管的保護器件，還具有實質上超過二極管的當前飽和電壓的較高的擊穿電壓。還對于這種具有較低的低電壓泄漏電流和降低的凈電容的器件存在需求。
[0037]圖2示出了根據一些實施例的高速接口保護器件200。在圖2中，為幫助更好的理解與高速接口器件200的操作有關的各種結構特征，各種結構區域覆有等價電路圖。圖3A示出了隔離中的等價電路。下面，首先描述各種結構特征，之后是使用等價電路圖的保護器件200的操作。高速接口保護器件200包括半導體襯底202，例如，P型半導體襯底，其中形成有第一 P阱(PW)204以及在第一 P阱204的每一側相鄰的第一 N阱(NW)208a和第二 N阱(NW)208b。在圖示的實施方案中，第一NW 208a和第二NW 208B電連接且代表了環形結構的相對側，以橫向地包圍PW 204。然而，其它實施例也是可能的，其中第一NW 208a和第二NW 208b是分離的且不包圍PW 204。在一些實施例中，第一PW 204和第一NW 208a形成為彼此緊鄰(例如，彼此接觸)，并且第一PW 204和第二NW 208b彼此接觸而在它們之間形成結區域。在第一NW208a和第二NW 208b電連接而例如形成環形結構的實施方案中，第一PW 204和由第一NW208a和第二NW 208b形成的電連接結構在它們之間形成了單一結區域。
[0038]如本文所使用的，結或結區域是指當兩個不同類型的半導體材料相遇時所形成的區域，并且可以包括靠近電子帶(即，導帶和價帶)由于內置電場而彎曲的接口的區域。因此，結區域的尺寸可以取決于各種因素，諸如形成結的不同類型的半導體材料的摻雜濃度和摻雜分布。
[0039]仍參考圖2，高速接口保護器件200包括布置在第一NW 208a、第一PW 204和第二NW208b的底端下方且與第一NW 208a、第一PW 204和第二NW 208b的底端接觸的深N阱(DNW)206。在一些實施例中，DNW206在形成第一NW 208a和第二NW 208b的延伸部的同時在y方向上垂直地與第一PW 204形成結區域，使得第一NW 208a,DNW 206和第二NW 208b形成將第一PW 204與襯底202包圍和隔離的槽區式隔離。
[0040]在第一NW208a，第一重摻雜P型區(P+) 212a和第一重摻雜η型(n+)區域216a分別形成并且彼此在X方向上橫向(水平，或平行于襯底202的表面)分開距離CU。第一電浮動金屬層220a形成在第一NW 208a的表面上并且沿X方向在第一P+區域212a與第一n+區域216a之間延伸。在第一PW 204中，第二重摻雜P區域(p+)212b和第二重摻雜n(n+)區域216b各自形成在其中，并且沿X方向在橫向上彼此分開距離d2。第二電浮動金屬層220b形成在第一PW 204的表面上并且在X方向上在第二 P+區域212b與第二 n+區域216b之間延伸。第三電浮動金屬層220c形成在第一NW 208a與第一PW 204之間的結區域的表面上且在x方向上延伸于第一n+區域216a與第二 p+區域212b之間。第一 n+區域216a和第二 p+區域212b分開距離d3，該距離包括第一NW 208a中的部分(例如，30%至70%)距離以及第一PW 204中的其余(例如，70%至30%)距離。
[0041 ] 在第一PW 204中，第三重摻雜P型區域(p+)212c形成且在橫向上與第二n+區域216b分開距離d4，使得第二 η+區域216b在X方向上橫向地介于第二 p+區域212b與第三p+區域212c之間。第四電浮動金屬層220d形成在第一PW 204的表面上并且在X方向上延伸于第二n+區域216b與第三P+區域212c之間。
[0042]在圖2所示的實施方案中，第二P+區域212b和第三P+區域212c是形成在PW204中的離散高度摻雜區。但是，其它實施方案是可能的，其中第二P+區域212b和第三P+區域212c電連接，例如形成橫向上包圍第二n+區域216b的環形結構。
[0043]仍參考圖2，在第二NW 208b中，第三重摻雜η型(n+)區域216c和第四重摻雜P型(P+)區域212d各自形成且在X方向上彼此橫向地分開距離d5。第五電浮動金屬層220e形成在第一PW 204與第二NW 208b之間的結區域的表面上并且在X方向上延伸于第三n+區域216c與第三P+區域212c之間。第三n+區域216c和第三P+區域212c分開距離d6，該距離包括第一PW204中的部分距離以及第二NW 208b中的其余距離，類似于距離d3。第六電浮動金屬層220f形成在第二NW 208b的表面上并且在X方向上延伸于第三n+區域216c與第四P+區域212d之間。
[0044]在圖示的實施方案中，第一n+區域216a和第三n+區域216c以及第一P+區域212a和第四P+區域212d是形成在相應阱中的離散高度摻雜區。替選的實施方案是可能的，其中第一 n+區域216a和第三n+區域216c能夠彼此電連接，例如，形成在橫向上包圍第二 P+區域212b和第三P+區域212c的環形結構；第一 p+區域212a和第四p+區域212d能夠彼此電連接，例如，形成在橫向上包圍第一n+區域216a和第三n+區域216c的環形結構。在這些實施方案中，彼此電連接的重摻雜區域可以具有基本上相同的橫向尺寸和摻雜分布/濃度。
[0045]在一些實施方案中，第二電浮動金屬層220b和第四電浮動金屬層220d能夠彼此電連接，例如，形成在橫向上包圍第二 η+區域216b的環形結構;第三電浮動金屬層220c和第五電浮動金屬層220e能夠彼此電連接，例如，形成在橫向上包圍第二電浮動金屬層220b和第四電浮動金屬層220d的環形結構;并且第一電浮動金屬層220a和第六電浮動金屬層220f能夠彼此電連接，例如形成在橫向上包圍第二電浮動金屬層220b和第四電浮動金屬層220d的環形結構。在這些實施方案中，彼此電連接的電浮動金屬層可以具有基本上相同的橫向尺寸。如上文關于圖1所論述的，浮動金屬層的存在允許二極管的重摻雜(n+，p+)區域的相對緊密接近，而無需將它們與隔離區域分開，二極管的串聯電阻減小。
[0046]為進一步減小二極管的串聯電阻，高速接口保護器件200另外包括第一金屬化結構230a，其接觸第一 n+區域216a和第二 P+區域212b而在它們之間形成電短接，包括第二金屬化結構230b，其接觸第三P+區域212c和第三n+區域216c以在它們之間形成電短接。如下文描述的，金屬化結構230a和230b中的每一個均可以包括在較低金屬化層級，例如第一金屬化(Ml)層級、第二金屬化(M2)層級或Ml層級和M2層級中的金屬化線和通孔。在第一n+區域216a和第三n+區域216c彼此電連接和/或第二 P+區域212b和第三P+區域212c彼此電連接的實施方案中，第一金屬化結構230a和第二金屬化結構230b能夠彼此電連接。
[0047]仍參考圖2，高速接口保護器件200另外包括第二P阱(PW)234a，其中形成有第一重摻雜P型(P+)區域212e，其在X方向上與第一NW 208a分開第一隔離238a，該第一隔離是介電隔離，例如填充有氧化硅的淺溝槽隔離，并且進一步包括第三P阱(PW) 234b，其中形成有第六重摻雜P型(P+)區域212f，其在X方向上與第二NW 208b分開第二隔離238b。第五P+區域212e形成在第一隔離238a與第三隔離238c之間，使得第五P+區域212e不與相鄰的η型半導體材料形成PN結區域。類似地，第六P+區域212f形成在第二隔離238b與第四隔離238d之間，使得第六P+區域212f不與任何相鄰的η型半導體材料形成PN結區域。在一些實施方案中，第五P+區域212e和第六P+區域212f能夠彼此電連接，例如，形成包圍NW208a、PW 204和NW 208b的環形結構。位于第一和第三隔離238a和238b豎直下方以及橫向地位于第一NW 208s與第二PW 234a之間的襯底區域，以及位于第二和第四隔離238b和238d豎直下方且橫向地位于第二NW208b與第三PW 234b之間的襯底區域包括地平面電阻間隙，其可以是天然P型區域。
[0048]圖2的保護器件具有第一端子(Tl)244a/244b以及第二端子(T2)240，以及第三端子248&/248ΚΤ2 240構造為接收信號的第一電壓，信號例如為暫態信號，并且能夠通過第一金屬化(Ml)層級至第八金屬化層級(Μ8)中的一個或多個中的各個金屬化線和通孔連接到例如Vss，VDD，I/0或地中的一個。Tl 244a/244b構造接收不同于第一電壓的信號的第二電壓并且能夠通過第一金屬化(Ml)層級至第八金屬化層級(M4)中的一個或多個中的各個金屬化線和通孔連接到例如Vss，Vdd，I/O或地中的不同的一個。第三端子248a/248b中的每一個能夠在地面與襯底連接，例如開爾文連接。在一些配置中，T2 240還能夠在地面連接到襯底，但不不是開爾文連接，使得在暫態電事件之下，電流主要在T2與Tl之間流動。
[0049]如上文所描述的，第一至第六電浮動金屬層220a至220f能夠有利地允許二極管的相鄰n+區域和P+區域緊密接近，以便得到高的電流和高速度能力，部分地由于在它們之間不具有使少數載流子不得不擴散和/或飄逸的隔離區域。在圖2所示的實施方案中，第一至第六電浮動金屬層220a至220f中的每一個在n+區域和P+區域之間延伸，而基本上不重疊n+區域和P+區域中的任一個。例如，第一電浮動金屬層220a在NW 208s的表面上、第一p+區域212a與第一n+區域216a之間延伸，而基本上不延伸到第一p+區域212a中，也不延伸到第一n+區域216a本身中。在一些實施方案中，電浮動金屬層220a-220f不延伸超過形成有它們的相應的阱區域(NW208a、PW 204,Nff 208b)的耗盡區域。在其它實施方案中，電浮動金屬層220a-220f延伸進入相鄰的n+區域和p+區域，但是不延伸而超過n+區域和p+區域的耗盡區域。在一些實現方案中，電浮動金屬層220a-22f的橫向尺寸具有對應于相應的相鄰n+區域和P+區域之間的距離的橫向尺寸Cl1-Cl6。
[0050]將理解的是，如本文以及說明書通篇所描述的，諸如第一至第六電浮動金屬層220a至220f的浮動金屬結構能夠在包括保護器件200的裝置(例如，主高速接口電路)中其它地方使用形成n-FET(未示出)或p-FET)未示出)的柵堆疊的處理步驟期間同時地形成。因此，在本文所描述的各個實施方案中，浮動金屬層形成在下伏的薄介電物(例如，S12,S1N或高K介電物)上，下伏的薄介電物沉積或生長而在集成電路的其它地方形成n-FET和/或P-FET的柵極介電物(未示出)。因此，雖然在圖中為清晰起見沒有描繪出，浮動金屬層不直接接觸形成它們的阱的下伏表面，而是在垂直向上由薄的介電物介于其間。另外，雖然為清晰起見也沒有示出，側壁間隔件(例如，SiN間隔件)可以形成在浮動金屬層的側壁上而將浮動金屬層隔離而不接觸相鄰的n+區域和P+區域。下伏柵極介電層和側壁間隔件防止在相鄰的η+區域與P+區域之間形成直接的電短接。薄的介電層防止浮動金屬層與下面的阱表面之間的硅化物形成，并且起到將未與任何其它結構電連接的浮動金屬層電隔離的作用。
[0051]因此，浮動金屬層可以與用于形成在集成電路中的其它地方的MOS晶體管的柵堆疊同時形成，并且無需額外的處理步驟。此外，本文所描述的浮動金屬結構有助于將相鄰的二極管隔離以及降低關斷狀態下的泄漏，但是不同于其它隔離結構(例如，STI)，允許在快速暫態應力條件下的更快的響應時間。具有柵堆疊結構的金屬浮動結構哈hi能夠利于相鄰的η+區域與p+區域的自對準摻雜。由于浮動的金屬層與用于集成電路中其它地方的MOS晶體管的柵堆疊同時形成且共用與用于集成電路中其它地方的MOS晶體管的柵堆疊相同的結構，所以本文所描述的保護器件還能夠共用一些額外的處理步驟和結構。例如，典型地在集成電路中的其它地方的MOS晶體管中采用的輕摻雜(LDD)或雙擴散漏極(LDD)(未示出)摻雜結構還能夠用于保護器件。對于短溝道晶體管，LDD或DDD摻雜結構通常實現以減少熱載流子效應的影響，但是還能夠有助于漏極-源極穿通泄漏。然而，因為在圖示的實施方案中熱載流子效應對于將二極管隔離的浮動柵極結構不是問題，優選的是阻斷保護器件的區域中的LDD或DDD摻雜，從而避免穿通效應且允許在高應力操作期間的優良性能。
[0052]當金屬層形成有n-FET的柵極時，能夠使用的材料包括η摻雜半導體，諸如具有約
4.1eV與約4.65eV之間、約4.1eV與約4.4eV之間、或約4.4eV與約4.65eV之間的功函數Φηι,Ν的η摻雜多晶硅或適合的“η型”金屬。當金屬層形成有p-FET的柵極時，能夠使用的材料包括P摻雜半導體，諸如具有約4.65eV與約5.2eV、約4.65eV與約4.9eV或者約4.9eV與約5.2eV之間的功函數P的P摻雜多晶硅或適合的“P型”金屬。
[0053]在本文公開的各個實施方案中，用于圖2中的電浮動金屬層220a_220f的適合的金屬包括例如鋁(Al)，鎢(W)，鈦(Ti)，鉭(Ta)，鉬(Mo)，銣(Ru)，TiN，TaN，TaCN，和TaSixNy,僅列舉了幾個。
[0054]在本文公開的各個實施方案中，可以結合阱和重摻雜區域的摻雜濃度來選擇第一距離至第六距離Cl1-Cl6的尺寸，使得所得到的二極管具有高的電流密度能量，同時具有對穿通效應和帶間隧道的高耐受性。在各個實施例中，第一距離至第六距離d1-d6中的一個或多個或者每一個小于約Ιμπ?、小于約0.5μ??，小于約0.2μ??，在約0.Ιμ??與約0.3μπ?之間，或者在約
0.06μηι與約0.2μηι之間，例如約0.16μηι。
[0055]另外，各個ρ+區域和η+區域可以具有超過約lX1019cm—3、超過約1χ102%Γ3、或者在約lxlO'm—3與約8xl02()cm—3之間，例如約2xl02()cm—3的范圍內的峰值摻雜濃度。另外，各PW和NW以及DNW具有在約1.5xl016cm—3至約7.5xl016cm—3的范圍內，例如約5.0xl016cm—3的峰值摻雜濃度。
[0056]在各個實施方案中，第一金屬化結構230a和第二金屬化結構230b可以各自具有約100歐姆與約1000歐姆之間的電阻。在各個實施例中，第一金屬化結構230a和第二金屬化結構230b可以各自具有低于約100fF、低于約50fF或低于約30fF的凈電容，如下文結合圖4A-4E更詳細說明的。
[0057]將理解的是，圖2示出的高速接口保護器件200關于T2240對稱。也即，器件的左半部和器件的右半部可以具有類似的或者基本上相同的物理特性，使得T2 240和Tl 244a之間的響應特性與T2 240和Tl 244b之間的響應特性基本上相同。這能夠通過例如提供與器件200右側相比的在器件200的左側的特征之間的相似物理特性(例如，摻雜參數和物理尺寸)來實現，例如，在第一端子240的左側的第一NW 208a、第一p+區域212a、第一n+區域216a和第二P+區域212b及其分別對應的特征第二NW 208b、第四P+區域212d、第三n+區域216c和第三P+區域212c。當在保護器件200的左側的一些特征與它們在右側的對應特征電連接而形成例如如上文所述的環形結構時，提供這些布置。然而，在其它實施方案中，高速接口保護器件200可以不對稱，即具有不對稱的且獨立的物理特性。
[0058]下面，將對上述的結構特征進行說明，因為它們與由結構特征形成的有源半導體器件組件(例如，晶體管和二極管)有關。仍參考圖2，高速接口保護器件200的左側包括第一二極管250，其包括第一P+區域212a、第一NW 208a和第一n+區域216a。第一p+區域212a連接到Tl 244a，T1244a能夠充當第一二極管250的陽極，并且第一n+區域216a連接到第一金屬化結構230a，第一金屬化結構230a能夠充當第一二極管250的陰極。保護器件200另外包括第二二極管254，其包括第二 P+區域212b、第一 PW204和第二 n+區域216b。第二 P+區域212b連接到第一金屬化結構230a，第一金屬化結構230a能夠充當第二二極管254的陽極，并且第二n+區域216b連接到T2 240,T2 240能夠充當第二二極管254的陰極。如所配置的，器件200的左側包括第一串聯連接的二極管，包括第一二極管250和第二二極管254，其中Tl 244a和T2240分別充當陽極和陰極。高速接口保護器件200的右側包括經由第二金屬化結構230b與第四二極管262串聯連接的第二串聯連接的二極管，第二串聯連接的二極管包括第三二極管258，第三二極管258包括第三P+區域212c、第一PW 204和第二n+區域216b，第四二極管262包括第四P+區域212d、第二NW 208b和第三n+區域216c。如所配置的，Tl 244b和T2 240分別充當第二串聯連接的二極管的陽極和陰極。
[0059]將理解的是，通過經由第一金屬化結構230a將第一二極管250的陰極和第二二極管254的陽極電短接，第一二極管250和第二二極管254形成串聯連接的PN 二極管，串聯連接的PN二極管完全與低串聯電阻集成，因為第一 n+區域216a和第二 P+區域212b與金屬化結構230a形成歐姆接觸。以此方式連接的PN二極管應區分于不具有電短接金屬化結構的兩個背對背PN結。類似地，第四二極管262的陰極和第三二極管258的陽極經由第二金屬化結構230b彼此電短接，這應區分于不具有電短接金屬化結構的兩個背對背PN結。上述的第一和第二串聯連接的二極管以極低串聯電阻提供了快速保護。然而，串聯連接的二極管不能維持實質上超過飽和當前電壓和電流的電壓和電流，并且甚至在遇到這種狀況時會受到損壞。為在這種狀況下提供進一步的保護，保護器件200另外包括如下文所述的內置硅控整流器器件。
[0060]仍參考圖2，高速接口保護器件200另外包括第一PNP雙極晶體管(BJT)270，其包括配置為發射極的第一P+區域211a、配置為基極的第一NW 208a和DNW 206以及配置為集電極的第一PW 204。高速接口器件200另外包括第一NPN雙極晶體管(BJT)274，其可以是雙向雙極型晶體管，其包括配置為發射極的第二η+區域216b、配置為基極的第一PW 204以及配置為集電極的DNW 206。高速接口器件200另外包括第二PNP雙極型晶體管(BJT)278，其包括配置為發射極的第四P+區域212d、配置為基極的第二NW 208b和DNW 206，以及配置為集電極的第一PW 204。將理解的是，第一PNP BJT 270的集電極連接到第一NPN BJT 274的基極，并且第一NPN BJT 274的集電極轉而連接到第一PNP BJT 270的基極，其效果將在下文結合圖3A進行更詳細說明。類似地，將理解的是，第二PNP BJT278的集電極連接到第一NPN BJT274的基極，并且第一NPN BJT 274的集電極轉而連接到第二PNP BJT 278的基極。高度接口保護器件200另外包括第二NPN雙極型晶體管(BJT)282，其基極連接到第一PNP BJT 270的基極且進一步連接到第一NPN BJT 274的集電極。
[0061]參考圖3A和3B，利用類似于上文結合圖2所描述的保護器件200的高速接口保護器件的等價電路表示來描述高速接口保護器件300a/300b的工作原理。如上文結合圖2所描述的，保護器件300a/300b提供兩個電流分流路徑，第一電流分流路徑通過二極管網絡，第二電流分流路徑通過晶體管網絡。在一些實施方案中，兩個電流路徑能夠配置為使得兩個分流路徑中的一個，例如第一電流分流路徑，在兩個分流路徑中的另一個之前被觸發，并且兩個電流分流路徑中的另一個，例如第二電流路徑，在第一電流分流路徑被觸發之后被觸發，以防止過電流流經第一分流路徑，使得保護器件300a/300b本身具有應對損傷的保護。在下面，首先描述通過二極管網絡的第一電流分流路徑，之后描述通過晶體管網絡的第二電流分流路徑。
[0062]參考圖3A的二極管網絡，第一高電流分流路徑由形成第一串聯連接的二極管的第一二極管350和第二二極管354以及由形成第二串聯連接的二極管的第三二極管358和第四二極管362來提供。第一串聯連接的二極管350/354可以具有約等于第一二極管350和第二二極管354的組合閾值電壓的第一閾值電壓Vthi，并且第二串聯連接的二極管358/362可以具有約等于第三二極管358和第四二極管362的組合閾值電壓的第二閾值電壓VTH2。高速接口保護器件300a可以配置為響應于暫態電事件而提供第一電流分流路徑，暫態電事件誘發第一端子(Tl)344a/344b與第二端子(T2)340之間的電壓差超過特定值。例如，當T2 340連接到I/O時，Τ2 344a/344b能夠連接到Vss或地(例如，襯底)，或者當Τ2 340連接到VSS、VDD或地(例如，襯底)時，Tl能夠連接到I/O，使得暫態電事件能夠誘發T2 340與Tl 344a/344b之間的電壓差超過第一和/或第二串聯連接的二極管的閾值電壓，從而提供通過第一和/或第二串聯連接二極管的低電阻分流路徑。
[0063]參考圖3A的晶體管網絡，第二高電流分流路徑由布置在PNPNP雙極硅整流器(SCR)構造中的第一PNP雙極型晶體管(BJT)370、第一NPN雙向BJT 374和第二PNP BJT 378來提供。
[0064]仍參考圖3A，T1 344a通過第一PNP BJT 370的發射極與PNPNP SCR器件電連接。第一PNP BJT 370的集電極與NPN BJT 374的基極電連接。第一PNP BJT 370進一步包括與雙向NPN BJT 374的集電極/發射極(C/E)電連接的基極。另外，Tl 344b通過第二PNP BJT 378的發射極與PNPNP SCR器件電連接。第二PNP BJT 378的集電極與NPN BJT 374的基極電連接。第二PNP BJT 378進一步包括與NPN BJT 374的C/E電連接的基極。
[0065]在操作中，當暫態電事件誘發大于某觸發電壓Vtr的T2340與T1344a/344b之間的電壓差時，能夠觸發雙極型PNPNP SCR器件。PNPNP器件能夠在任一電壓極性下被觸發，因為第一PNP BJT 370和NPN BJT 374的組合能夠作為配置成由處于第一極性的第一電壓觸發的第一交叉耦合PNPN SCR工作，并且第二PNP BJT 378和NPN BJT 374的組合能夠作為被配置成由處于第二極性的第二電壓觸發的第二交叉耦合PNPN SCR工作。
[0066]在圖示的實施方案中，第一交叉耦合PNPN SCR包括包含第一PNP BJT 370的發射極的第一P區域，包含連接到雙向NPN BJT 374的集電極的第一PNP BJT 370的基極的第一N區域、包含連接到NPN BJT 374的基極的第一PNP BJT 370的集電極的第二P區域，以及包含NPN BJT 374的集電極/發射極(C/E)的第二N區域。在一個方面，第二P區域、第一P區域和第二N區域分別對應于第一PNPN SCR的“柵極”、“陽極”和“陰極”。當正電壓信號相對于第一PNPN SCR的陰極施加到柵極時，第一PNPN SCR能夠接通或“被觸發”。這會發生于例如，當暫態電事件誘發了T2 340相對于Tl 344a的負電壓(或者替選地，Tl 344a上相對于T2 340的正電壓)在絕對值上超過某VTRdt。當這種情況發生時，第一PNP BJT370開始導通。當第一PNP BJT 370開始導通時，其集電極電位被下拉，這又將雙向NPN BJT 374的基極電位下拉。這又導致雙向NPN BJT 374導通。當NPN BJT開始導通時，其集電極電位被上拉，這又將第一PNP BJT370的基極電位上拉。通過這種方式，可以存在加強第一PNP BJT 370和雙向NPNBJT 374的導通狀態的正反饋。第二交叉耦合PNPN SCR能夠以類似方式工作，并且能夠由Tl344b上相對于T2 340的正電壓或者T2上相對于Tl 344b的負電壓在絕對值上超過某Vtr2來觸發，第二交叉耦合PNPN SCR包括包含第二PNP BJT 378的發射極的第一P區域、包含連接到雙向NPN BJT 374的集電極/發射極(C/E)的第二PNP BJT 378的基極的第一N區域、包含連接到雙向NPN BJT 374的基極的第二PNP BJT 378的集電極的第二P區域以及包含連接到第二PNP BJT 378的基極的NPN BJT 374的集電極/發射極(C/E)的第二N區域。
[0067]一旦PNPNP SCR器件如上所述被觸發且進入低阻抗狀態，則其能夠由形成在第一和第二PNP BJT 370和378中的一個與雙向NPN BJT 374之間的反饋環來維持，即使T2 340和Tl 344a/344b兩端的絕對電壓隨后落到正觸發電壓Vtri以下。
[0068]如上所述，保護器件300a能夠提供兩個電流路徑，通過第一和/或第二串聯連接的二極管的第一分流路徑以及通過第一和/或第二PNPN SCR的第二分流路徑，其中每個分流路徑能夠由T2 340與Tl 344a/344b之間的電壓信號來觸發。取決于相對激活電壓(串聯連接的二極管的Vthi或Vth2或者SCR的Vtri或Vtr2)，一個路徑能夠在另一路徑之前被激活。在一些實施方案中，串聯連接的二極管的Vth低于SCR的VTR，使得第一路徑能夠在第二路徑之前被激活。隨后，第二路徑能夠被激活以保護第二路徑中的部件(例如，二極管)免遭破壞。在其它實施方案中，串聯連接的二極管的Vth高于SCR的VTR，使得第二路徑能夠在第一路徑之前被激活。在各個實施方案中，串聯連接的二極管的Vthi和Vth2能夠在約0.5V與約1.4V之間、約0.6V與約1.2V之間的范圍內，例如約0.8V。在各個實施方案中，SCR的V?和Vtr2可以在大約0.3V與約3.0V之間、約0.5V與約2.0V之間的范圍內，例如約1.0V。
[0069]圖3B示出了圖3A的等價電路，其中二極管網絡由電容器網絡來表示。在操作中，串聯連接的第一二極管350和第二二極管354能夠分別表示為串聯連接的第一電容器380和第二電容器384，并且串聯連接的第三二極管358和第四二極管362能夠分別表示為串聯連接的第三電容器388和第四電容器392。對于圖3A/3B的T2 340與Tl 344a/344b之間的相當的電壓，與圖1的第一端子124和第二端子128a/128b之間的電壓相比，能夠大幅降低凈電容，如下文將描述的。
[0070]將理解的是，上文參考圖3A/3B所描述的高速接口保護器件300a/300b可以具有在不同構造中電連接的T2 340,Tl 344a/344b。在一些實現方式中，例如，T2 340連接到1/0，而Tl 344a和Tl 344b中的每一個都連接到Vss。在其它實現方式中，例如，T2 340連接到VDD，而Tl 344a和Tl 344b中的每一個都連接到I/O。
[0071]發明人已經發現，本文所描述的高速接口保護器件，例如，器件300a/300b，有益地展現出T2 340與Tl 344a/344b之間的相對低的凈電容，以及凈電容的相對高的線性度，如圖3C所示的。根據本文公開的各個實施方案，在例如I/O端子與地之間測得的凈電容值，當在零電壓下測量時，小于100fF，小于50fF，或小于30fF。
[0072]另外，如圖3C所示，凈電容證實了關于電壓的極小變化，這與距零伏或零伏附近的初始凈電容的偏差的大小的變化有關。例如，返回參考圖3A/3B，在T2 340連接到I/0的情況下，凈電容398可以隨著升高的1-地電壓而減小，而當Tl 344a/344b連接到I/O時，凈電容396會隨著升高的1-地電壓而增加。當Tl連接到1時，T2也能夠連接到功率高(Vdd)電源，如下文將描述的。在任一構造(圖3A或圖3B)中，相對于初始凈電容的偏差保持相對較小。此夕卜，在諸如圖3A/3B的器件300a/300b的兩個器件以反并聯構造連接的構造中，相對于兩個器件中的一個器件的初始凈電容的第一偏差可以在工作電壓內補償相對于兩個器件中的另一器件的初始凈電容的第二偏差，導致凈線性化效應，由此處于反并聯構造的兩個器件的凈偏差相對于單獨考慮的單個器件的第一偏差和第二偏差較小。下面，參考圖4A-4E，描述了使能具有這種低的凈電容和凈電容的高線性度的金屬化結構。
[0073]圖4A-4D示出了高速接口保護器件200，類似于上文結合圖2所描述的器件，給出了金屬化結構的詳細視圖，金屬化結構使能具有低(小于I歐姆)等價串聯電阻(ESR)、極低(小于50fF)凈電容以及凈電容的極高線性度(距初始凈電容小于10%的偏差)，導致適合于高速RF應用的最小RC延時。在圖示的實施方案中，這種電性能結果是通過金屬化結構的橫向/水平工藝體系結構特征的組合來實現的，金屬化結構包括多個低電阻金屬指形件，減小形成用于保護器件的至少一個端子(例如，Tl，T2)的金屬化結構的阻力，同時通過最大化相鄰金屬化結構之間的間距來最小化寄生凈電容。下面，圖4Α以及圖4B-4D分別表示根據實施方案的高速接口保護器件200的平面圖和各個剖視圖。將理解的是，雖然金屬化結構的結構特征在本文結合類似于上文結合圖2所描述的器件的器件200進行了說明，但是圖示的金屬化結構的構思能夠應用于本文公開的任何實施方案。
[0074]參考圖4A-4D，器件200的金屬化工藝體系結構包括第一 (Ml)至第八(M8)金屬化層級404(M1)、408(M2)、412(M3)、416(M4)、420(M5)、424(M6)、428(M7)和432(M8)。如本文所使用的，金屬化層級包括橫向延伸的由例如Cu、Al、W、Si等導電材料形成的導電結構，僅列舉了幾個，例如，金屬線，利用使用光刻掩膜圖案化的導電結構，并且還包括豎直延伸的導電結構，諸如由諸如例如Cu、Al、W、Si等導電材料形成的通孔或觸頭，僅列舉了幾個，這些導電結構緊鄰地位于橫向延伸的導電結構的下方。因此，第一金屬化層級(Ml)404包括在襯底303上方的最低層級金屬線以及制作到位于PW或NW內的η+或p+區域的通孔或觸頭(例如，自對準硅化物或“硅化”觸頭)。類似地，M2 408包括位于Ml 404上方的下一較高層級的金屬線以及制作到Ml 404的通孔或觸頭。M3 412至Μ8 432類似地定義為包含橫向線以及位于它們下方的豎直連接。
[0075]在圖4Α中，為清晰的目的，僅示出了上文結合圖2所描述的一些半導體區域。器件200包括配置為橫向上包圍且圍繞地平面電阻間隙的連續的矩形環形結構的PW 234，地平面電阻間隙又包圍且圍繞包含了上文結合圖2所描述的串聯連接的二極管和內置SCR器件的有源區域。如本文所描述的，有源區域由構建了有源器件的襯底的區域來限定，該區域能夠由有源區域限定的隔離區域來定界，例如諸如淺溝槽隔離(STI)的介電隔離區域。在圖示的實施方案中，有源區域由在X方向上的隔離238a和238b(圖4B)、y方向上隔離238e與238f之間(圖4C)以及y方向上隔離238i與238j之間(圖4D)來限定。所有的隔離能夠在由PW 234包含的環中彼此連接。而且在橫向上由PW 234包圍的是深N阱(DNW)206以及NW208。在圖示的實施方案中，NW 208配置為矩形環形結構并且在橫向上圍繞且包圍PW 204(圖4A-4D)。然而，實施方案不限于此。涉及上文結合圖2所描述的實施方案，圖2的器件200的第一NW 208a和第二NW 208b對應于NW 208的環形結構在X方向上的相對側。類似地，第二PW 234a和第三Pff 234b對應于配置為矩形環形結構的圖4A的PW 234的X方向上的相對側。
[0076]參考圖4A-4D，器件200包括第一端子Tl(對應于圖2的第一端子244a/244b)，其包括形成在Ml 404和M2 408中且在有源區域中沿z方向延伸的多個(圖示了兩個)橫向捆扎的指形件244a’和244b’。捆扎的指形件244a’/244b’在捆扎區域中連接到形成在M3 412至M8432中的上方金屬化結構(圖4C和圖4D)。器件200另外包括第二端子T2(對應圖2的第二端子240)，其包括形成在Ml 303和M2 408中的一個或多個指形件240’(示出了一個)，這些指形件橫向上介于第一和第二金屬化結構230a與230b之間以及圖1的兩個指形件244a’與244b’之間J2的指形件240 ’豎直地連接到位于有源區域正上方的、形成在M3 412至118 432中的上方金屬化結構(參考圖4B) ο指形件240，、244a，和244b，中的每一個具有在約Iym與約1ym之間、約2.5μπι與約7.5μπι之間，例如約5μπι的在χ方向上的寬度。器件200另外包括配置為在橫向上包圍且圍繞地平面電阻間隙的連續矩形環形結構的襯底-地平面金屬化248，該襯底-地平面金屬化248又包圍且圍繞有源區域。
[0077]圖4B-4D分別示出了器件200的穿過在ζ方向上觀察到的有源區域的χ方向上制作的剖面圖，穿過在χ方向上觀察到的η+區域216b的y方向上制作的剖面圖以及穿過在χ方向上觀察到的P+區域212a的y方向上的剖面圖。在圖示的實施方案中，金屬化結構230a和230b能夠通過到相應的η+區域和p+區域的自對準硅化(硅化)觸頭唯一地形成在Ml 404中，使得串聯連接的二極管的串聯電阻最小化。形成在Ml 404和M2 408中的Tl 244a’和244b’的指形件是細長的且在有源區域上方沿ζ方向延伸，橫向地捆扎在Ml 404和M2 408中，并且豎直地連接到有源區域之外的較高級金屬M3 412至M8 432，例如在隔離238f/238i上方(圖4C和圖4D)。該工藝體系結構允許形成在Ml 404和M2 408中的T2的指形件240’利用較高層級金屬M3 412至M8 432豎直地連接在兩個Tl指形件之間以及經其取路離開(圖4B和圖4C)，T2的指形件240’也是細長的且在有源區域內沿ζ方向延伸。圖示的工藝體系結構有益地允許源自由圖4C所示的金屬線的寄生電容的最小化，將Tl指形件244a’/244b’和T2指形件240’限制到最低金屬化層級(Ml 404和M2 408)，以及最小化Tl指形件244a’/244b’與T2指形件240’之間的距離，該距離由Tl指形件244a’/244b’與T2指形件240’的捆扎區域(隔離238f?上方的結構)之間的間隙LI來限定。間距可以是保持在2μπι以下、Ιμπ?以下或0.5μπι以下，例如是約0.4μπι的LI。同時，上方金屬化結構(M3 412-Μ8 432)之間的最小距離L2實質上較大，例如，比LI至少大2χ，比LI至少大5χ，或者比LI至少大1x。該工藝體系結構最小化總的凈寄生電容，因為金屬線的高度隨著增加的金屬化層級而增加，并且如圖所示，上方金屬化層級間隔開L2，使得它們對凈電容的貢獻最小化。同時，具有多個指形件Tl，例如，244a’和244b’，得到較低的電阻。作為凈結果，顯著降低了總的RC延時，導致高速保護器件的快速響應。
[0078]圖4A-4D所示的構思能夠延伸到具有額外的阱區域和額外的Tl和T2兩者指形件的器件，其可以包括作為上文結合圖4A-4D所描述的串聯連接二極管的部分的額外二極管。該構思圖示在圖4E中，其中具有“主要”符號的相似標記指代相對于圖4A-4D的類似部件。圖4E示出了器件200’，其類似于圖4A-4D的器件200，除了不使用由NW 208a和NW 208b橫向地圍繞的一個PW 204(圖4B)之外，在NW 208a的在χ方向上的左側可以存在額外的交替PW和NW，以及在NW 208b的χ方向上的右側的交替的PW和NW，使得形成適合數量的二極管以及TI (示出了 5個)以及T2(示出了 4個)指形件，其中T2和Tl的指形件以類似于上文結合圖4A-4D所描述的方式進行捆扎。這些類型的器件在下面結合圖17和圖18Α/18Β進行圖示說明。
[0079]圖5是根據一些實施方案的從類似于結合圖2所圖示的器件的高速接口保護器件測得的DC電流-電壓(IV)特性的曲線圖500JC IV特性504、508和512分別對應于在25°C、85°C和1250C下測得的DC IV特性。將理解的是，如圖所示，在對應于上文結合圖2所描述的串聯連接的二極管上的反向偏壓的約+4V的工作條件下，在第二端子(T2)例如在1與第一端子(Tl)例如在Vss之間測得的泄漏電流在測量溫度下保持在50nA以下。另一方面，在負電壓以下的電流快速升至相對低電壓(例如，小于約-1.5V)下的十微安，從而使得實現串聯連接的二極管的正向偏壓下的高電流能力。
[0080]圖6A和圖6B是根據一些實施方案的繪制來自與圖2的器件200類似的反向偏壓的高速接口保護器件的分別在25°C和125°C下測得的傳輸線脈沖(TLP)電流-電壓(IV)特性604和654的曲線圖600和650。利用具有300ps上升時間和10ns脈沖寬度的脈沖來誘發并且在第二端子(T2)與第一端子(Tl)之間的正電壓下測量TLP IV特性604和654。將理解的是，在TLP脈沖條件下的測試使能實現例如在反向偏壓下、在非脈沖條件下不可能實現的高電壓條件下器件的擊穿特性的測量。這是因為，在非脈沖條件下，在高電壓條件下流動的電流可以足夠高而破壞器件。通過確保在TLP脈沖條件下器件的反向偏壓擊穿電壓充分高于正常工作電壓，設計者能夠置入保護裕度。如圖所示，脈沖IV特性604和654指示在溫度25°C和125°C下器件的反向偏壓擊穿電壓超過15V。[0081 ] 仍參考圖6A和圖6B，曲線圖600和650另外地繪制了在2.5V下分別在25°C和125°C下測得的DC泄漏電流-電壓(IV)特性608和658。在器件經受了上述的傳輸線脈沖(TLP)條件之后測量泄漏IV特性608和658。將理解的是，在TLP應力之后監視的泄漏IV特性608和658指示器件沒有被TLP應力破壞。泄漏電流的相對快速的變化可以是器件已經在之前記錄的TLP脈沖下達到最大可維持電流能力的征兆。在圖6A和圖6B所示的測量中，觀察到在反向偏壓下的最大可維持電流約為50mA。
[0082]圖7A和圖7B是根據一些實施方案的在與上文結合圖6A和圖6B所描述的類似條件下來自與上文結合圖2所描述的器件200類似的正向偏壓高速接口保護器件的繪制分別在25°C和125°C下測得的傳輸線脈沖(TLP)電流-電壓(IV)特性704和754的曲線圖700和750。TLP IV特性704和754是利用具有與用來測量圖6A和圖6B的TLP IV特性相似的上升時間和脈沖寬度(300ps的上升時間和10ns的脈沖寬度)的脈沖但是在相反極性(第一端子(Tl)與第二端子(T2)之間的正電壓)下測量的。在正向偏壓條件下的圖示的TLP IV特性證實了器件的高電流能力。如圖所示，器件展現出約1.3A或更高的電流處理能力，這是在集成電路層級上以2，000V的人體模型應力條件的行業標準為基準的典型的電流處理能力級。
[0083]仍參考圖7A和圖7B，曲線圖700和750另外繪制了在2.5V下分別在25°C和125°C下測得的DC泄漏電流-電壓(IV)特性708和758 AC泄漏IV特性708和758是在器件經受上述的傳輸線脈沖(TLP)條件之后測量的。在TLP應力之后監視的DC泄漏IV特性708和758指示，器件尚未被TLP應力破壞。泄漏電流的相對快速的變化可以是器件已經在先前記錄的TLP脈沖下達到最大可維持電流能力的征兆。證實在正向偏壓下的最大可維持電流約為1.3A。
[0084]圖8是根據一些實施方案的從與圖2所示的器件類似的高速接口保護器件測得的響應于電壓脈沖而測得的電壓-時間曲線圖800。特別地，曲線圖800示出了在約IA的電流級別下隨時間變化的暫態電壓響應。如圖所示，演示了在達到約3V的平穩狀態時的相對低的電壓過沖(〈3.3V)以及相對快的響應(〈1ns)，而經受了等同的IA應力電流導通，這等價于I，000V以上的人體模型應力電壓電平。該測量證實了器件的快速恢復，一個在先進工藝技術中尤其期望而允許對于諸如輸入接口處的薄柵極氧化物的敏感元件的有效電壓箝位和過應力保護的特性。
[0085]圖9是根據實施方案的示出從與圖2所示的器件200類似的高速接口保護器件測得的電容-電壓曲線圖900的曲線圖。如圖所示，在T2與Tl之間測得的電容曲線904具有早-
1.0V至約+5V的測量電壓范圍內保持在約21 fF以下的電容值。將理解的是，對于高速接口應用，諸如高速時鐘與高速模數轉換器(ADC)，電容的演示值在期望的范圍內，該期望范圍可以是例如對于在lOGB/sec下工作的高數據率通信系統為亞50fF。特別地，曲線圖900圖示出，在約O和3.4V內，其可以對應于28nm技術節點的大信號操作范圍，在約13fF與約17fF之間的測量電容值范圍。
[0086]圖10和圖11是示出了保護器件1000A和1000B的電路示意圖，其代表了本文所描述的高速接口保護器件的示例性的實現方式。保護器件1000A和1000B圖示為兩個實施例，其中高速接口保護器件的實施方案在共模1操作下實現。在保護器件1000A和1000B中的每一個中，接口 1電路1024和電源箝位電路1028并聯地連接在高電壓側1016與低電壓側1020之間。在保護器件1000A和1000B中的每一個中，1 1012提供了用于提供1 1012與高電壓側1016(其可以為例如VDD)之間的升壓保護的共同DC電壓，以及用于提供1 1012與低電壓側1020(其可以為例如VSS)之間的降壓保護。在器件100A和100B中的每一個中，1 1012與低電壓側1020之間的降壓保護由高速接口保護器件1004來提供，其類似于上文結合圖2所描述的器件200的等價電路，包括串聯連接的二極管和內置SCR器件。高速接口保護器件1004與圖2的器件200之間的相似標記指示在相似情形下類似工作的對應的部件。
[0087]在圖10的器件1000A中，高電壓側1016與1 1012之間的升壓保護也由保護器件1008來提供，保護器件1008包括串聯連接的二極管和內置SCR器件，類似于器件1004，其中具有主要符號的相似標記指代與在類似情形下類似地工作的器件1004的那些部件對應的部件。因此，在圖10的器件1000A中，在類似條件下觸發升壓保護和降壓保護。相反，在圖11的器件1000B中，高電壓側1016與1 1012之間的升壓保護由耐高電壓二極管觸發的SCR器件1050來提供，其包括布置為SCR器件的雙極結型晶體管1054和1062，SCR器件配置為由二極管1062來觸發。在圖11的器件1000B中，在與降壓保護不同的條件下觸發升壓保護。
[0088]除了器件1000A和1000B的圖示的實施方案之外，其它實現方式是可能的。例如，在一些實現方式中，類似于1004的兩個保護器件能夠以反并聯構造來提供。在與圖11有關的其它實現方式中，保護器件1004和1050的位置可以交換。另外，可以包含其它器件來替代圖11中的SCR器件1050，例如，由圖18B的等價電路圖所表示的器件，使得得到的實現方式由下文論述的圖18C的等價電路圖來示出。
[0089]在下面，關于圖12-18B，示出了保護接口保護器件的替選實施方案。在這些實施方案中，省略了具有圖2中類似特征的一些特性的描述，例如具有相同附圖標記的特征。
[0090]參考圖12，高速接口保護器件1200包括半導體襯底1202，例如，P型半導體襯底，其中形成有第一 P阱(PW)1204以及鄰近第一 P阱1204的每一側的第一 N阱(NW)1208a和第二 N阱(NW)1208b。類似圖2的器件，器件1200包括布置在如上文結合圖2所描述的P阱和N阱中的與第一至第三重摻雜η型(n+)區域216a-216c交替的第一至第四重摻雜P型區域(p+)212a-212d。然而，不同于圖2的器件，器件1200另外包括分別形成在第一 p+區域212a與第一 η+區域216a之間、第一η+區域216a與第二ρ+區域212b之間、第二ρ+區域212b與第二η+區域216b之間、第二 η+區域216b與第三p+區域212c之間、第三p+區域212c與第三η+區域216c之間以及第三η+區域216c與第四ρ+區域212d之間的第一至第六介電隔離1238a，1238b，1238c，1238d，1238e和1238f，例如淺溝槽隔離。也即，相反極性的重摻雜區域由隔離物介于其間。因此，省去了電浮動金屬層(圖2中的220a至220f)。如上文結合圖1所描述的，隔離區域能夠使得η+區域和ρ+區域相對緊靠近從而與不具有隔離區域的二極管相比，在二極管中提供高的電流密度以及抑制穿通和帶間隧道。雖然在圖示的實施方案中所有相鄰的重摻雜區域由隔離區域介于其間，但是將理解，第一至第六重摻雜區域間隔離1238a-1238f中的一個或多個能夠省去，并且在省去的情況下，浮動金屬層可以形成在對應的相鄰重摻雜區域之間，例如與上文結合圖2所描述的浮動金屬層220a至220f類似。發明人發現，器件1200能夠提供與圖2的器件200相比而言串聯連接二極管的較高的閾值電壓和/或內置SCR器件的較高的觸發電壓，以及較低的泄漏，至少部分是由于在相鄰的重摻雜區域之間存在一個或多個隔離物。
[0091]參考圖13，高速接口保護器件1300包括半導體襯底1302，其中形成有第一P阱(PW)1304、第一 N阱(NW)1308a和第二 N阱(NW)1308b。相對于圖2的器件，第一 PW 1304中的重摻雜區域212a-212d和216a-216c中的每一個以及第二 NW的1312a和1312b由相反類型的重摻雜區域1316a-1316d和1312a-1312c替代。器件1300包括在第一 NW 1308a中的相對于圖2的器件200的相應的重摻雜區域212a和216a處于交換后位置的第一重摻雜ρ型區域(ρ+) 1312a和第一重摻雜η型(n+)區域1316a。在第一PW 204中，第二重摻雜ρ區域(p+) 1312b介于第二重摻雜n(n+)區域1316b與第三重摻雜η型(n+)區域1316c之間，其摻雜類型與圖2的器件200的類似定位的重摻雜區域的相反。類似地，在第二NW 1308b中，布置有第三重摻雜ρ型區域(P+ )1312c和第四重摻雜η型(n+)區域1316d，處于相對于圖2的器件200的相應的重摻雜區域的交換后位置。
[0092]在器件1300中，不同于圖2的器件以及類似于圖12的器件，器件1300包括分別形成在第一 P+區域1312a與第二 η+區域1316b之間以及在第三η+區域1316c與第三ρ+區域1312c之間的第一和第二介電隔離物1338a和1338b，例如STI。這些隔離物1338a和1338b形成在重摻雜區域之間且在η阱和ρ阱(NW和PW)的結合處。第一至第四電浮動金屬層1320a、1320b、1320(:和1320(1形成在第一η+區域1316a與第一ρ+區域1312a之間、第二 η+區域1316b與第二ρ+區域1312b之間、第二 ρ+區域1312b與第三η+區域1316c之間以及第三ρ+區域1312c與第四η+區域1316d之間。
[0093]仍參考圖13，不同于圖2的器件，在器件1300中，相鄰二極管的重摻雜區域不在它們之間形成直接的電短接。相反，第一 η+區域1316a、第二 ρ+區域1312b和第四η+區域1316d由金屬化結構(例如，Ml和M2中的)電短接，并且在一些實施方案中，電浮動。第一和第三ρ+區域1312a和1312c各自連接到第一端子Tl，第二和第三η+區域1316b和1316c各自連接到第二端子T2。發明人發現，與圖2的器件200相比，器件1300可以具有串聯連接二極管的相對較高的反向偏壓擊穿電壓以及內置SCR器件的相對較低的暫態過沖，類似于上文結合圖2所描述的，至少部分是由于存在重摻雜區域間隔離，以及電連接。
[0094]參考圖14，高速接口保護器件1400包括半導體襯底1402，其中形成有第一P阱(PW)1404、第一 N阱(NW) 1408a和第二 N阱(NW) 1408b。器件1400類似于圖2的器件200，除了圖2的電浮動金屬層220c從第一 NW 1408a與第一 PW 1404之間的結區域的表面省去以及圖2的電浮動金屬層220e從第一 PW 1404與第二 NW 1408b之間的結區域的表面省去。發明人已經發現，雖然器件1400不具有圖2的電浮動金屬層220c和220e并且不具有圖12的介電隔離物1238b和1238e，但是當保持得充分低時NW 1408a,Pff 1404和NW 1408的摻雜濃度能夠提供可接受的隔離級別，尤其當金屬化結構230a和230b的阻抗充分低時。
[0095]參考圖15，高速接口保護器件1500包括半導體襯底1502，其中形成有第一P阱(PW)1504、第一 N阱(NW) 1508a和第二 N阱(NW) 1508b。器件1500類似于圖2的器件200，除了形成在第一NW 1508a中的第一重摻雜η型(n+)區域1516a橫向地延伸到第一PW 1504中，從而遍歷形成在第一 NW 1508a與第一 PW 1504之間的結。類似地，形成在第二 NW1508b中的第三重摻雜η型(n+)區域1516c橫向地延伸到第一PW 1504中，從而遍歷形成在第二 NW 1508b與第一Pff 1504之間的結。在一些實施方案中，第一和第三η+區域1516a和1516c中的一個或兩個分別與第二和第三P+區域212b和212c直接接觸，從而在它們之間形成電短接。將理解的是，雖然第一 η+區域1516a和第二 ρ+區域212b是半導體區域，但是因為兩個區域重摻雜且接觸，所以基本上沒有PN結效應，并且得到的結構用來形成它們之間的電短接。類似地，第三n_區域1516c和第三ρ+區域212c起到在它們之間形成電短接的作用。相應地，從ρ+區域和n+區域橫向地接觸的表面上省去電浮動金屬層，同樣省去隔離物，以及還省去上述實施方案的金屬化短接結構。發明人發現，與圖2的器件200相比，器件1500，至少部分地由于接觸的η+區域和P+區域，能夠有益地提供串聯連接二極管的較低的閾值電壓以及內置SCR器件的較低觸發電壓，以及較低的暫態過沖和較低的泄漏電流。
[0096]參考圖16，高速接口保護器件1600包括半導體襯底1602，其中形成有第一P阱(PW)1604、第一 N阱(NW)1608a和第二 N阱(NW)1608b。不同于圖2的器件，深N阱1606形成了橫向地圍繞第一 NW 1608a、PW1604和第二 NW 1608b且接觸第一和第二 NW 1608a和1608b的外側的筒狀物。第一至第四重摻雜n(n+)區域1616a-1616d以及第一至第三重摻雜p(p+)區域1612a-1612c的摻雜類型相對于圖2的處于相同位置的重摻雜區域反向，并且與上文結合圖13所描述的器件1300類似。第一至第六電浮動金屬層1620a-1620f分別形成在第一 η+區域1616a與第一ρ+區域1612a之間、第二η+區域1616b與第二η+區域1612b之間、第一ρ+區域1612a與第二η+區域1616b之間、第二ρ+區域1612b與第三η+區域1616c之間、第三η+區域1616c與第三ρ+區域1612c之間以及第三ρ+區域1612c與第四η+區域1616d之間。
[0097]仍參考圖16，器件1600另外包括第三N阱(NW) 1636a，其中形成有第五重摻雜η型(η+ )區域1616e，第三N阱(爾)1636&介于第二？阱(？1)234&與第一爾1608a之間。在一些實施方案中，第三N阱(NW)1636a接觸第二P阱(PW)234a且在它們之間形成結。器件1600另外包括第四N阱(NW) 1636b，其中形成有電流重摻雜η型(n+)區域1616f，第四N阱(NW) 1636b介于第三P阱(PW)234b與第二NW 1608b之間。在一些實施方案中，第四N阱(NW)1636b接觸第三P阱(PW)234b且在它們之間形成結。第一至第四隔離1638a，1638b，1638c和1638d分別形成在第一η+區域1616a與第五η+區域1616e之間、第四η+區域1616d與第六η+區域1616f之間、第五重摻雜P型(P+)區域212e與第五η+區域1616e之間以及第五重摻雜ρ型(ρ+)區域212f與第六η+區域1616f之間。
[0098]不同于不橫向地延伸超過第一和第二 NW 1308a和1308b的圖13的器件的深N阱(DNW)206，圖16的器件的深N阱(DNW) 1606接觸第一PW 1604以及第一和第二NW 1608a和1608b中的每一個的底邊界，并且橫向地延伸超過第一和第二 NW 1608a和1608b。在圖示的實施方案中，深N阱(DNW) 1606通過接觸第一和第二NW 1608a和1608b的外豎直橫向邊界而圍繞第一和第二 NW 1608a，1608b ANW 1606進一步延伸以至少部分地接觸第三和第四NW1636a和1636b的底邊界。
[0099]仍參考圖16，類似于圖13的器件，第一 η+區域1616a、第二 ρ+區域1612b和第四η+區域1616d電短接，并且在一些實施方案中是電浮動。而且，類似于圖13的器件，第一和第三ρ+區域1612a和1612c各自連接到第一端子Tl，并且第二和第三η+區域1616b和1616c各自連接到第二端子T2。另外，第五和第六η+區域1616e和1616f電短接，例如形成環，并且在一些實施方案中，電浮動。發明人發現，與圖2的器件200相比，器件1600能夠有益地提供在暫態應力條件期間對于較低的電壓箝位能力具有較低導通態電阻和較快觸發速度的嵌入式PNPNSCR。這些器件響應對于具有帶低輸入電阻的接口銷的器件是期望的，以及用于保護在這些器件中的敏感電路元件，諸如輸入柵。
[0100]根據各個實施方案，可以通過包含額外的串聯的二極管以及其他來進一步設計包括上述的串聯連接的二極管的閾值電壓和雙向晶體管的觸發電壓的操作參數。返回圖2，例如，器件200包括:第一串聯連接的二極管，其包括兩個串聯的二極管，即第一和第二二極管250、254(圖3A中的350、354，表示為圖3B的第一和第二電容器380，384)，以及第二串聯連接的二極管，其包括兩個串聯的二極管，即，第三和第四二極管258，262(圖3A中的358，362，表示為圖3B的第三和第四電容器388，392)。可以包含額外的二極管作為串聯連接的二極管的部分，如下文結合圖17和圖18所描述的。
[0101]參考圖17，高速接口保護器件1700包括半導體襯底1702，其中形成有第一P阱(PW)1704、第一 N阱(NW) 1708a和第二 N阱(NW) 1708b。類似圖2的器件，器件1700包括布置在P阱1704以及N阱1708a，1708b中的第一至第四重摻雜ρ型區域(p+)212a-212d以及第一至第三重摻雜η型(n+)區域216a-216c，如上文結合圖2所描述的。
[0102]如此配置，類似于圖2的器件，在圖17的左側，器件1700包括第一串聯連接的二極管，其包含第一和第二二極管(表示為電容器)1780和1784，其中連接到第二端子(T2)1740的第二 n+區域216b充當陰極，第一串聯連接的二極管經由第一金屬化結構1730a串聯地連接。類似地，在圖17的右側，器件1700包括第二串聯連接的二極管，其包括類似形成和連接的第三和第四二極管(表示為電容器)1788和1792。
[0103]不同于圖2的保護器件200，器件1700的每一側均包括與第一和第二串聯連接二極管串聯連接的兩個附加二極管。也即，在左側的第五和第七二極管/電容器1760a和1768以及在右側的第六和第八二極管/電容器1764和1772，它們進一步分別與第一和第二串聯連接的二極管串聯地連接。附加二極管形成在分別形成于第一 NW 1708a和第二 NW 1708b的外側的第二 PW 1742a和第三PW 1742b中以及分別形成于第二 PW 1742a和第三PW1742b的外側的第三NW 1738a和第四NW 1738b中。附加二極管進一步包括各自形成在第二PW 1742a中的第七P+區域1716a和第四η+區域1712a中、各自形成在第三PW 1742b中的第八ρ+區域1716b和第五η+區域1712b中、各自形成在第三NW 1738a中的第九ρ+區域1716c和第六η+區域1712c中以及各自形成在第四NW 1738b中的第十ρ+區域1716d和第七η+區域1712d中。
[0104]不同于圖2的保護器件200，第九和第十ρ+區域1716c和1716d中的每一個均充當第一和第二串聯連接二極管的總陽極且分別連接到第一端子(Tl)1744a和1744b。因此，在左偵U，第一串聯連接的二極管/電容器包括第七二極管/電容器1768、第五二極管/電容器1760、第一二極管/電容器1780和第二二極管/電容器1784，其中相鄰的電容器通過第一金屬化結構1730a，第二金屬化結構1730b和第三金屬化結構1730c串聯地電連接，其中第九ρ+區域1716c充當連接到Tl 1744a的總陽極，并且第二 η+區域216b充當連接到T2 1740的總陰極。類似地，在右側，第二串聯連接的二極管/電容器包括第八二極管/電容器1772、第六二極管/電容器1764、第三二極管/電容器1788以及第四二極管/電容器1792，其中相鄰的電容器通過第四、第五和第六金屬化結構1730d、1730e和1730f串聯地電連接，其中第十ρ+區域1716d充當連接到Tl 1744b的總陽極，第二η+區域216b充當連接到T2 1740的總陰極。
[0105]另外，類似圖2的器件200，在串聯連接二極管的相鄰的重摻雜區域之間，形成有電浮動金屬層，其包括第一至第六電浮動金屬層220a至220f，第七至第十電浮動金屬層1720a至1720d以及第^^一至第十四電浮動金屬層1720e至1720h。
[0106]參考圖18A，高速接口保護器件1800包括半導體襯底1802，其中形成有第一P阱(PW) 1804、第一N阱(NW) 1808a和第二N阱(NW) 1808b。不同于圖2的器件，第一和第二NW1808a和1808b中沒有形成重摻雜區域。器件1800另外包括分別形成在第一和第二 NW 1808a和1808b的外側的第二和第三PW 1812a和1812b;分別形成在第二和第三PW 1812a和1812b的外側的第三和第四NW 1808c和1808d;分別形成在第三和第四NW 1808c和1808d的外側的第四和第五PW 1812c和1812d，分別形成在第四和第五PW 1812c和1812d的外側的第五和第六NW 1808e和1808f、分別形成在第五和第六NW 1808e和1808f的外側的第六和第七PW1812e和1812f。因此，器件1800包括在χ方向上與N阱交替的多個P阱。與形成在每個NW的外側的PW的寬度相比，第一至第六NW 1808a-1808e中的每一個的寬度窄很多，例如，小于50%，并且分別在其表面上形成了電浮動層1820f、18201、1820d、1820k、1820b和1820m。
[0107]類似于圖2的器件，第一 PW 1804中形成有與中間的η+區域1816d隔開的兩個ρ+區域1812d和1812e以及在ρ+區域1812d與η+區域1816d之間以及η+區域1816d和ρ+區域1812e之間的PW 1804的表面上的電浮動金屬層1820g和1820h。第二至第七PW 1812a_1812f中的每一個中均形成有由η+區域分開的ρ+區域并且具有形成在中間區域的表面上的電浮動層。如圖所示，電浮動層1820a, 1820c，1820e，1820 j，18201和1820η形成在第二至第七PW1812a-1812f的相應的ρ+區域與η+區域之間。在器件1800的左側，η+區域1816a和ρ+區域1812b由第一金屬化結構1830a電短接，并且η+區域1816c和ρ+區域1812c由第二金屬化結構1830b電短接，從而提供二極管之間的串聯連接，方式類似于結合圖2所描述的。類似地，在器件1800的右半部，ρ+區域1812f和η+區域1816f由第三金屬化結構1830c電短接，并且ρ+區域1812g和η+區域1816g由第四金屬化結構1830d電短接，從而提供二極管之間的串聯連接，方式類似于結合圖2所描述的。
[0108]器件1800另外包括第七NW 1838a和第八NW 1838b，它們分別在第六PW 1812e和第七PW 1812f的外側且由天然η型區域N-NTH和隔離物1738a和1738b分開。DNW 1804橫向地延伸以接觸第一至第六NW1808a-1808e以及第一至第七PW 1804和1812a_1812f中的每一個且與其重疊，并且至少部分地接觸第七NW 1838a和第八NW 1838b中的每個且與其重疊。如本文所述的，天然區域是指由注入摻雜分布的尾邊緣形成的區域，在該區域中摻雜劑濃度低于約 IxlO16/cm3，低于約 IxlO15/cm3，低于約 IxlO14/cm3，在約 IxlO15/cm3 與約 IxlO12/cm3 之間。因此，雖然N-NTH是DNW 1804的部分，但是相對于DNW 1804的在較小NW區域和PW區域下方的區域，橫向在較小的NW區域與PW區域之間的N-NTH區域將具有實質上低的摻雜劑濃度(天然DNW區域濃度)。
[0109]器件1800另外包括第八PW 1834a和第九PW 1834b，它們分別在第七NW 1838a和第八NW 1838b外側且由天然ρ型區域P-NTH(背景襯底摻雜級別)和隔離物1738c和1738d而分開。
[0110]第七和第八NW 1838a和1838b以及第八和第九PW 1834a和1834b中的每一個中分別形成有重摻雜P+區域1812k，18121，1812i和1812 j。
[0111]參考圖18A的襯底表面上方的電連接，ρ+區域1812i和1812j分別接地248a和248b;P+區域1812k和18121分別連接到1 1852a和1 1852b;n+區域1816c和η+區域1816e共連接到第一端子(T1L-DNW——;并且ρ+區域1812d和ρ+區域1812e分別連接到第二端子(T2H-0麗)1856&和185613。另外4+區域18123 4+區域181211和11+區域1816(1電短接。
[0112]在操作中，器件1800提供了具有與圖2的器件相比具有額外二極管的串聯連接的二極管，從而提供較高的閾值電壓。圖18B的等價的電路圖1800B，代表了器件1800的僅一半，示出了NPN晶體管1870和PNP晶體管1874的基極和發射極彼此連接而使得內置NPNPNSCR器件形成在第一端子TlL-DNW(直接連接到NPN晶體管1870的發射極)與第二端子T2H-DNW(直接連接到PNP晶體管1874的發射極)之間，方式與上文結合圖2所描述的方式相似。等價電路圖還示出了，在第一端子T1L-DNW(連接到PNP晶體管1874的發射極)與第二端子T2H-DNW(連接到NPN晶體管1870的發射極)之間，形成有第一至第四二極管1878、1882、1886和1890 JPN晶體管1870的基極以及PNP晶體管1874的集電極各自連接到第三二極管1886與第四二極管1890之間的節點。PNP晶體管1874的基極和NPN晶體管1870的集電極各自通過電阻器1898和第五二極管1894連接到VDD電源或第二端子T2H-DW。雖然圖18B僅圖示出了器件1800的左半部，但是器件1800的右半部也能夠由類似的等價電路來表示。因此，圖18B的等價電路1800B的二極管1878、1882、1886和1890對應于圖18A的器件1800的左側的二極管1878a、1882a、1886a和 1890a，同時對應于圖 18A的器件 1800的二極管 1878b、1882b、1886b和1890b。類似地，圖18B的等價電路1800B的NPN晶體管1870分別對應于圖18A的器件1800的左偵_右側的NPN晶體管1870a和1870b。類似地，圖18B的等價電路1800B的PNP晶體管1874分別對應于圖18A的器件1800的左側和右側的PNP晶體管1874a和1874b。
[0113]參考圖18C，如上文參考圖11所描述的，由圖18B的等價電路表示的器件能夠與由圖11的等價電路1004表示的高速接口保護器件連接，替代圖11的SCR器件1050。圖18C的等價電路1800C類似于圖11，除了圖1800B的器件1800B連接在高壓側1016與1 1012之間。另夕卜，與器件1800B反并聯的器件1800B’另外連接在高壓側1016與1 1012之間，以提供雙極保護。
[0114]除非上下文明確要求，否則在說明書和權利要求書通篇，用詞“包括”、“包括有”、“包含”、“包含有”等解釋為包含的含義，與排他性或窮盡性的含義相反;也即，含義是“包含，但不限于”。本文一般使用的用于“親合”是指可以直接連接或者通過一個或多個中間元件連接的兩個以上的元件。同樣，本文一般使用的用語“連接”是指可以直接連接或者通過一個或多個中間元件連接的兩個以上的元件。另外，當在本申請中使用時，用語“本文”、“上文”、“下文”和類似意思的用詞應是指作為整體的本申請，而不是指本申請的任何特定部分。在上下文允許的情況下，使用單數或復數的上述用詞還可以分別包含復數或單數。在提到兩個以上項的列表的用詞“或者”，該詞涵蓋了該詞的以下全部解釋:列表中的任意項、列表中的全部項以及列表中項的任意組合。
[0115]而且，本文所使用的情態語言，在沒有具體陳述或者在所使用的上下文內理解，諸如“能夠”、“可以”、“可能”、“會”、“例如”、“如”、“諸如”等以及其它一般意在傳達一些實施方案包含一些特征、要素和/或狀態，而其它實施方案不包含一些特征、要素和/或狀態。因此，這些情態語言一般不意在暗示對于一個或多個實施方案由任何方式需要特定、要素和/或狀態，或者一個或多個實施方案必然包含用于決策的邏輯，具有或不具有作者輸入或提示，這些特性、要素和/或狀態是否包含或者將要在任何特定實施方案中實施。
[0116]雖然已經描述了本發明的一些實施方案，這些實施方案僅通過實施例的方式來呈現，而不意在限制公開的范圍。事實上，本文所描述的新穎的裝置、方法和系統可以通過各種其它形式來具體實施;此外，本文所描述的方法和系統的形式上的各種省略、替代和改變可以在不偏離本公開的精神的情況下做出。上述各個實施方案的要素和行為的任何適合的組合能夠組合來提供進一步的實施方案。隨附的權利要求書及其等同方案意在涵蓋這些落入本公開的范圍和精神內的這些形式或變型例。
[0117]在一些實施方案中，在集成電路器件中:所述第一PN二極管進一步包括形成在所述N阱中且在所述第一 ρ+區域與所述第一 n+區域之間的第一介電隔離;所述第二 PN 二極管進一步包括形成在所述P阱中且在所述第二 P+區域與所述第二 n+區域之間的第二介電隔離;所述第三PN 二極管進一步包括形成在所述P阱中且在所述第三P+區域與所述第二 n+區域之間的第三介電隔離；以及所述第四PN二極管進一步包括形成在所述第二N阱中且在所述第四P+區域與所述第三n+區域之間的第四介電隔離。
[0118]在一些實施方案中，集成電路器件進一步包括:第二P阱，其位于所述N阱的與面向所述P阱的一側相對的外側;第三N阱，其位于所述第二P阱的與面向所述P阱的一側相對的外側;第三P阱，其位于所述第二N阱的與面向所述P阱的一側相對的外側；以及第四N阱，其位于所述第三P阱的與面向所述P阱的一側相對的外側，其中所述第二 P阱、所述第三N阱、所述第三P阱和所述第四N阱中的每一個中均形成有附加二極管，所述附加二極管包括P+區域、n+區域以及形成在下一個的阱的表面之上且在所述P+區域與所述n+區域之間的電浮動金屬層，其中所述第一多個串聯連接的二極管包括第二 P阱和第三N阱的二極管，并且所述第二多個串聯連接的二極管包括第三P阱和第四N阱的二極管，以及其中第三N阱和第四N阱的P+區域中的每一個均連接到充當第一和第二多個串聯連接的二極管的共同陽極的第一端子，并且第二 n+區域連接到充當第一和第二多個串聯連接的二極管的共同陰極的第二端子。
[0119]在一些實施方案中，在集成電路器件中，所述第一和第二金屬化結構中的每一個均形成在最接近所述襯底的金屬化層級中。
[0120]在一些實施方案中，在集成電路器件中，所述第一端子包括各自形成在較低金屬化層級中且在N阱和第二 N阱中的一個之上的第一導電指形件，并且所述第二端子包括形成在所述較低金屬化層級中且在P阱之上的第二導電指形件。
[0121]在一些實施方案中，在集成電路器件中，所述第一端子的指形件橫向地捆扎在所述較低金屬化層級中的P阱的外部并且垂直地連接到形成在較高金屬化層級上的第一端子金屬線，并且其中所述第二端子的指形件垂直地連接到形成在較高金屬化層級上的第二端子金屬線，其中第二端子金屬線與第一端子金屬線之間的第一最小距離比所述第一導電指形件與所述第二導電指形件之間的第二最小距離大至少5x。
[0122]在一些實施方案中，在集成電路器件中，所述第一導電指形件和所述第二導電指形件中的每一個具有約2.5μπι與約7.5μπι之間的寬度。
[0123]在一些實施方案中，在集成電路器件中，所述半導體襯底是P型半導體襯底，并且其中所述至少兩個阱包括P阱和N阱，在所述P阱與所述N阱之間形成結區域，并且其中所述深阱是在所述N阱和所述P阱下面橫向地延伸且接觸所述N阱和所述P阱的深N阱，所述第一導電類型的第一重摻雜區域是第一 P+區域，并且所述第二導電類型的所述第一重摻雜區域是第一η+區域，所述第一p.區域和所述第一η+區域各自形成在所述N阱中，所述第一導電類型的第二重摻雜區域是第二 P+區域，并且所述第二導電類型的所述第二重摻雜區域是第二η+區域，所述第二P+區域和所述第二η+區域各自形成在所述P阱中，并且所述器件包括具有閾值電壓的第一多個串聯連接的二極管，所述二極管包括:所述第一 η+區域和所述第一 P+區域，形成在所述N阱的表面之上且在所述第一 η+區域與所述第一 P+區域之間延伸而不重疊所述第一 η+區域與所述第一 p.區域的第一電浮動金屬層，所述第二重摻雜η+區域和所述第二 P+區域，以及形成在所述P阱的表面之上且在所述第二 η+區域與所述第二 P+區域之間延伸而不重疊所述第二 η+區域與所述第二 P+區域的第二電浮動金屬層。
[0124]在一些實施方案中，在集成電路器件中，所述深N阱形成圍繞所述N阱、所述P阱和所述第二N阱的槽區，所述槽區接觸所述N阱和所述第二N阱的底側和外側。
[0125]在一些實施方案中，集成電路器件進一步包括金屬化結構，所述金屬化結構接觸所述第一 n+區域和所述第二 P+區域而在它們之間形成電短接。
[0126]在一些實施方案中，在集成電路器件中，所述金屬化結構包括形成在所述集成電路器件的第一金屬化層級中的金屬線。
[0127]在一些實施方案中，集成電路器件進一步包括:與所述P阱形成結的第二N阱，其中所述深N阱橫向地進一步延伸以接觸所述第二N阱;具有第二閾值電壓的第二多個串聯連接的二極管，包括:形成在所述P阱中的第三P+區域;形成在所述P阱的表面之上且在所述第三P+區域與所述第二 η+區域之間延伸而不重疊所述第三P+區域與所述第二 η+區域的第三電浮動金屬層;第四P+區域和第三η+區域，各自形成在所述第二N阱中；以及形成在所述第二N阱的表面之上且在所述第四η+區域與所述第三P+區域之間而不重疊所述第四η+區域與所述第三P+區域的第四電浮動金屬層；以及第二PNPN娃控整流器(SCR)，其具有第二觸發電壓且包括第三P+區域、所述第二 N阱、所述深N阱、所述P阱和所述第三η+區域。
[0128]在一些實施方案中，集成電路器件進一步包括形成在與所述N阱與所述P阱之間的結交叉的表面之上且在所述第一 η+區域與所述第二 P+區域之間延伸而不重疊所述第一 η+區域與所述第二 P+區域的第三電浮動金屬層，其中所述第一和第四P+區域中的每一個均連接到充當共同陽極的第一端子，并且所述第二 η+區域連接到充當共同陰極的第二端子，所述共同陽極和所述共同陰極為所述串聯連接的二極管和所述PNPN SCR共用。
[0129]在一些實施方案中，在集成電路器件中，所述第一至第四電浮動金屬層中的每一個由與所述半導體襯底的導帶邊緣相比更接近所述半導體襯底的價帶邊緣的功函數的P型金屬形成。
[0130]在一些實施方案中，在集成電路器件中，所述第一和第二電浮動金屬中的每一個均包括招。
[0131]在一些實施方案中，在集成電路器件中，所述第一η+區域橫向地延伸到所述P阱中以接觸所述第二 P+區域從而形成第一電短接結構，并且其中所述第三η+區域橫向地延伸到所述P阱中以接觸所述第三P+區域從而形成第二電短接結構，其中所述第一和第四P+區域中的每一個均連接到充當共同陽極的第一端子，并且所述第二 η+區域連接到充當共同陰極的第二端子，所述共同陽極和所述共同陰極為串聯連接的二極管和所述PNPN SCR共用。
[0132]在一些實施方案中，集成電路器件進一步包括:與所述P阱形成結的第二N阱，其中所述深N阱橫向地進一步延伸以接觸所述第二N阱;具有第二閾值電壓的第二多個串聯連接的二極管，包括:形成在所述P阱中的第三η+區域，形成在所述P阱的表面之上且在所述第三η+區域與所述第二 P+區域之間延伸而不重疊所述第三η+區域與所述第二 P+區域的第三電浮動金屬層，各自形成在所述第二 N阱中的第四η+區域和第三重摻雜P區域(P+)區域，以及形成在所述N阱的表面之上且在所述第四η+區域與所述第三P+區域之間延伸且不重疊所述第四η+區域與所述第三P+區域的第四電浮動金屬層；以及第二PNPN硅控整流器(SCR)，其具有第二觸發電壓且包括第三P+區域、所述第二 N阱、所述深N阱、所述P阱和所述第三η+區域。
[0133]在一些實施方案中，在集成電路器件中，所述第一P+區域和所述第三P+區域各自連接到第一端子，并且其中所述第二 η+區域和所述第三η+區域各自連接到第二端子。
[0134]在一些實施方案中，在集成電路器件中，第一介電隔離形成在所述第一P+區域與所述第二 n+區域之間且在所述第一 N阱與所述P阱之間的結處，并且其中所述第二介電隔離形成在所述第三η+區域與所述第三P+區域之間且在所述P阱與所述第二 N阱之間的結處。
[0135]在一些實施方案中，在集成電路器件中，所述第一η+區域、所述第二P+區域和所述第四η+區域各自相互電連接而形成處于共同電壓節點且電浮動的電短接結構。
[0136]在一些實施方案中，集成電路器件進一步包括形成在所述第一P+區域與所述第二η+區域之間且與所述第一N阱與所述P阱之間的結交叉的第五電浮動金屬層，以及形成在所述第三P+區域與所述第三P+區域之間且與所述P阱與所述第二 N阱之間的結交叉的第六電浮動金屬層。
[0137]在一些實施方案中，集成電路裝置包括形成在半導體襯底中的至少一個集成半導體器件，所述至少一個集成器件包括:第一導電類型的第一阱，其中形成有第一PN二極管，所述第一 PN 二極管包括第一導電類型的第一重摻雜區域以及第二導電類型的第一重摻雜區域，并且進一步在所述第一導電類型的第一重摻雜區域與所述第二導電類型的第一重摻雜區域之間的表面處形成第一浮動金屬層;第二導電類型的多個阱，其形成在所述第一導電類型的第一阱的橫向側，所述第二導電類型的每個阱具有表面，浮動金屬層形成在所述表面上;所述第一導電類型的多個阱，其形成在所述第一導電類型的第一阱的橫向側且在橫向方向上與所述第二導電類型的阱交替，其中所述第一導電類型的多個阱中的每一個中形成有二極管，所述二極管包括所述第一導電類型的重摻雜區域、所述第二導電類型的重摻雜區域以及形成在所述第一導電類型的相應的重摻雜區域與所述第二導電類型的相應的重摻雜區域之間的表面處的浮動金屬層。
[0138]在一些實施方案中，在集成電路裝置中:形成在距所述第一導電類型的第一阱最遠的所述第一導電類型的第二阱中的第二 PN二極管，其中所述第一 PN二極管和所述第二 PN二極管由第一電短接結構電短接，所述第一電短接結構形成在所述第一導電類型的第二阱的第二類型的第一重摻雜區域與第一類型的第二重摻雜區域之間。
[0139]在一些實施方案中，在集成電路裝置中，具有觸發電壓的PNPN硅控整流器(SCR)由第一導電類型的第一重摻雜區域、鄰近第一導電類型的第一阱的第二導電類型的第一阱、深阱、鄰近第二導電類型的第一阱的第一導電類型的第三阱以及形成在第一導電類型的第三阱中的第二導電類型的第三重摻雜區域形成。
[0140]在一些實施方案中，集成電路裝置進一步包括:第三PN二極管，其形成在所述第一導電類型的第三阱中且包括第一導電類型的第三重摻雜區域和第二導電類型的第三重摻雜區域。
[0141]在一些實施方案中，集成電路裝置進一步包括:形成在所述第一導電類型的第四阱中的第四二極管，所述第一導電類型的第四阱形成在第一導電類型的第二阱和第三阱之間，所述第四二極管包括第一導電類型的第四重摻雜區域和第二導電類型的第四重摻雜區域，其中所述第一導電類型的第二阱的第一類型的第二重摻雜區域和第一導電類型的第四阱的第四重摻雜區域通過第二金屬化結構彼此電短接。
[0142]在一些實施方案中，在集成電路裝置中，所述第一導電類型的第四阱的第一類型的重摻雜區域以及第二導電類型的第二重摻雜區域通過第三金屬化結構電短接，使得形成串聯連接的二極管，串聯連接的二極管包括由第一金屬化結構連接的第一 PN 二極管和第二PN二極管、由所述第二金屬化結構連接的第二PN二極管和第四PN二極管以及由第三金屬化結構連接的第四PN 二極管和第三PN 二極管。
[0143]在一些實施方案中，在集成電路裝置中，所述第一導電類型的第三阱的第二導電類型的第二重摻雜區域連接到第一端子，并且其中所述第一導電類型的第一阱的第一導電類型的第一重摻雜區域連接到第二端子，其中所述第一端子形成所述PNPN SCR和串聯連接的二極管的共同陰極，并且其中所述第二端子形成所述PNPN SCR的共同陽極。
[0144]在一些實施方案中，集成電路裝置包括以反并聯構造布置的前述兩個集成半導體器件，其中兩個半導體器件中的一個具有連接到第一端子的第一 PN 二極管的陽極以及連接到第二端子的、形成在第一導電類型的多個阱中的一個阱中的二極管的陰極，而兩個半導體器件中的另一個具有連接到第二端子的第一 PN 二極管的陽極以及連接到第一端子的、形成在第一導電類型的多個阱中的一個阱中的二極管的陰極，使得以反并聯構造布置的兩個半導體器件是雙極型保護器件。
[0145]在一些實施方案中，集成電路裝置進一步包括前述的集成電路器件，其中共同陰極連接到第二端子的第二端子，其中第二端子充當集成電路裝置的10，并且第一端子構造為接收相對于1的第一極性的電壓，并且其中所述共同陽極構造為接收相對于1的第二極性的電壓。
【主權項】
1.集成電路器件，包括: 半導體襯底，其中形成有至少兩個阱和在所述至少兩個阱下面且接觸所述至少兩個阱的深講； 第一 PN 二極管，其形成在所述至少兩個阱中的一個中且包括第一導電類型的第一重摻雜區域以及第二導電類型的第一重摻雜區域； 第二 PN 二極管，其形成在所述至少兩個阱中的另一個中且包括所述第一導電類型的第二重摻雜區域以及所述第二導電類型的第二重摻雜區域， 其中所述第一 PN二極管和所述第二 PN二極管通過電短接結構電短接而形成具有閾值電壓的第一多個串聯連接的二極管；以及 PNPN硅控整流器(SCR)，其具有觸發電壓且包括所述第一導電類型的所述第一重摻雜區域、所述至少兩個阱、所述深阱以及所述第二導電類型的所述第二重摻雜區域。2.如權利要求1所述的集成電路器件，其中所述阱的摻雜濃度、相鄰的所述重摻雜區域之間的距離以及所述電短接結構的電阻使得所述閾值電壓低于所述觸發電壓。3.如權利要求1所述的集成電路器件，其中: 所述半導體襯底是P型半導體襯底，并且其中所述至少兩個阱包括N阱和橫向上鄰近于所述N阱的P阱，并且所述深阱是深N阱， 所述第一導電類型的所述第一重摻雜區域是第一 P+區域，并且所述第二導電類型的所述第一重摻雜區域是第一 n+區域，所述第一 P+區域和所述第一 n+區域各自形成在所述N阱中， 所述第一導電類型的所述第二重摻雜區域是第二 P+區域，并且所述第二導電類型的所述第二重摻雜區域是第二 n+區域，所述第二 P+區域和所述第二 n+區域各自形成在所述P阱中，并且 所述第一 PN 二極管和所述第二 PN 二極管通過接觸所述第一 n+區域和所述第二 P+區域的金屬化結構電短接。4.如權利要求3所述的集成電路器件，進一步包括: 第二N阱，其橫向地鄰近所述P阱形成而使得所述P阱介于所述N阱與所述第二N阱之間，所述深N講橫向上進一步延伸而接觸所述第二 N講； 第三PN 二極管，其包括第三p+區域和所述第二 n+區域，第三p+區域和所述第二 n+區域各自形成在所述P阱中； 第四PN 二極管，其包括第四p+區域和所述第三n+區域，第四p+區域和所述第三n+區域各自形成在所述第二 N阱中； 第二金屬化結構，其接觸所述第三η+區域和所述第三P+區域以在它們之間形成電短接，使得所述第三PN 二極管和所述第四PN 二極管形成具有第二閾值電壓的第二多個串聯連接的二極管；以及 第二PNPN娃控整流器(SCR)，其具有第二觸發電壓，包括所述第四P+區域、所述第二N阱、所述深N阱、所述P阱和所述第二 η+區域， 其中所述阱的摻雜濃度、相鄰的重摻雜區域之間的距離以及所述金屬化結構使得所述第二閾值電壓低于所述第二觸發電壓。5.如權利要求4所述的集成電路器件，其中所述第一η+區域、所述第二 P+區域、所述N阱和所述P阱具有如下摻雜濃度，當所述第一 n+區域處于比所述第二 P+區域高的電壓時，通過所述N阱區域和所述P阱區域從所述第一 n+區域到所述第二 P+區域的電通路具有比短接所述第一 n+區域和所述第二 P+區域的所述金屬化結構的電阻實質上高的電阻。6.如權利要求5所述的集成電路器件，其中所述第一至第三n+區域和所述第一至第四P+區域各自摻雜成具有約lxlO'm—3和約SxlO'm—3之間的活性摻雜劑濃度，并且其中所述N阱、所述P阱、所述第二N阱和所述深N阱各自摻雜成具有約1.5X1016cm—3和約7.5X1016cm—3之間的活性摻雜劑濃度，并且其中每個所述金屬化結構的總電阻在約100歐姆和約1000歐姆之間。7.如權利要求4所述的集成電路器件，其中所述第一P+區域和所述第四P+區域中的每一個都連接到充當共同陽極的第一端子，并且所述第二 η+區域連接到充當共同陰極的第二端子，所述共同陽極和所述共同陰極共用于所述第一和第二串聯連接的二極管以及所述第一和第二PNPN SCR。8.如權利要求7所述的集成電路器件，其中: 所述第一 PN 二極管進一步包括形成在所述N阱的表面之上且在所述第一 P+區域與所述第一 η+區域之間的第一電浮動金屬層； 所述第二 PN 二極管進一步包括形成在所述P阱的表面之上且在所述第二 P+區域與所述第二 η+區域之間的第二電浮動金屬層； 所述第三PN 二極管進一步包括形成在所述P阱的表面之上且在所述第三P+區域與所述第二 η+區域之間的第三電浮動金屬層； 所述第四PN 二極管進一步包括形成在所述第二 N阱的表面之上且在所述第四P+區域與所述第三η+區域之間的第三電浮動金屬層。9.如權利要求8所述的集成電路器件，其中第一至第四電浮動金屬層中的每一個通過中間的絕緣氧化物與相應阱的下伏表面分開。10.如權利要求8所述的集成電路器件，進一步包括形成在所述第一η+區域與所述第二 P+區域之間且與形成在所述N阱與所述P阱之間的結交叉的第五電浮動金屬層，以及形成在所述第三P+區域與所述第三η+區域之間且與形成在所述P阱與所述第二 N阱之間的結交叉的第六電浮動金屬層。
【文檔編號】H01L27/02GK106057795SQ201610207407
【公開日】2016年10月26日
【申請日】2016年4月6日 公開號201610207407.0, CN 106057795 A, CN 106057795A, CN 201610207407, CN-A-106057795, CN106057795 A, CN106057795A, CN201610207407, CN201610207407.0
【發明人】J·A·塞爾瑟多, 喬納森·法伊弗
【申請人】美國亞德諾半導體公司