半導體裝置以及半導體裝置的制造方法
【專利摘要】本發明提供能夠對于以往的橫向IGBT不損傷擊穿電壓特性地改善輸出特性的半導體裝置以及半導體裝置的制造方法。半導體裝置包括：P型基極區域，其設置在N型半導體層的表層部；N型發射極區域，其設置在P型基極區域的內側；P型集電極區域，其在N型半導體層的表層部被與P型基極區域分離地設置；柵極絕緣膜，其設置在N型半導體層的表面，與P型基極區域以及N型發射極區域接觸；柵電極，其設置在柵極絕緣膜上；以及柱狀構造物，其設置在N型半導體層的內部的P型基極區域與P型集電極區域之間，上述柱狀構造物的一端與在N型半導體層的表層部延伸的N型半導體連接，并且具有沿N型半導體層的深度方向延伸的絕緣體。
【專利說明】
半導體裝置以及半導體裝置的制造方法
技術領域
[0001]本發明涉及半導體裝置以及半導體裝置的制造方法。
【背景技術】
[0002]IGBT(Insulated Gate Bipolar Transistor:絕緣棚.雙極型晶體管)是功率器件的一種，在追求節能社會的建設的今天，其重要性日益增加。特別是由于橫向IGBT能夠組裝至IJIC，所以能夠期待針對多方面的應用。
[0003]作為提高IGBT的擊穿電壓的技術，例如已知有下述的內容。即在專利文獻I中記載有通過在η+發射極區域和p+集電極區域之間的晶圓表面形成溝槽，并用溝槽埋入絕緣膜填充其中，來使承載擊穿電壓的漂移區域彎曲，延長有效的漂移長度。
[0004]專利文獻I:日本特開號公報
[0005]IGBT在輸出特性與擊穿電壓特性之間具有折中關系。在使集電極/發射極間飽和電壓減少，減少了損失的情況下，集電極/發射極間擊穿電壓降低。另一方面，在提高集電極/發射極間擊穿電壓，增大了針對由過電壓引起的破壞的余量的情況下，集電極/發射極間飽和電壓升高。根據這樣的折中關系，不能說以往的橫向IGBT的整體性能充分高。

【發明內容】

[0006]本發明的目的在于提供一種能夠對于以往的橫向IGBT不損傷擊穿電壓特性地改善輸出特性的半導體裝置及其制造方法。
[0007]本發明的半導體裝置包括:P型基極區域，其設置在N型半導體層的表層部;N型發射極區域，其設置在上述P型基極區域的內側;P型集電極區域，其在上述N型半導體層的表層部被與上述P型基極區域分離地設置;柵極絕緣膜，其設置在上述N型半導體層的表面，與上述P型基極區域以及上述N型發射極區域接觸;柵電極，其設置在上述柵極絕緣膜上；以及柱狀構造物，其設置在上述N型半導體層的內部的上述P型基極區域與上述P型集電極區域之間，上述柱狀構造物的一端與在上述N型半導體層的表層部延伸的N型半導體連接，并且具有沿上述N型半導體層的深度方向延伸的絕緣體。
[0008]本發明的半導體裝置的制造方法包括:形成從N型半導體層的表面向上述N型半導體層的深度方向延伸的溝槽的工序;在上述溝槽的內部埋入絕緣體來形成柱狀構造物的工序；用N型半導體填充上述溝槽的內部的上述柱狀構造物的上部的工序;在上述N型半導體層的表面形成柵極絕緣膜的工序;在上述柵極絕緣膜上形成柵電極的工序;在上述N型半導體層的表層部形成P型基極區域以便與上述柵極絕緣膜接觸的工序;在上述P型基極區域的內側形成N型發射極區域以便與上述柵極絕緣膜接觸的工序；
[0009]以及在上述N型半導體層的表層部形成P型集電極區域以便在與上述P型基極區域之間夾著上述柱狀構造物的工序。
[00?0]根據本發明，能夠得到能夠對于以往的橫向IGBT不損傷擊穿電壓特性地改善輸出特性的效果。
【附圖說明】
[0011]圖1是表示本發明的實施方式的半導體裝置的結構的剖視圖。
[0012]圖2(a)?圖2(c)是表示本發明的實施方式的半導體裝置的制造方法的圖。
[0013]圖3(a)?圖3(c)是表示本發明的實施方式的半導體裝置的制造方法的圖。
[0014]圖4是表示本發明的實施方式的半導體裝置的制造方法的圖。
[0015]圖5(a)是表示本發明的實施方式的半導體裝置以及比較例的半導體裝置的輸出特性的模擬結果的圖表。圖5(b)是表示本發明的實施方式的半導體裝置以及比較例的半導體裝置的擊穿電壓特性的模擬結果的圖表。
[0016]圖6(a)是表示本發明的實施方式的半導體裝置中的、電子密度分布的模擬結果的圖。圖6(b)是表示本發明的實施方式的半導體裝置中的空穴密度分布的模擬結果的圖。
[0017]圖7(a)是表示比較例的半導體裝置中的電子密度分布的模擬結果的圖。圖7(b)是表示比較例的半導體裝置中的空穴密度分布的模擬結果的圖。
[0018]圖8(a)是表示使本發明的實施方式的絕緣體柱與場氧化膜的距離變化的情況下的通過模擬獲取集電極/發射極間飽和電壓以及擊穿電壓的變化的結果的圖表。圖8(b)是表示使本發明的實施方式的絕緣體柱的柵極長度方向上的寬度變化的情況下的通過模擬獲取集電極/發射極間飽和電壓以及擊穿電壓的變化的結果的圖表。圖8(c)是表示使絕緣體柱與P型基極區域的距離變化的情況下的通過模擬獲取集電極/發射極間飽和電壓以及擊穿電壓的變化的結果的圖表。
[0019]圖9(a)?圖9(c)是表示本發明的第二實施方式的半導體裝置的制造方法的圖。
[0020]圖1O(a)?圖1O (d)是表示本發明的實施方式的絕緣體柱的形態的改變的圖。
[0021]圖11是表示本發明的其它實施方式的半導體裝置的結構的剖視圖。
[0022]圖12是表示比較例的半導體裝置的結構的剖視圖。
[0023]附圖標記的說明:I…半導體裝置；12...絕緣體層；13...Ν型半導體層；20...絕緣體柱;33...場氧化膜;41...柵極絕緣膜;42...柵電極;43...Ρ型基極區域;44...Ν型發射極區域；45...Ρ型集電極區域;102…溝槽。
【具體實施方式】
[0024]以下，參照附圖對本發明的實施方式的一個例子進行說明。此外，在各附圖中對于相同或者等效的構成要素以及部分標注相同的附圖標記。
[0025][第一實施方式]
[0026]圖1是表示本發明的實施方式的半導體裝置I的結構的剖視圖。半導體裝置I包括層疊基板層11、絕緣體層12以及N型半導體層13而構成的SOI (Si I icon on Insulator:絕緣體上娃)基板1而構成。
[0027]基板層11例如由硅等半導體材料構成。絕緣體層12例如由厚度4μπι左右的S12等絕緣體構成。N型半導體層13例如由厚度20μπι左右的N型硅構成。
[0028]半導體裝置I構成包括分別設置在N型半導體層13的表層部的P型基極區域43、Ν型發射極區域44以及P型集電極區域45的所謂橫向的IGBT。半導體裝置I通過由S12等絕緣體構成的元件分離區域31、場氧化膜32以及SOI基板10的絕緣體層12與鄰接的其它半導體裝置電分咼。
[0029]P型基極區域43與P型集電極區域45被設置在N型半導體層13的表層部的場氧化膜33隔開。即場氧化膜33在相互分離地設置的P型基極區域43與P型集電極區域45之間延伸，P型基極區域43在場氧化膜33的一端側以與場氧化膜33鄰接的方式設置，P型集電極區域45在場氧化膜33的另一端側以與場氧化膜33鄰接的方式設置。N型發射極區域44設置在與P型基極區域43的內側的場氧化膜33分離的位置。此外，場氧化膜33是本發明中的絕緣體區域的一個例子。
[0030]柵極絕緣膜41例如由厚度0.Ιμπι左右的S12等絕緣體構成，與場氧化膜33鄰接，并且以橫跨P型基極區域43和N型發射極區域44的界面的方式設置在N型半導體層13的表面。即柵極絕緣膜41與P型基極區域43以及N型發射極區域44雙方接觸。
[0031 ]柵電極42例如由包括磷的多晶硅等構成，以覆蓋柵極絕緣膜41的整體以及場氧化膜33的一部分的方式設置。
[0032]中間絕緣膜50由S12等絕緣體構成，覆蓋柵電極42、Ρ型基極區域43、Ν型發射極區域44、Ρ型集電極區域45。接觸點51由鎢等導體構成，貫通中間絕緣膜50，與P型基極區域43以及N型發射極區域44雙方連接。接觸52由鎢等導體構成，貫通中間絕緣膜50并與P型集電極區域45連接。在中間絕緣膜50的表面設置有分別與接觸點51以及52連接的由鋁等導體構成的布線53以及54。
[0033]半導體裝置I具有在N型半導體層13的內部的P型基極區域43與P型集電極區域45之間，具有沿N型半導體層13的深度方向延伸的柱狀構造的絕緣體柱20。絕緣體柱20包括S12等絕緣體而構成。絕緣體柱20的一端與沿N型半導體層13的表層部延伸的N型半導體連接，另一端與絕緣體層12連接。在絕緣體柱20的上方延伸有場氧化膜33，絕緣體柱20在與場氧化膜33之間夾著N型半導體與場氧化膜33分離。絕緣體柱20以在N型半導體層13的表層部形成狹縫，使載流子的移動路徑變狹窄的方式發揮作用。如后所述，絕緣體柱20限制從N型發射極區域44以及P型集電極區域45向N型半導體層13注入的載流子的流動。
[0034]在本實施方式中，絕緣體柱20在作為P型基極區域43以及P型集電極區域45并排的方向的柵極長度方向上，配置于更接近P型基極區域43的位置。即、絕緣體柱20與P型基極區域43的距離比絕緣體柱20與P型集電極區域45的距離短。另外，絕緣體柱20的前端位于比P型基極區域43的底部靠上方。此外，絕緣體柱20是本發明中的柱狀構造物的一個例子。
[0035]以下，對半導體裝置I的制造方法進行說明。圖2?圖4是表示半導體裝置I的制造方法的剖視圖。
[0036]首先，準備包括基板層11、絕緣體層12以及N型半導體層13的SOI基板10(圖2(a))。N型半導體層13例如由作為雜質含有3 X 114Cnf3左右的磷的厚度20μπι左右的硅構成。
[0037]接下來，通過公知的熱氧化法，在N型半導體層13的表面形成厚度0.1μπι左右的二氧化硅膜101，使用公知的光刻技術以及蝕刻技術，在絕緣體柱20的形成位置形成到達SOI基板10的絕緣體層12的溝槽102(圖2(b))。與絕緣體柱20的柵極長度方向上的寬度w對應的溝槽102的寬度例如能夠為5μπι左右。
[0038]接下來，在通過公知的熱氧化法利用二氧化硅膜覆蓋了溝槽102的內壁之后，通過公知的CVD (Chemical Vapor Deposit 1n:化學氣相沉積)法，在溝槽102的內部，埋入Si〇2等絕緣體20A。然后，通過公知的蝕刻法，除去形成于N型半導體層13的表面的二氧化硅膜101，并且除去被埋入溝槽102的內部的絕緣體20A中的上部1.5μπι左右。由此，形成與SOI基板10的絕緣體層12連接的絕緣體柱20(圖2(c))。此外，只要絕緣體柱20至少與N型半導體層13的界面是絕緣體即可，也可以在用絕緣體覆蓋了溝槽1 2的內壁中的溝槽1 2內部的剩余的部分埋入導體或者半導體。另外，也可以省略在溝槽102內部形成絕緣體的處理。即也可以利用空隙構成絕緣體柱20。
[0039]接下來，通過公知的外延法，使含有與N型半導體層13的雜質濃度相同程度的3X114Cnf3左右的磷的硅結晶生長。在絕緣體柱20的上部，硅結晶從露出的溝槽102的側壁開始橫向生長，溝槽102內部的絕緣體柱20的上部被含有與N型半導體層13相同程度的濃度的磷的N型硅13A封閉。另外，硅結晶也在N型半導體層13的表面生長。然后，通過公知的CMP(Chemical Me chan ical Po I i sh i ng:化學機械拋光)法，按照最初的N型半導體層13的表面進行平坦處理(圖3(a)。
[0040]接下來，在N型半導體層13的元件分離區域31的形成位置形成到達絕緣體層12的溝槽，在該溝槽使用熱氧化法以及CVD法，埋入S12等絕緣體形成元件分離區域31。然后，在N型半導體層13的表層部通過公知的L0C0S(Local Oxidat1n of Silicon:娃的局部氧化)法，形成由厚度0.8μπι左右的S12等絕緣體構成的場氧化膜32以及33(圖3(b))。場氧化膜33以在絕緣體柱20的上方延伸的方式設置。在之前的工序中形成在絕緣體柱20的上部的N型硅13A配置在場氧化膜33與絕緣體柱20之間。場氧化膜33與絕緣體柱20的距離dl例如能夠為1.2μπι左右。另外，場氧化膜33的柵極長度方向的長度L例如能夠為60μπι左右。
[0041]接下來，通過公知的熱氧化法，在N型半導體層13的表面的場氧化膜33的一端側以與場氧化膜33鄰接的方式，形成由厚度0.1ym左右的S12等絕緣體構成的柵極絕緣膜41。接著，通過公知的CVD法，形成由包括磷的多晶硅等構成的柵電極42。柵電極42以覆蓋柵極絕緣膜41的整體以及場氧化膜33的一部分的方式形成。接著，通過公知的離子注入法和接著該方法的熱處理，在N型半導體層13的表層部形成P型基極區域43、Ν型發射極區域44以及P型集電極區域45(圖3(c)) W型基極區域43以及P型集電極區域45分別作為雜質例如包括硼，N型發射極區域44作為雜質例如包括砷。P型基極區域43形成在N型半導體層13的表層部的、形成有柵電極42的場氧化膜33的一端側。N型發射極區域44形成在P型基極區域43的內側的與場氧化膜33分離的位置。P型集電極區域45形成在N型半導體層13的表層部的場氧化膜33的另一端側。P型基極區域43與絕緣體柱20之間的距離d2例如能夠為0.15μπι。
[0042]接下來，通過公知的CVD法，以覆蓋N型半導體層13的整體的方式形成由S12等絕緣體構成的中間絕緣膜50。接著，形成貫通中間絕緣膜50到達N型半導體層13的表面溝槽(未圖示)。接著，在上述溝槽的內壁形成了氮化鈦等阻擋金屬后，通過在溝槽內部埋入鎢等導體，來形成接觸點51以及52。接觸點51與P型基極區域43以及N型發射極區域44雙方連接，接觸52與P型集電極區域45連接。接著，通過公知的濺射法，在中間絕緣膜50的表面堆積鋁等布線材料。然后，通過公知的光刻技術以及蝕刻技術，通過使布線材料圖案化，來形成分別與接觸點51以及52連接的布線53以及54。
[0043]半導體裝置I通過在將基板層11、Ρ型基極區域43、Ν型發射極區域44設為零電位，并對P型集電極區域45施加正電位的狀態下，對柵電極42施加閾值電壓以上的正電位(例如15V)在柵極絕緣膜41正下方的硅表面形成溝道，電流從P型集電極區域45朝向N型發射極區域44流動。將飽和狀態下的集電極/發射極間的電壓稱為集電極/發射極間飽和電壓Vce(sat)。集電極/發射極間飽和電壓Vce( sat)越低，損失越小，可以說是高性能。
[0044]另一方面，在將柵電極42與其它電極同樣設為零電位的情況下，即使對P型集電極區域45施加正電位，也不形成溝道，電流幾乎不流動。然而，即使在該狀態下，若使P型集電極區域45的電位增大，則由于屈服現象電流也急劇流動，最終導致半導體裝置I破壞。將該電流急劇增加達到一定電流時的集電極/發射極間的電壓稱為擊穿電壓(BVces)。擊穿電壓BVces越高，越能夠應用于高壓下的用途，由于能夠在相同用途中獲得導致破壞的余量，所以被優選。
[0045]—般而言，集電極/發射極間飽和電壓Vce(sat)與擊穿電壓BVces處于折中的關系。例如，通過提高N型半導體層13的雜質濃度，能夠降低集電極/發射極間飽和電壓Vce(sat)，但擊穿電壓BVces降低。
[0046]通過TCAD(TechnologyCAD:計算機輔助設計技術)的模擬進行了本發明的實施方式的半導體裝置I與如圖12所示的比較例的半導體裝置2的特性比較。以下對其結果進行說明。如圖12所示，比較例的半導體裝置2在不具有絕緣體柱20的點，與本發明的實施方式的半導體裝置I不同。對于其它的構造以及各部的尺寸與本發明的實施方式的半導體裝置I相同。此外，將半導體裝置I以及2的縱深設為Ιμπι進行了各模擬。
[0047]圖5(a)是表示將柵極電壓設為15V的情況下的集電極電壓與集電極電流的關系，即輸出特性的圖表，實線對應于本發明的實施方式的半導體裝置I，虛線對應于比較例的半導體裝置2。對于流過ΙΟμΑ的集電極電流時的集電極/發射極間飽和電壓Vce(sat)來說，比較例的半導體裝置2是2.2V，相對于此本發明的實施方式的半導體裝置I是1.3V。
[0048]另外，對于將集電極電壓設為30V的情況下的集電極電流而言，比較例的半導體裝置2是38μΑ，相對于此本發明的實施方式的半導體裝置I是59μΑ。
[0049]圖5(b)是表示將柵極電壓設為零電位的狀態下的集電極電壓與集電極電流的關系，即擊穿電壓特性的圖表，實線對應于本發明的實施方式的半導體裝置I，虛線對應于比較例的半導體裝置2。對于集電極電流達到InA的集電極電壓(VBces)而言，比較例的半導體裝置2是532V，相對于此本發明的實施方式的半導體裝置I是530.5V。
[0050]如上所述，根據本發明的實施方式的半導體裝置I，能夠維持與比較例的半導體裝置2大致同等的擊穿電壓特性，并且使集電極/發射極間飽和電壓Vce(sat)相對于比較例的半導體裝置2減少40%左右。這意味著能夠將作為功率元件最重要的指標之一的導通損失減少40%。另外，能夠使本發明的實施方式的半導體裝置I的電流驅動能力成為比較例的半導體裝置2的1.5以上。像這樣，根據本發明的實施方式的半導體裝置I，能夠大幅度地改善集電極/發射極間飽和電壓Vce(sat)與擊穿電壓BVces之間的折中關系。
[0051]以下，對在本發明的實施方式的半導體裝置I中，不損傷擊穿電壓特性地改善輸出特性的機制進行考察。
[0052]圖6(a)以及圖6(b)是表示本發明的實施方式的半導體裝置I中的電子密度分布以及空穴密度分布的模擬結果的圖。圖7(a)以及圖7(b)是表示比較例的半導體裝置2中的電子密度分布以及空穴密度分布的模擬結果的圖。在任意一個情況下，都使發射極電壓成為0V，使柵極電壓成為15V，使集電極電壓成為2V。
[0053]對于在N型發射極區域44以及P型集電極區域45之間延伸的漂移區域中的電子密度以及空穴密度來說，本發明的實施方式的半導體裝置I 一方比比較例的半導體裝置2高。這通過包括以下工藝的流子注入的正反饋，推測為成為漂移區域的N型半導體層13內的載流子密度增大。即(I)通過IGBT特有的電導率調制效應從P型集電極區域45注入至N型半導體層13(漂移區域)的空穴被絕緣體柱20截流，停留在N型半導體層13(漂移區域)。(2)被停留在N型半導體層13(漂移區域)的空穴吸引，過量的電子從N型發射極區域44注入到N型半導體層13(漂移區域)。(3)由此，空穴進一步從P型集電極區域45注入到N型半導體層13(漂移區域)。
[0054]根據本發明的實施方式的半導體裝置1，N型半導體層13(漂移區域)中的電子密度以及空穴密度提高，從而如圖5(a)所示，認為得到比比較例高的輸出特性。另一方面，擊穿電壓BVces主要由漂移區域的長度、厚度、以及漂移區域內的雜質濃度來決定。由于絕緣體柱20的存在，上述參數不發生變化，所以認為在本發明的實施方式的半導體裝置I和比較例的半導體裝置2，得到了同等的擊穿電壓特性。
[0055]以下，對研究與絕緣體柱20有關的最佳構造的結果進行說明。
[0056]圖8(a)是表示通過模擬獲取使絕緣體柱20與場氧化膜33的距離dl變化的情況下的集電極/發射極間飽和電壓Vce(sat)以及擊穿電壓BVces的變化的結果的圖表。此外，將絕緣體柱20的柵極長度方向的寬度w設為5μπι，將絕緣體柱20與P型基極區域的距離d2設為
0.15μπι。集電極/發射極間飽和電壓Vce(sat)的值是將柵極電壓設為15V，且流過ΙΟμΑ的集電極電流時的值。擊穿電壓BVce s的值是集電極電流達到InA時的值。在將絕緣體柱20與場氧化膜33的距離dl設為0.Ιμπι以上2μπι以下的情況下，能夠不隨著擊穿電壓BVces的降低，使集電極/發射極間飽和電壓Vce(sat)比比較例的半導體裝置2的值(2.2V)小。
[0057]圖8(b)是表示通過模擬獲取了使絕緣體柱20的柵極長度方向的寬度w變化的情況下的集電極/發射極間飽和電壓Vce (sat)以及擊穿電壓BVce s的變化的結果的圖表。此外，將絕緣體柱20與場氧化膜33的距離dl設為1.2μπι，將絕緣體柱20與P型基極區域43的距離d2設為0.15μπι。集電極/發射極間飽和電壓Vce(sat)的值是將柵極電壓設為15V，流過ΙΟμΑ的集電極電流時的值。擊穿電壓BVce s的值是集電極電流達到I ηΑ時的值。在將絕緣體柱20的柵極長度方向上的寬度w大致設為4μπι以上17.5μπι以下(S卩、場氧化膜33的柵極長度方向上的長度(60μπι)的6.7 %以上29.2 %以下)的情況下，能夠不伴隨擊穿電壓BVces的降低，使集電極/發射極間飽和電壓Vce(sat)比比較例的半導體裝置2中的值(2.2V)小。另外，在將絕緣體柱20的柵極長度方向上的寬度w設為ΙΟμπι以上15μπι以下(S卩、場氧化膜33的柵極長度方向上的長度(60μπι)的16.7%以上25.0%以下)的情況下，與比較例的半導體裝置2相比，集電極/發射極間飽和電壓Vce(sat)減小，并且與比較例的半導體裝置2相比，擊穿電壓BVces升尚O
[0058]圖8(c)是表示通過模擬獲取使絕緣體柱20與P型基極區域43的距離d2變化的情況下的集電極/發射極間飽和電壓Vce (sat)以及擊穿電壓BVce s的變化的結果的圖表。此外，將絕緣體柱20與場氧化膜33的距離dl設為1.2μπι，將絕緣體柱20的柵極長度方向上的寬度w設為5μπι。集電極/發射極間飽和電壓Vce(sat)的值是將柵極電壓設為15V，流過ΙΟμΑ的集電極電流時的值。擊穿電壓BVces的值是集電極電流達到InA時的值。在將絕緣體柱20與P型基極區域43的距離d2大致設為-0.5μπι以上4μπι以下的情況下，能夠不隨著擊穿電壓BVces的降低，使集電極/發射極間飽和電壓Vce(sat)比比較例的半導體裝置2的值(2.2V)小。此外，絕緣體柱20與P型基極區域43的距離d2是負值意味著絕緣體柱20侵入P型基極區域43內，它們重合。
[0059][第二實施方式]
[0060]以下，對本發明的第二實施方式的半導體裝置的制造方法進行說明。圖9是表示本發明的第二實施方式的半導體裝置的制造方法的剖視圖。
[0061]首先，準備包括基板層11、絕緣體層12以及N型半導體層13的SOI基板10。接下來，通過公知的熱氧化法在N型半導體層13的表面形成厚度0.Ιμπι左右的二氧化硅膜101，之后，通過公知的CVD法，在二氧化硅膜101的表面形成厚度0.1ym左右的氮化硅膜103。接著，使用公知的光刻技術以及蝕刻技術，在絕緣體柱20的形成位置形成達到絕緣體層12的溝槽102(圖 9(a))。
[0062]接下來，在通過公知的熱氧化法用二氧化硅膜覆蓋了溝槽102的內壁后，通過公知的CVD法，在溝槽102的內部，埋入構成絕緣體柱20的S12等絕緣體20Α。之后，通過公知的蝕刻法，除去堆積在氮化硅膜103上的絕緣體，并且除去被埋入溝槽102的內部的絕緣體20Α中的上部1.5μπι左右。由此，形成與絕緣體層12連接的絕緣體柱20 (圖9 (b))。
[0063]接下來，通過公知的外延法，使含有與N型半導體層13的雜質濃度相同程度的3X114Cnf3左右的磷的硅結晶生長。在絕緣體柱20的上部，硅結晶從露出的溝槽102的側壁橫向生長，溝槽102內部的絕緣體柱20的上部被含有與N型半導體層13的雜質濃度相同程度的濃度的磷的N型硅13A封閉。另一方面，在形成于N型半導體層13的表面的氮化硅膜103上，硅結晶不生長。接下來，通過蝕刻除去二氧化硅膜101以及氮化硅膜103，使N型半導體層13的表面露出。然后，通過公知的CMP((Chemical Mechanical Polishing)法，按照最初的N型半導體層13的表面進行平坦處理(圖9 (c))。
[0064]由于以后的工序與上述的第一實施方式的制造方法相同，所以省略重復的說明。
[0065]根據第二實施方式的制造方法，通過在N型半導體層13的表面形成了氮化硅膜103，在用于用N型硅13A填充溝槽102內部的絕緣體柱20的上部的結晶生長工序中，在N型半導體層13上，硅結晶不生長。由此，能夠提高之后的平坦化處理中的控制性。
[0066][變形例]
[0067]圖10(a)?圖10(d)是表示絕緣體柱的形態的改變的圖，示有與柵極長度方向以及柵極寬度方向平行的平面上的絕緣體柱的結構。
[0068]如圖10(a)?圖10(d)所示，通過將絕緣體柱20分割為多個段20a，能夠減小用于形成絕緣體柱20的溝槽的尺寸。由此，在溝槽內部的絕緣體的埋入、以及被埋入溝槽內部的絕緣體上部的N型硅的埋入變得容易。
[0069]圖10(a)是由沿著柵極寬度方向對絕緣體柱20進行分割所得的多個段20a構成的情況的例子。根據該結構，與交替地連接包括絕緣體柱的IGBT和不包括絕緣體柱的IGBT的情況等價。在該構造中也能夠維持擊穿電壓特性并且改善輸出特性。
[0070]圖10(b)是在柵極長度方向并置沿著柵極寬度方向分割而成的絕緣體柱20的段20a的情況的例子。在圖10(b)所示的例子中，配置于一方的列的段20a配置于與配置于另一方的列的段20a的間隙對應的位置。像這樣，相互錯開地配置以構成多個列的方式配置而成的段20a，從而能夠防止在柵極長度方向流動的載流子穿過段20a的間隙，并能夠維持提高上述的漂移區域內的載流子密度的效果。因此，能夠維持擊穿電壓特性并且改善輸出特性。
[0071]圖10(c)是沿著柵極長度方向分割絕緣體柱20的段20a的情況的例子。圖10(d)是將絕緣體柱20的段20a配置成鋸齒狀的情況的例子。即使在以這樣的方式配置絕緣體柱20的段20a的情況下，也能夠防止在柵極長度方向流動的載流子穿過段20a的間隙，并能夠維持提高上述的漂移區域內的載流子密度的效果。因此，能夠維持擊穿電壓特性并且改善輸出特性。
[0072]此外，在上述各實施方式中，對使用SOI基板10的情況進行了說明，但在使用不具備絕緣體層12的SOI基板以外的半導體基板的情況下，也能夠應用本發明。
[0073]另外，在上述實施方式中，例示了使場氧化膜33遍及P型基極區域43與P型集電極區域45之間的整個區域延伸的情況，但如圖11所示，場氧化膜33也可以在P型基極區域43與P型集電極區域45之間的一部分的區域延伸。在該情況下，絕緣體柱20也可以不配置于場氧化膜33的正下方，絕緣體柱20與N型半導體層13的表面分離地設置。換言之，絕緣體柱20與N型半導體層13的表面隔開間隙設置。
【主權項】
1.一種半導體裝置，其特征在于，包括: P型基極區域，其設置在N型半導體層的表層部； N型發射極區域，其設置在上述P型基極區域的內側； P型集電極區域，其在上述N型半導體層的表層部被與上述P型基極區域分離地設置；柵極絕緣膜，其設置在上述N型半導體層的表面，與上述P型基極區域以及上述N型發射極區域接觸； 柵電極，其設置在上述柵極絕緣膜上；以及 柱狀構造物，其設置在上述N型半導體層的內部的上述P型基極區域與上述P型集電極區域之間，上述柱狀構造物的一端與在上述N型半導體層的表層部延伸的N型半導體連接，并且具有沿上述N型半導體層的深度方向延伸的絕緣體。2.根據權利要求1所述的半導體裝置，其特征在于， 還包括絕緣體區域，上述絕緣體區域設置在上述N型半導體層的表層部的上述P型基極區域與上述P型集電極區域之間， 上述柱狀構造物在與上述絕緣體區域之間夾著上述N型半導體而與上述絕緣體區域分離。3.根據權利要求1或2所述的半導體裝置，其特征在于， 上述N型半導體層形成在絕緣體層上， 上述柱狀構造物的另一端與上述絕緣體層連接。4.根據權利要求1?3中任一項所述的半導體裝置，其特征在于， 上述柱狀構造物沿著作為上述P型基極區域和上述P型集電極區域并排的方向的柵極長度方向被分割。5.根據權利要求1?3中任一項所述的半導體裝置，其特征在于， 上述柱狀構造物沿著作為與上述P型基極區域和上述P型集電極區域并排的方向交叉的方向的柵極寬度方向被分割。6.根據權利要求2所述的半導體裝置，其特征在于， 上述絕緣體區域與上述柱狀構造物的距離是0.Ιμ??以上2μπ?以下。7.根據權利要求2或6所述的半導體裝置，其特征在于， 作為上述P型基極區域和上述P型集電極區域并排的方向的柵極長度方向上的上述柱狀構造物的寬度是上述絕緣體區域的上述柵極長度方向上的長度的6.7%以上29.2%以下。8.根據權利要求2或6所述的半導體裝置，其特征在于， 作為上述P型基極區域和上述P型集電極區域并排的方向的柵極長度方向上的上述柱狀構造物的寬度是4μπι以上17.5μπι以下。9.根據權利要求1?8中任一項所述的半導體裝置，其特征在于， 上述P型基極區域與上述柱狀構造物的距離是4μπι以下。10.根據權利要求1?9中任一項所述的半導體裝置，其特征在于， 上述柱狀構造物與上述P型基極區域的距離比上述柱狀構造物與上述P型集電極區域的距離短。11.一種半導體裝置的制造方法，其特征在于，包括: 形成從N型半導體層的表面向上述N型半導體層的深度方向延伸的溝槽的工序； 在上述溝槽的內部埋入絕緣體來形成柱狀構造物的工序； 用N型半導體填充上述溝槽的內部的上述柱狀構造物的上部的工序； 在上述N型半導體層的表面形成柵極絕緣膜的工序； 在上述柵極絕緣膜上形成柵電極的工序； 在上述N型半導體層的表層部形成P型基極區域以便與上述柵極絕緣膜接觸的工序； 在上述P型基極區域的內側形成N型發射極區域以便與上述柵極絕緣膜接觸的工序；以及 在上述N型半導體層的表層部形成P型集電極區域以便在與上述P型基極區域之間夾著上述柱狀構造物的工序。12.根據權利要求11所述的半導體裝置的制造方法，其特征在于， 還包括在上述N型半導體層的表層部形成絕緣體區域以便在與上述柱狀構造物之間夾著上述N型半導體的工序。13.根據權利要求11或者12所述的半導體裝置的制造方法，其特征在于， 上述N型半導體層形成在絕緣體層上， 使上述柱狀構造物與上述絕緣體層連接。14.根據權利要求11?13中任一項所述的半導體裝置的制造方法，其特征在于， 用上述N型半導體填充上述溝槽的內部的上述柱狀構造物的上部的工序包括使上述N型半導體的結晶從上述溝槽的側壁開始生長的工序。15.根據權利要求11?14中任一項所述的半導體裝置的制造方法，其特征在于， 還包括在用上述N型半導體填充了上述溝槽的內部的上述柱狀構造物的上部之后，使上述N型半導體層的表面平坦化的工序。16.根據權利要求11?15中任一項所述的半導體裝置的制造方法，其特征在于， 上述N型半導體層包括硅， 上述制造方法還包括: 在用上述N型半導體填充上述溝槽的內部的上述柱狀構造物的上部之前，在上述N型半導體層上形成氮化硅膜的工序;和 在用上述N型半導體填充了上述溝槽的內部的上述柱狀構造物的上部后，除去上述氮化硅膜使上述N型半導體層的表面露出的工序以及使露出的上述N型半導體層的表面平坦化的工序。
【文檔編號】H01L29/06GK106024872SQ201610186230
【公開日】2016年10月12日
【申請日】2016年3月29日
【發明人】田中宏幸
【申請人】拉碧斯半導體株式會社