半導體裝置及其制造方法
【專利摘要】本發明的實施方式涉及一種半導體裝置及其制造方法，可實現在襯底上設置有多個半導體芯片的半導體裝置的薄型化。根據一實施方式，半導體裝置包括襯底，該襯底具有第一面、及與所述第一面為相反側的第二面。進而，所述裝置包括：第一半導體芯片，設置在所述襯底的所述第一面；及第二半導體芯片，設置在所述襯底的所述第二面，且覆蓋貫通所述襯底的開口的至少一部分。進而，所述裝置包括第三半導體芯片，該第三半導體芯片在所述開口內，經由接著劑而設置在所述第二半導體芯片的所述襯底側的面。
【專利說明】半導體裝置及其制造方法
[0001][相關申請案]
[0002]本申請案以日本專利申請案號(申請日:2014年9月16日)為基礎申請案并享有其優先權。本申請案通過參照該基礎申請案而包含基礎申請案的全部內容。
技術領域
[0003]本發明的實施方式涉及一種半導體裝置及其制造方法。
【背景技術】
[0004]于在半導體裝置的電路襯底搭載多個存儲器芯片、及控制該等存儲器芯片的動作的控制芯片的情況下，存在難以實現半導體裝置的薄型化的問題。
[0005]例如，于在電路襯底的上表面搭載第一存儲器芯片，且在第一存儲器芯片的上表面搭載第二存儲器芯片的情況下，第二存儲器芯片的上表面的高度較鄰接搭載該等存儲器芯片的情況變高。另外，于在第一存儲器芯片的上表面搭載第二存儲器芯片的情況下，連接在第二存儲器芯片的上表面的鍵合導線的最上部的高度較第二存儲器芯片的上表面變得更高。因此，覆蓋電路襯底的密封樹脂的厚度對應于該鍵合導線的最上部的高度而變厚。因此，鍵合導線成為半導體裝置的薄型化的障礙。
[0006]另外，控制芯片一般具有與存儲器芯片相同程度的厚度。因此，于在電路襯底的上表面搭載第一存儲器芯片與控制芯片，且在電路襯底的下表面搭載第二存儲器芯片的情況下，連接在控制芯片的上表面的鍵合導線的最上部的高度較第一存儲器芯片的上表面或控制芯片的上表面變高。因此，覆蓋電路襯底的密封樹脂的厚度對應于控制芯片用的鍵合導線的高度而變厚。因此，該鍵合導線成為半導體裝置的薄型化的障礙。

【發明內容】

[0007]本發明的實施方式可實現在襯底上設置有多個半導體芯片的半導體裝置的薄型化。
[0008]根據一實施方式，半導體裝置包括襯底，該襯底具有第一面、及與所述第一面為相反側的第二面。進而，所述裝置包括:第一半導體芯片，設置在所述襯底的所述第一面；及第二半導體芯片，設置在所述襯底的所述第二面，且覆蓋所述開口的至少一部分。進而，所述裝置包括第三半導體芯片，該第三半導體芯片在所述開口內，經由接著劑而設置在所述第二半導體芯片的所述襯底側的面。
【附圖說明】
[0009]圖1是表示第一實施方式的半導體裝置的構造的剖視圖。
[0010]圖2(a)及(b)是表示第一實施方式的半導體裝置的構造的俯視圖及仰視圖。
[0011]圖3是表示第一實施方式的比較例的半導體裝置的構造的剖視圖。
[0012]圖4(a)及(b)是表示第一實施方式的半導體裝置的制造方法的剖視圖(1/4)。
[0013]圖5(a)及(b)是表示第一實施方式的半導體裝置的制造方法的剖視圖(2/4)。
[0014]圖6(a)及(b)是表示第一實施方式的半導體裝置的制造方法的剖視圖(3/4)。
[0015]圖7(a)及(b)是表示第一實施方式的半導體裝置的制造方法的剖視圖(4/4)。
[0016]圖8是表示第二實施方式的半導體裝置的構造的剖視圖。
[0017]圖9是表示第三實施方式的半導體裝置的構造的剖視圖。
[0018]圖10是表示第四實施方式的半導體裝置的構造的剖視圖。
【具體實施方式】
[0019]以下，參照附圖對本發明的實施方式進行說明。
[0020](第一實施方式)
[0021]圖1是表示第一實施方式的半導體裝置的構造的剖視圖。圖2(a)及圖2(b)分別為表示第一實施方式的半導體裝置的構造的俯視圖及仰視圖。
[0022]以下，主要參照圖1對本實施方式的半導體裝置的構造進行說明。在該說明中，也適當參照圖2(a)及圖2(b)。
[0023]本實施方式的半導體裝置包括作為襯底的一例的電路襯底1、作為第一半導體芯片的一例的第一存儲器芯片2、作為第二半導體芯片的一例的第二存儲器芯片3、作為第三半導體芯片的一例的控制芯片4、及密封樹脂5。
[0024][電路襯底I]
[0025]電路襯底I具有第一面S1、與第一面S1為相反側的第二面S 2、連結第一面S1與第二面S2的第一開口部H 1、及連結第一面S1與第二面S 2的第二開口部H2。符號O 1表不第一開口部氏的側面。符號σ 2表不第二開口部!12的側面。符號T丨表不電路襯底I的厚度。厚度1\例如為50 μ m?150 μ m。
[0026]圖1表示與第一面S1S第二面S 2平行、且相互垂直的X方向及Y方向、及與第一面S1或第二面S2垂直的Z方向。在本說明書中，將+Z方向視為上方向，將-Z方向視為下方向。例如，圖1的第一面S1與第二面S2的位置關系表現為第一面S1位于第二面S2的上方。此外，-Z方向可與重力方向一致，也可與重力方向不一致。
[0027]電路襯底I包括絕緣襯底11、第一及第二配線層12a、12b、第一及第二絕緣層13a、13b、作為第一端子的一例的多個第一連接端子14、作為第二端子的一例的多個第二連接端子15、作為第三端子的一例的多個第三連接端子16、及多個第四連接端子17。
[0028]第一配線層12a與第一絕緣層13a依序形成在電路襯底I的上表面(第一面Sjj的面)。第一及第三連接端子14、16設置在電路襯底I的第一面S1，且電連接于第一配線層12a。第一及第三連接端子14、16配置在第二開口部H2附近(參照圖2(a))。
[0029]第二配線層12b與第二絕緣層13b依序形成在電路襯底I的下表面(第二面&側的面)。第二及第四連接端子15、17設置在電路襯底I的第二面S2，且電連接于第二配線層12b。第二連接端子15配置在第一開口部H1附近(參照圖2(b))。第四連接端子17作為用以將本實施方式的半導體裝置與外部連接的外部連接端子而使用。
[0030]此外，電路襯底I也可包括導電層，該導電層在貫通絕緣襯底11、第一及第二配線層12a、12b、第一及第二絕緣層13a、13b的一個以上的貫通孔內，將第一配線層12a與第二配線層12b電連接。
[0031][第一存儲器芯片2]
[0032]第一存儲器芯片2搭載在電路襯底I的第一面S1，且利用接著劑6而接著于電路襯底I。接著劑6為第一接著劑的一例。第一存儲器芯片2是經由接著劑6而設置在電路襯底I的第一面S10符號T2表示第一存儲器芯片2的厚度。厚度T 2例如為80 μπι以下。
[0033]第一存儲器芯片2包括面向第一開口部H1的多個第一連接墊21。第一連接墊21為第一墊的一例。各第一連接墊21通過設置在第一開口部H1內的第一鍵合導線51而電連接于第二連接端子15。第一鍵合導線51為第一導線的一例。
[0034][第二存儲器芯片3]
[0035]第二存儲器芯片3搭載在電路襯底I的第二面S2，利用接著劑7而接著于電路襯底I。接著劑7為第二接著劑的一例。第二存儲器芯片3經由接著劑7而設置在電路襯底I的第二面S2。符號T3表示第二存儲器芯片3的厚度。厚度T 3例如為80 μπι以下。
[0036]第二存儲器芯片3包括面向第二開口部H2的多個第二連接墊31。第二連接墊31為第二墊的一例。各第二連接墊31通過設置在第二開口部H2內的第二鍵合導線52而電連接于第一連接端子14。第二鍵合導線52為第二導線的一例。
[0037][控制芯片4]
[0038]控制芯片4在第二開口部H2內搭載在第二存儲器芯片3的上表面(電路襯底I偵_面)，且利用接著劑7而接著于第二存儲器芯片3。控制芯片4經由接著劑7而設置在第二存儲器芯片3的上表面。符號T4表示控制芯片4的厚度。厚度T4例如為80 μπι以下。本實施方式的厚度T4設定為與厚度T 2、T3相同的程度(T4N T2, T3) ο另外，本實施方式的厚度T4可小于厚度T i，也可大于厚度1\。控制芯片4控制第一及第二存儲器芯片2、3的動作。
[0039]控制芯片4在上表面包括多個第三連接墊41、及多個第四連接墊42。第三及第四連接墊41、42分別為第三及第四墊的一例。各第三連接墊41通過第三鍵合導線53而與第三連接端子16電連接。各第四連接墊42通過第四鍵合導線54而與第二連接墊31電連接。第三及第四鍵合導線53、54分別為第三及第四導線的一例。
[0040]如上所述，控制芯片4配置在第二開口部H2內。因此，本實施方式的第二開口部比的XY平面內的面積設定為大于第一開口部H 4勺XY平面內的面積。此外，在本實施方式中，控制芯片4是與第二鍵合導線52配置在同一開口部(第二開口部H2)內，但也可與第二鍵合導線52配置在不同開口部內。
[0041][密封樹脂5]
[0042]密封樹脂5覆蓋電路襯底I的第一面3:與第二面S 2。第一至第四鍵合導線51?54或控制芯片4被密封樹脂5完全覆蓋。另一方面，第一存儲器芯片2的側面被密封樹脂5覆蓋，且其上表面從密封樹脂5露出。同樣地，第二存儲器芯片3的側面被密封樹脂5覆蓋，且其下表面從密封樹脂5露出。因此，本實施方式的密封樹脂5的厚度大致為TJT2+!^
[0043]本實施方式的半導體裝置還包括多個第一焊料球55。第一焊料球55用以將本實施方式的半導體裝置與外部連接。各第一焊料球55電連接于第四連接端子17。各第一焊料球55的側面被密封樹脂5覆蓋，且其等的下表面從密封樹脂5露出。各第一焊料球55的下表面可與密封樹脂5的下表面位于相同高度，也可位于低于密封樹脂5的下表面的高度。即，各第一焊料球55的下表面可從密封樹脂5的下表面露出，也可不從密封樹脂5的下表面露出。
[0044](I)第一實施方式的比較例
[0045]圖3是表示第一實施方式的比較例的半導體裝置的構造的剖視圖。
[0046]本比較例的半導體裝置包括:第一存儲器芯片2，搭載在電路襯底I的第一面S1;及第二存儲器芯片3，搭載在第一存儲器芯片2上。本比較例的半導體裝置還包括控制芯片4，該控制芯片4搭載在電路襯底I的第一面S1，且利用接著劑8而接著于電路襯底I。在本比較例中，第一至第三連接端子14?16設置在電路襯底I的第一面S1，且第四連接端子17設置在電路襯底I的第二面S2。
[0047]在本比較例中，連接在第二存儲器芯片3的上表面的第二鍵合導線52的最上部的高度高于第二存儲器芯片3的上表面。因此，密封樹脂5的厚度1~5大于第一及第二存儲器芯片2、3的厚度的和(T5> T 2+Τ3) ο
[0048]本比較例的半導體裝置的厚度大致為電路襯底I的厚度T1、密封樹脂5的厚度Τ5、及第一焊料球55的厚度的和。因此，本比較例的半導體裝置的厚度大于TJT2+!^另一方面，第一實施方式的半導體裝置的厚度大致為T1+T2+T3。因此，第一實施方式的半導體裝置的厚度薄于本比較例的半導體裝置的厚度。
[0049]如上所述，根據本實施方式，通過將第一及第二存儲器芯片2、3分別搭載在電路襯底I的第一面S1與第二面S2，而可使半導體裝置的厚度較圖3的比較例更薄。具體而言，根據本實施方式，與比較例相比可使半導體裝置的厚度變薄值T5+ T 2— T 3及第一焊料球55的厚度的量。
[0050]另外，在將比較例的第二存儲器芯片3從第一面S1轉移至第二面S2的情況下，比較例的半導體裝置的厚度成為大致電路襯底I的厚度T1、控制芯片4的第三鍵合導線53的最上部的高度、及第二存儲器芯片3的厚度T3的和。此處，第三鍵合導線53的最上部的高度大于控制芯片4的厚度T4，控制芯片4的厚度T4與第一存儲器芯片2的厚度T 2為相同程度。因此，該情況下的半導體裝置的厚度大于TjT2+!^
[0051]另一方面，由于控制芯片4配置在第二開口部比內，因此本實施方式的半導體裝置的厚度為大致TJT2+!^如此一來，根據本實施方式，與將控制芯片2搭載在第一面S1S第二面S2的情況相比可使半導體裝置的厚度變薄。
[0052](2)第一半導體裝置的半導體裝置的制造方法
[0053]圖4?圖7是表示第一實施方式的半導體裝置的制造方法的剖視圖。
[0054]首先，準備圖1的電路襯底1(圖4(a))。其次，在電路襯底I的第一面S1搭載第一存儲器芯片2 (圖4 (a))。第一存儲器芯片2是利用涂布在第一存儲器芯片2的接著劑6而接著于電路襯底I。另外，第一存儲器芯片2是以第一連接墊21面向第一開口部H1的方式搭載。
[0055]繼而，使電路襯底I上下翻轉(圖4(b))。其次，在第一開口部氏內插入第一鍵合導線51，通過該導線51而將第一連接墊21與第二連接端子15電連接(圖4(b))。
[0056]其次，在電路襯底I的第二面S2搭載第二存儲器芯片3 (圖5 (a))。第二存儲器芯片3通過涂布在第二存儲器芯片3上的接著劑7而接著于電路襯底I。另外，第二存儲器芯片3以第二連接墊31面向第二開口部H2的方式搭載。
[0057]其次，使電路襯底I上下翻轉(圖5(b))。其次，在第二開口部&內，在第二存儲器芯片3的上表面搭載控制芯片4 (圖5 (b))。控制芯片4利用涂布在第二存儲器芯片3的接著劑7而接著于第二存儲器芯片3。
[0058]其次，在第二開口部H2內插入第二鍵合導線52，通過該導線52而將第二連接墊31與第一連接端子14電連接(圖6(a))。其次，在第二開口部H2內插入第三鍵合導線53，通過該導線53而將第三連接墊41與第三連接端子16電連接(圖6(a))。其次，在第二開口部H2內插入第四鍵合導線54，通過該導線54而將第四連接墊42與第二連接墊31電連接(圖 6(a))。
[0059]繼而，形成覆蓋電路襯底I的第一面S1與第二面S2的密封樹脂5(圖6(b))。本實施方式的密封樹脂5通過例如使用模具的轉移成型(transfer molding)、或使用粉末樹脂的壓縮成型而形成。
[0060]其次，在電路襯底I的第二面SJU的密封樹脂5，利用激光而形成多個開口部5a(圖7(a))。其結果，第四連接端子17在開口部5a內露出。
[0061]其次，在開口部5a內填充焊料(圖7(b))。其結果，在開口部5a內形成第一焊料球55ο
[0062]此外，圖4(a)?圖6(a)的步驟例如也能以圖4 (a)、圖5 (a)、圖5 (b)、圖4 (b)、圖6(a)的步驟的順序進行。S卩，也可在搭載第一存儲器芯片2、第二存儲器芯片3、及控制芯片4后，鍵合第一至第四鍵合導線51?54。在該情況下，電路襯底I的翻轉次數從2次增加至四次。另外，在例如以圖4 (a)、圖5 (a)、圖5 (b)、圖6 (a)、圖4 (b)的步驟的順序進行圖4(a)?圖6(a)的步驟的情況下，電路襯底I的翻轉次數成為三次。
[0063]如上所述，在本實施方式中，將第一及第二存儲器芯片2、3分別搭載在電路襯底I的第一面31與第二面S 2，并將控制芯片4搭載在第二開口部H2內。因此，根據本實施方式，可實現在襯底I設置有多個半導體芯片2、3、4的半導體裝置的薄型化。
[0064](第二至第四實施方式)
[0065]圖8是表示第二實施方式的半導體裝置的構造的剖視圖。
[0066]第一實施方式的第一焊料球55被密封樹脂5覆蓋。另一方面，本實施方式的第一焊料球55從密封樹脂5露出。根據本實施方式，在圖7(a)的步驟中不在密封樹脂5形成開口部5a便可形成第一焊料球55。
[0067]圖9是表示第三實施方式的半導體裝置的構造的剖視圖。
[0068]第一實施方式的第一存儲器芯片2的側面被密封樹脂5覆蓋，且其上表面從密封樹脂5露出。另一方面，本實施方式的第一存儲器芯片2的側面與上表面被密封樹脂5覆蓋。同樣地，本實施方式的第二存儲器芯片3的側面與下表面被密封樹脂5覆蓋。
[0069]本實施方式的構造采用于例如第一及第二存儲器芯片的厚度T2、T3較薄的情況。在該情況下，存在第一鍵合導線51的最下部低于第二存儲器芯片3的下表面的情況、或第二鍵合導線52的最上部高于第一存儲器芯片2的上表面的情況。在該等情況下，通過采用本實施方式的構造，而可利用密封樹脂5覆蓋第一及第二鍵合導線51、52。
[0070]另外，本實施方式的構造采用于例如欲提高半導體裝置的可靠性的情況。根據本實施方式，可降低在第一及第二存儲器芯片2、3的角部附近作用于密封樹脂5的應力。因此，在本實施方式中，即使密封樹脂5的溫度變化，也可降低密封樹脂5從第一及第二存儲器芯片2、3剝離的可能性。
[0071]圖10是表示第四實施方式的半導體裝置的構造的剖視圖。本實施方式的半導體裝置包括第一半導體裝置101、及第二半導體裝置102。
[0072]第一半導體裝置101具有與圖1的半導體裝置相同的構造。但是，第一半導體裝置101除包括圖1所示的構成要素以外，還包括多個第五連接端子18、及多個第二焊料球56 ο
[0073]第五連接端子18設置在電路襯底I的第一面S1，且電連接于第一配線層12a。第五連接端子18與第四連接端子17同樣地作為用以將第一半導體裝置101與外部連接的外部連接端子而使用。
[0074]各第二焊料球56電連接于第五連接端子18。各第二焊料球56的側面被密封樹脂5覆蓋，且其等的上表面從密封樹脂5露出。各第二焊料球56的上表面可位于與密封樹脂5的上表面相同的高度，也可位于高于密封樹脂5的上表面的高度。S卩，各第二焊料球56的上表面可從密封樹脂5的上表面露出，也可不從密封樹脂5的上表面露出。
[0075]第二半導體裝置102具有與第一半導體裝置101相同的構造。S卩，第二半導體裝置102除包括圖1的構成要素以外，還包括多個第五連接端子18、及多個第二焊料球56。
[0076]在本實施方式中，以使第一半導體裝置101的第一焊料球55、與第二半導體裝置102的第二焊料球56相互接觸的方式，將第一半導體裝置101積載在第二半導體裝置102上。其結果，該等焊料球55、56電連接，而使第一及第二半導體裝置101、102可相互交換信號。
[0077]此外，如果第一半導體裝置101的第一焊料球55與第二半導體裝置102的第二焊料球56電連接，則第一半導體裝置101的下表面與第二半導體裝置102的上表面可相互接觸，也可相互分開。
[0078]另外，本實施方式的半導體裝置也可積層具有與第一及第二半導體裝置101、102相同構造的三個以上的半導體裝置而構成。
[0079]如上所述，在第二至第四實施方式中，將第一及第二存儲器芯片2、3分別搭載在電路襯底I的第一面S1與第二面S2，并將控制芯片4搭載在第二開口部H2內。因此，根據該等實施方式，可與第一實施方式同樣地，實現在襯底I設置有多個半導體芯片2、3、4的半導體裝置的薄型化。
[0080]以上，對若干個實施方式進行了說明，但該等實施方式僅僅是作為例子而提出者，并未意圖限定發明的范圍。本說明書中說明的新穎的裝置及方法能夠以其他各種形態實施。另外，對于本說明書中說明的裝置及方法的形態，可在不脫離發明的主旨的范圍內進行各種省略、置換、變更。隨附的權利要求及與其均等的范圍意圖包含發明的范圍或主旨中包含的此種形態或變化例。
[0081][符號的說明]
[0082]I電路襯底
[0083]2第一存儲器芯片
[0084]3第二存儲器芯片
[0085]4控制芯片
[0086]5密封樹脂
[0087]5a開口部
[0088]6、7、8接著劑
[0089]11絕緣襯底
[0090]12a第一配線層
[0091]12b第二配線層
[0092]13a第一絕緣層
[0093]13b第二絕緣層
[0094]14第一連接端子
[0095]15第二連接端子
[0096]16第三連接端子
[0097]17第四連接端子
[0098]18第五連接端子
[0099]21第一連接墊
[0100]31第二連接墊
[0101]41第三連接墊
[0102]42第四連接墊
[0103]51第一鍵合導線
[0104]52第二鍵合導線
[0105]53第三鍵合導線
[0106]54第四鍵合導線
[0107]55第一焊料球
[0108]56第二焊料球
[0109]101第一半導體裝置
[0110]102第二半導體裝置
【主權項】
1.一種半導體裝置，其特征在于包括: 襯底，包含第一面、及與所述第一面為相反側的第二面； 第一半導體芯片，設置在所述襯底的所述第一面； 第二半導體芯片，設置在所述襯底的所述第二面，且覆蓋貫通所述襯底的開口的至少一部分；以及 第三半導體芯片，在所述開口內，經由接著劑而設置在所述第二半導體芯片的所述襯底側的面。2.根據權利要求1所述的半導體裝置，其特征在于:所述襯底包括設置在所述第一面的第一端子、以及設置在所述第二面的第二端子， 所述第一半導體芯片包括面向第一開口的第一墊，所述第一墊通過設置在所述第一開口內的第一導線而與所述第二端子電連接，且 所述第二半導體芯片包括面向第二開口的第二墊，所述第二墊通過設置在所述第二開口內的第二導線與所述第一端子電連接。3.根據權利要求2所述的半導體裝置，其特征在于:所述第二半導體芯片經由所述接著劑而設置在所述襯底的所述第二面，且 所述第三半導體芯片設置在所述第二開口內。4.根據權利要求2或3所述的半導體裝置，其特征在于:所述襯底包括設置在所述第一面的第三端子，且 所述第三半導體芯片包括:第三墊，通過第三導線而與所述第三端子電連接；及第四墊，通過第四導線而與所述第二半導體芯片的所述第二墊電連接。5.一種半導體裝置的制造方法，其特征在于包含: 在包括第一面、及與所述第一面為相反側的第二面的襯底的所述第一面，經由第一接著劑而搭載第一半導體芯片， 在所述襯底的所述第二面，以覆蓋貫通所述襯底的開口的至少一部分的方式經由第二接著劑而搭載第二半導體芯片，且 在所述開口內，在所述第二半導體芯片的所述襯底側的面經由所述第二接著劑而搭載第三半導體芯片。6.根據權利要求5所述的半導體裝置的制造方法，其特征在于:所述第一半導體芯片以第一墊面向第一開口的方式搭載在所述襯底的所述第一面， 所述第二半導體芯片以第二墊面向第二開口的方式搭載在所述襯底的所述第二面，進而， 通過插入至所述第一開口內的第一導線，而將所述第一半導體芯片的所述第一墊、與設置在所述襯底的所述第二面的第二端子電連接，且 通過插入至所述第二開口內的第二導線，而將所述第二半導體芯片的所述第二墊、與設置在所述襯底的所述第一面的第一端子電連接。
【文檔編號】H01L21/98GK105990329SQ201510096632
【公開日】2016年10月5日
【申請日】2015年3月4日
【發明人】松浦永悟, 竹本康男
【申請人】株式會社東芝