具有中介層的半導體封裝及其制造方法
【專利摘要】具有中介層的半導體封裝及其制造方法。一種半導體封裝可包括第一半導體芯片、被設置為與第一半導體芯片的一部分交疊并且通過第一聯接結構連接到第一半導體芯片的第二半導體芯片。該半導體封裝可包括中介層，該中介層被設置為與第一半導體芯片的另一部分交疊并且可通過第二聯接結構連接到第一半導體芯片。中介層的第一表面可面向第一半導體芯片，并且中介層可包括從第一表面上的第二聯接結構延伸到中介層的與第一表面相對的第二表面的第二內部互連器。外部互連器可被設置在中介層的第二表面上并且連接到第二內部互連器。
【專利說明】
具有中介層的半導體封裝及其制造方法
技術領域
[0001]本公開的實施方式總體上涉及半導體封裝技術，更具體地講，涉及具有中介層(interposer)的半導體封裝及其制造方法。
【背景技術】
[0002]隨著小型電子系統的發展，越來越需要能夠處理大量數據的半導體封裝。近來，已提出了用于將具有不同功能的多個半導體芯片包封在單個封裝中的系統級封裝(SIP)技術，以提供高性能電子系統。作為SIP技術的結果，大量努力集中于提供2.5維(2.5D)SIP或3維(30)31?。2.5維(2.50)31?或3維(30)31?中的每一個包括至少一個微處理器芯片和至少一個存儲器芯片，以改進半導體封裝的功能。

【發明內容】

[0003]根據實施方式，一種半導體封裝可包括:第一半導體芯片；第二半導體芯片，其被設置為與第一半導體芯片的一部分交疊并且通過第一聯接結構連接到第一半導體芯片。該半導體封裝可包括中介層，該中介層被設置為與第一半導體芯片的另一部分交疊并且通過第二聯接結構連接到第一半導體芯片。中介層的第一表面可面向第一半導體芯片，并且中介層可包括從第一表面上的第二聯接結構延伸到中介層的與第一表面相對的第二表面的內部互連器。外部互連器可被設置在中介層的第二表面上并且可連接到第二內部互連器。
[0004]外部互連器中的至少一個延伸到第二半導體芯片的第一表面上，所述第一表面與第二半導體芯片的面向第一半導體芯片的第二表面相對。中介層和第二半導體芯片并排設置在第一半導體芯片上。該半導體封裝還包括介電層，該介電層被配置為填充中介層與第二半導體芯片之間的間隙并且暴露中介層的第二表面和第二半導體芯片的第一表面。外部互連器中的至少一個延伸到介電層的與中介層的第二表面相鄰的表面上。中介層的第二表面基本上與第二半導體芯片的第一表面共面(Coplanar)。介電層的表面基本上與中介層的第二表面和第二半導體芯片的第一表面共面，并且介電層的所述表面將中介層的第二表面連接到第二半導體芯片的第一表面。一些第二聯接結構和一些內部互連器提供將第一半導體芯片電連接到一些外部互連器的第一電通路。其它第二聯接結構、其它內部互連器和一些第一聯接結構提供通過第一半導體芯片將第二半導體芯片電連接到一些外部互連器的第二電通路。該半導體封裝還包括將其它第二聯接結構電連接到一些第一聯接結構的第一內部互連器。各個內部互連器包括基本上穿透中介層的硅通孔(TSV)。其它第一聯接結構提供將第二半導體芯片電連接到第一半導體芯片的第三電通路。第二半導體芯片與第一半導體芯片的中心部分交疊，并且中介層包括第一中介層和第二中介層，所述第一中介層和第二中介層分別與第一半導體芯片的兩個邊緣交疊。該半導體封裝還包括設置在第一半導體芯片的第一表面上的散熱器，所述第一表面與第一半導體芯片的面向第二半導體芯片的第二表面相對，并且第一半導體芯片的所述第二表面面向第二半導體芯片和中介層。該半導體封裝還包括分別附接到外部互連器的第一外部連接器。該半導體封裝還包括:封裝基板，其具有被配置用于電連接到第一外部連接器的第二外部連接器；以及保護層，其被配置為覆蓋安裝在封裝基板上的第一半導體芯片和第二半導體芯片。第一半導體芯片是包括應用處理器、微處理器、微控制器、數字信號處理核心或接口的片上系統(SoC)。第二半導體芯片包括存儲器芯片。第二半導體芯片包括層疊有具有硅通孔(TSV)的多個存儲器芯片的高帶寬存儲器(HBM)芯片。第一半導體芯片和第二半導體芯片具有不同的尺寸，并且第二半導體芯片的寬度小于第一半導體芯片的寬度。第一聯接結構包括:第一組第一連接器，其被設置在第一半導體芯片的表面上；以及第二連接器，其被設置在第二半導體芯片的表面上并且分別與第一組第一連接器組合，并且第二聯接結構包括:第二組第一連接器，其被設置在第一半導體芯片的表面上；以及第三連接器，其被設置在中介層的表面上并且分別與第二組第一連接器組合。該半導體封裝還包括分別附接到外部互連器的第一外部連接器，所述第一外部連接器被排列為具有比第一連接器的間距大的間距，第一外部連接器的間距大于第二連接器的間距，第一外部連接器的間距大于第三連接器的間距。第一外部連接器的間距為40微米至400微米，根據第一外部連接器的間距，第一連接器、第二連接器和第三連接器的間距各自為10微米至100微米。半導體封裝還包括分別附接到外部互連器的第一外部連接器，并且第一外部連接器的寬度大于第一連接器的寬度，第一外部連接器的寬度大于第二連接器的寬度，第一外部連接器的寬度大于第三連接器的寬度。
[0005]根據實施方式，半導體封裝可包括第一半導體芯片、第二半導體芯片、中介層和外部互連器。第一半導體芯片可包括設置在第一半導體芯片的表面上的第一組第一連接器、第二組第一連接器、第三組第一連接器和第四組第一連接器。第一半導體芯片還可包括將第一組第一連接器連接到第二組第一連接器的第一內部互連器。第二半導體芯片可與第一半導體芯片的一部分交疊，并且可包括設置在第二半導體芯片的表面上的第一組第二連接器和第二組第二連接器。第一組第二連接器可分別與第二組第一連接器組合，第二組第二連接器可分別與第三組第一連接器組合。中介層可與第一半導體芯片的另一部分交疊，并且可包括分別與第一組第一連接器組合的第一組第三連接器以及分別與第四組第一連接器組合的第二組第三連接器。第一組第三連接器和第二組第三連接器可被設置在中介層的第一表面上，并且中介層可包括從第三連接器延伸到中介層的與第一表面相對的第二表面的第二內部互連器。外部互連器可被設置在中介層的第二表面上，并且可連接到第二內部互連器。
[0006]至少一個外部互連器延伸到第二半導體芯片的第一表面上，該第一表面與第二半導體芯片的面向第一半導體芯片的第二表面相對。中介層和第二半導體芯片并排設置在第一半導體芯片上。半導體封裝還包括介電層，該介電層被配置為填充中介層與第二半導體芯片之間的間隙并且暴露中介層的第二表面和第二半導體芯片的第一表面。至少一個外部互連器延伸到介電層的與中介層的第二表面相鄰的表面上。中介層的第二表面基本上與第二半導體芯片的第一表面共面。介電層的表面基本上與中介層的第二表面和第二半導體芯片的第一表面共面，并且介電層的所述表面將中介層的第二表面連接到第二半導體芯片的第一表面。第四組第一連接器、第二組第三連接器和一些內部互連器提供將第一半導體芯片電連接到一些外部互連器的第一電通路。第二組第一連接器、第一組第二連接器、第一組第一連接器、第一組第三連接器和其它內部互連器提供通過第一半導體芯片將第二半導體芯片電連接到一些外部互連器的第二電通路。半導體封裝還包括將第二組第一連接器電連接到第一組第一連接器的第一內部互連器。各個內部互連器包括基本上穿透中介層的硅通孔(TSV)。第三組第一連接器和第二組第二連接器提供將第二半導體芯片電連接到第一半導體芯片的第三電通路。第二半導體芯片與第一半導體芯片的中心部分交疊，并且中介層包括第一中介層和第二中介層，所述第一中介層和第二中介層分別與第一半導體芯片的兩個邊緣交疊。第一組第三連接器設置在第一中介層上，第二組第三連接器設置在第二中介層上。半導體封裝還包括設置在第一半導體芯片的第一表面上的散熱器，該第一表面與第一半導體芯片的面向第二半導體芯片的第二表面相對，第一半導體芯片的第二表面面向第二半導體芯片和中介層。半導體封裝還包括分別附接到外部互連器的第一外部連接器。第一外部連接器被排列為具有比第一連接器的間距大的間距。第一外部連接器的間距為40微米至400微米，根據第一外部連接器的間距，第一連接器的間距為10微米至100微米。第一外部連接器的寬度大于第一連接器的寬度。半導體封裝還包括封裝基板，該封裝基板具有被配置用于電連接到第一外部連接器的第二外部連接器以及被配置為覆蓋安裝在封裝基板上的第一半導體芯片和第二半導體芯片的保護層。第一半導體芯片是包括應用處理器、微處理器、微控制器、數字信號處理核心或接口的片上系統(SoC)。第二半導體芯片包括存儲器芯片。第二半導體芯片包括層疊有具有硅通孔(TSV)的多個存儲器芯片的高帶寬存儲器(HBM)芯片。
[0007]根據實施方式，一種半導體封裝可包括第一半導體芯片、電連接到第一半導體芯片的一部分的第二半導體芯片以及包括電連接到第一半導體芯片的另一部分的第二內部互連器的中介層。半導體封裝可包括介電層，該介電層填充第二半導體芯片與中介層之間的間隙并且暴露第二半導體芯片的與第一半導體芯片相對的表面和中介層的與第一半導體芯片相對的表面。半導體封裝可包括外部互連器，該外部互連器被設置在第二半導體芯片的與第一半導體芯片相對的表面和中介層的與第一半導體芯片相對的表面上并且被設置在介電層的表面上。外部互連器可連接到第二內部互連器。第二半導體芯片和中介層的與第一半導體芯片相對的表面基本上與介電層的表面共面。
[0008]根據實施方式，可提供一種制造半導體封裝的方法。該方法可包括以下步驟:提供可形成有第一半導體芯片的晶圓，將第二半導體芯片設置在第一半導體芯片上以利用第一聯接結構將各個第二半導體芯片連接到任一個第一半導體芯片的一部分，并且將中介層設置在第一半導體芯片上以利用第二聯接結構將各個中介層連接到任一個第一半導體芯片的另一部分。各個中介層可包括從中介層的第一表面上的第二聯接結構延伸到中介層的主體中的第二內部互連器。可減小中介層的厚度和第二半導體芯片的厚度以暴露第二內部互連器的端部。外部互連器可形成在可暴露第二內部互連器的端部的各個中介層的第二表面上。該方法還包括以下步驟:形成覆蓋中介層和第二半導體芯片的介電層。減小中介層和第二半導體芯片的厚度的步驟包括以下步驟:利用凹進工藝、拋光工藝或回蝕工藝將介電層平坦化。至少一個外部互連器被形成為延伸到介電層的與中介層的第二表面相鄰的表面上。至少一個外部互連器被形成為延伸到第二半導體芯片的與中介層的第二表面相鄰的表面上。該方法還包括以下步驟:在形成外部互連器之后將晶圓分離成多個半導體封裝，各個半導體封裝包括任一個第一半導體芯片。
[0009]根據實施方式，可提供一種制造半導體封裝的方法。該方法可包括以下步驟:提供可形成有第一半導體芯片的晶圓。第一組第一連接器、第二組第一連接器、第三組第一連接器和第四組第一連接器可形成在各個第一半導體芯片的表面上。第二半導體芯片可被安裝在晶圓上以使得各個第二半導體芯片可與任一個第一半導體芯片的一部分交疊。在第二半導體芯片可被安裝在晶圓上的同時，第二組第一連接器可與第二半導體芯片的第一組第二連接器組合，并且第三組第一連接器可與第二半導體芯片的第二組第二連接器組合。中介層可被安裝在晶圓上以使得各個中介層可與任一個第一半導體芯片的另一部分交疊。在中介層可被安裝在晶圓上的同時，第一組第一連接器可與中介層的第一組第三連接器組合，第四組第一連接器可與中介層的第二組第三連接器組合。各個中介層可包括從中介層的第一表面上的第三連接器延伸到中介層的主體中的第二內部互連器。可減小中介層的厚度和第二半導體芯片的厚度以暴露第二內部互連器的端部。外部互連器可形成在各個中介層的可暴露第二內部互連器的端部的第二表面上。該方法還包括以下步驟:在晶圓上形成第一內部互連器，所述第一內部互連器將第一組第一連接器電連接到第二組第一連接器。該方法還包括以下步驟:形成覆蓋中介層和第二半導體芯片的介電層。減小中介層和第二半導體芯片的厚度的步驟包括以下步驟:利用凹進工藝、拋光工藝或回蝕工藝將介電層平坦化。至少一個外部互連器被形成為延伸到介電層的與中介層的第二表面相鄰的表面上。至少一個外部互連器被形成為延伸到第二半導體芯片的與中介層的第二表面相鄰的表面上。該方法還包括以下步驟:在形成外部互連器之后將晶圓分離成多個半導體封裝，并且各個半導體封裝包括任一個第一半導體芯片。
[0010]根據實施方式，可提供一種包括封裝的電子系統。該封裝可包括:第一半導體芯片;第二半導體芯片，其被設置為與第一半導體芯片的一部分交疊并且通過第一聯接結構連接到第一半導體芯片；以及中介層，其被設置為與第一半導體芯片的另一部分交疊并且通過第二聯接結構連接到第一半導體芯片。中介層的第一表面可面向第一半導體芯片，并且中介層可包括從第一表面上的第二聯接結構延伸到中介層的與第一表面相對的第二表面的第二內部互連器。外部互連器可被設置在中介層的第二表面上并且可連接到第二內部互連器。
[0011]根據實施方式，可提供一種包括封裝的電子系統。該封裝可包括第一半導體芯片、第二半導體芯片、中介層和外部互連器。第一半導體芯片可包括設置在第一半導體芯片的表面上的第一組第一連接器、第二組第一連接器、第三組第一連接器和第四組第一連接器。第一半導體芯片還可包括將第一組第一連接器連接到第二組第一連接器的第一內部互連器。第二半導體芯片可與第一半導體芯片的一部分交疊并且可包括設置在第二半導體芯片的表面上的第一組第二連接器和第二組第二連接器。第一組第二連接器可分別與第二組第一連接器組合，第二組第二連接器可分別與第三組第一連接器組合。中介層可與第一半導體芯片的另一部分交疊并且可包括分別與第一組第一連接器組合的第一組第三連接器以及分別與第四組第一連接器組合的第二組第三連接器。第一組第三連接器和第二組第三連接器可被設置在中介層的第一表面上。中介層可包括從第三連接器延伸到中介層的與第一表面相對的第二表面的第二內部互連器。外部互連器可被設置在中介層的第二表面上并且可連接到第二內部互連器。
[0012]根據實施方式，可提供一種包括封裝的電子系統。該封裝可包括；第一半導體芯片;第二半導體芯片，其被設置為電連接到第一半導體芯片的一部分；中介層，其包括電連接到第一半導體芯片的另一部分的第二內部互連器。該封裝可包括介電層，該介電層填充第二半導體芯片與中介層之間的間隙并且暴露第二半導體芯片的與第一半導體芯片相對的表面以及中介層的與第一半導體芯片相對的表面。該封裝可包括設置在第二半導體芯片的表面上的外部互連器，中介層可與第一半導體芯片相對并且在介電層的表面上。外部互連器可連接到第二內部互連器。
【附圖說明】
[0013]圖1是示出根據實施方式的半導體封裝的示例的表示的橫截面圖。
[0014]圖2是示出根據實施方式的半導體封裝的示例的表示的布局圖。
[0015]圖3是示出根據實施方式的半導體封裝的示例的表示的橫截面圖。
[0016]圖4是示出根據實施方式的半導體封裝中所采用的互連結構的示例的表示的橫截面圖。
[0017]圖5是示出根據實施方式的半導體封裝的互連結構的示例的表示的平面圖。
[0018]圖6是示出根據實施方式的半導體封裝的外部連接結構的示例的表示的橫截面圖。
[0019]圖7是示出根據實施方式的半導體封裝的示例的表示的橫截面圖。
[0020]圖8是示出根據實施方式的半導體封裝的示例的表示的橫截面圖。
[0021]圖9是示出根據實施方式的半導體封裝中所采用的第二半導體芯片的示例的表示的橫截面圖。
[0022]圖10至圖17是示出根據實施方式的半導體封裝的制造方法的示例的表示的橫截面圖。
[0023]圖18是示出包括根據實施方式的封裝的電子系統的示例的表示的框圖。
【具體實施方式】
[0024]將理解，盡管本文中可能使用術語第一、第二、第三等來描述各種元件，這些元件不應受這些術語限制。這些術語僅用于將一個元件與另一元件相區分。因此，在不脫離概念或實施方式的教導的情況下，一些實施方式中的第一元件在其它實施方式中可被稱為第二元件。
[0025]還將理解，當元件被稱為在另一元件“上”、“上方”、“下面”、“下方”、“旁邊”、“中”或“內部”時，它可直接在所述另一元件“上”、“上方”、“下面”、“下方”、“旁邊”、“中”或“內部”，或者也可存在中間元件。因此，本文所使用的諸如“上”、“上方”、“下面”、“下方”、“旁邊”、“中”或“內部”的術語僅出于描述特定實施方式的目的，而非旨在限制概念或實施方式。
[0026]還將理解，當元件被稱作“連接”或“聯接”至另一元件時，它可直接連接或聯接至所述另一元件，或者可存在中間元件。相比之下，當元件被稱作“直接連接”或“直接聯接”至另一元件時，不存在中間元件。用于描述元件或層之間的關系的其它詞語應該以相似的方式來解釋。
[0027]各種實施方式通常可涉及具有中介層的半導體封裝及其制造方法。
[0028]在以下實施方式中，可通過利用晶片(die)切割工藝將諸如晶圓(wafer)的半導體基板分離成多個晶片來獲得半導體芯片。在一些情況下，各個半導體芯片可包括安裝在封裝基板上的半導體晶片或者層疊在封裝基板上的多個半導體晶片。如果多個半導體晶片層疊在封裝基板上以形成半導體封裝，則所述多個半導體晶片可通過諸如硅通孔(TSV)的直通電極(或者通孔)彼此電連接。半導體芯片可對應于存儲器芯片。存儲器芯片可包括集成在半導體基板上和/或半導體基板中的動態隨機存取存儲器(DRAM)電路、靜態隨機存取存儲器(SRAM)電路、閃存電路、磁隨機存取存儲器(MRAM)電路、電阻隨機存取存儲器(ReRAM)電路、鐵電隨機存取存儲器(FeRAM)電路或者相變隨機存取存儲器(PcRAM)電路。
[0029]在一些實施方式中，半導體芯片可對應于邏輯芯片，例如具有各種功能的片上系統(SoC) AoC可包括微處理器、微控制器、數字信號處理核心或接口。微處理器可包括中央處理單元(CPU)或圖形處理單元(GPU)。半導體芯片可以是高帶寬存儲器(HBM)。
[0030]在高性能計算系統中，在存儲器裝置中可能發生瓶頸現象。因此，可采用諸如HBM的下一代高性能DRAM裝置作為半導體存儲器裝置。HBM可對應于包括利用TSV技術層疊的多個存儲器晶片以獲得其高帶寬的存儲器標準。HBM可具有大量輸入/輸出(I/0)引腳(例如，1024個I/O引腳)以加寬存儲器帶寬。因此，SIP中可采用中介層以實現數量與所增加的I/O引腳對應的信號線。
[0031]SIP可能需要大量互連線以將多個半導體芯片彼此電連接。因此，SIP可采用中介層來增加設置在有限區域中的互連線的數量。中介層可利用用于形成半導體晶片的工藝來制造。因此，中介層的互連線可被形成為具有精細間距或精細寬度。中介層的互連線的寬度可小于一微米。因此，中介層可具有增加設置在有限區域中的互連線的數量的優點。另外，中介層可包括諸如TSV的直通電極(或通孔)，這些直通電極(或通孔)將設置在中介層的底表面上的下互連線電連接到設置在中介層的頂表面上的上互連線。中介層的互連線可被形成為具有精細間距。中介層的互連線的間距可小于諸如印刷電路板(PCB)的一般封裝基板的互連線的間距。例如，在SIP中可米用利用娃晶圓制造的娃中介層。
[0032]圖1是示出根據實施方式的半導體封裝10的示例的表示的橫截面圖，圖2示出半導體封裝1的布局圖的示例的表示。
[0033]參照圖1和圖2，半導體封裝10可包括第一半導體芯片100、層疊在第一半導體芯片100的表面上的第二半導體芯片200以及將第一半導體芯片100電連接和物理連接到第二半導體芯片200的中介層300。第二半導體芯片200可被安裝在第一半導體芯片100上以與第一半導體芯片100的一部分(例如，第一半導體芯片100的第一區域102)交疊。在實施方式中，第一半導體芯片100的第一區域102可對應于第一半導體芯片100的中心部分。中介層300可被安裝在第一半導體芯片100上以與第一半導體芯片100的另一部分(例如，第一半導體芯片100的第二區域103)交疊。在實施方式中，第一半導體芯片100的第二區域103可包括第一半導體芯片100的兩個邊緣。第二半導體芯片200和中介層300可并排設置在第一半導體芯片100的表面上。中介層300可包括分別設置在構成第一半導體芯片100的第二區域103的兩個邊緣上的第一中介層300A和第二中介層300B。即，第一中介層300A和第二中介層300B可分別設置在第二半導體芯片200的兩側。第一中介層300A和第二中介層300B可被設置為彼此間隔開。盡管圖2示出第一中介層300A和第二中介層300B彼此分離開的示例，本公開不限于此。例如，在一些實施方式中，第二半導體芯片200可被設置在第一中介層300A與第二中介層300B之間，并且第一中介層300A和第二中介層300B可彼此物理連接以構成在平面圖中圍繞第二半導體芯片200的中介層300。
[0034]第一半導體芯片100和第二半導體芯片200可具有不同的尺寸。例如，第二半導體芯片200的寬度可小于第一半導體芯片100的寬度。第一半導體芯片100可以是實現有集成電路的半導體晶片，或者可按照包括半導體晶片以及包封半導體晶片的模制構件在內的單個封裝形式提供。第二半導體芯片200也可以是實現有集成電路的半導體晶片，或者可按照包括半導體晶片以及包封半導體晶片的模制構件在內的單個封裝形式提供。第一半導體芯片100和第二半導體芯片200可被設置為具有不同的功能。
[0035]第一半導體芯片100可包括以SoC封裝形式提供的邏輯芯片。第一半導體芯片100可包括集成有應用處理器、諸如CPU或GPU的微處理器、微控制器、數字信號處理核心或接口的半導體晶片，或者可包括包含被模制構件包封的半導體晶片的半導體封裝。第二半導體芯片200可以是諸如DRAM裝置的存儲器裝置。第二半導體芯片200可以是具有HBM方案的存儲器芯片。第二半導體芯片200可與第一半導體芯片100通信。第二半導體芯片200可以是HBM芯片。
[0036]在半導體封裝10需要大容量存儲器的情況下，半導體封裝10可具有多個第二半導體芯片200。當包括在第一半導體芯片100中的處理器的操作需要大容量存儲器時，第二半導體芯片200可被配置為包括高度集成的存儲器芯片或者多個第二半導體芯片200，所述多個第二半導體芯片200可電連接到第一半導體芯片100。所述多個第二半導體芯片200可在第一半導體芯片100上以一維或二維方式排列。在一些實施方式中，第二半導體芯片200可包括具有不同功能或不同尺寸的多個芯片。另選地，第二半導體芯片200可包括具有相同功能或相同尺寸的多個芯片。
[0037]盡管圖1示出第二半導體芯片200被設置在第一半導體芯片100的第一區域102上的示例，本公開不限于此。例如，在一些其它實施方式中，多個第二半導體芯片200可被設置在第一半導體芯片100的第二區域103上，中介層300可被設置在第一半導體芯片100的第一區域102上。第一半導體芯片100可具有彼此相對的第五表面109(即，第一半導體芯片100的第二表面)和第六表面108(即，第一半導體芯片100的第一表面)，第二半導體芯片200可具有彼此相對的第三表面209(即，第二半導體芯片200的第二表面)和第四表面208(即，第二半導體芯片200的第一表面)。第二半導體芯片200可被安裝在第一半導體芯片100上以使得第二半導體芯片200的第三表面209面向第一半導體芯片100的第五表面109。
[0038]第一連接器410可被設置在第一半導體芯片100的第五表面109上。第一連接器410可以是微型凸塊。第二連接器420可被設置在第二半導體芯片200的第三表面209上。第二連接器420可以是微型凸塊。第二連接器420可分別與第一區域102上的第一連接器410組合，彼此組合的第一連接器410和第二連接器420可構成將第二半導體芯片200電連接和物理連接到第一半導體芯片100的第一聯接結構402。各個第一連接器410可通過導電互連器490與任一個第二連接器420電組合和物理組合。第一連接器410和第二連接器420可彼此組合以提供凸塊連接結構。因此，具有凸塊連接結構的第一聯接結構402可減小第一半導體芯片100與第二半導體芯片200之間的電通路的長度。由于第二半導體芯片200被設置為與第一半導體芯片100交疊，所以第一半導體芯片100與第二半導體芯片200之間的電連接通路可被實現為較短。因此，第一半導體芯片100與第二半導體芯片200之間的信號傳輸速度可變得更快，第一半導體芯片100與第二半導體芯片200之間的數據傳輸速率也可增大。
[0039]第一半導體芯片100的第二區域103上的第一連接器410可分別與中介層300的第三連接器430組合。第三連接器430可被設置在中介層300的第一表面309上并且可與第一半導體芯片100的第二區域103上的第一連接器410組合。第三連接器430可以是諸如微型凸塊的導電連接構件。第三連接器430以及與第三連接器430組合的第一連接器410可構成將中介層300電連接和物理連接到第一半導體芯片100的第二聯接結構403。各個第三連接器430可通過導電互連器490與任一個第一連接器410電組合和物理組合。第三連接器430和第一連接器410可彼此組合以提供凸塊連接結構。因此，具有凸塊連接結構的第二聯接結構403可減小第一半導體芯片100與中介層300之間的電通路的長度。由于中介層300被設置為與第一半導體芯片100交疊，所以第一半導體芯片100與中介層300之間的電連接通路可被實現為較短。因此，第一半導體芯片100與中介層300之間的信號傳輸速度可變得更快，第一半導體芯片100與中介層300之間的數據傳輸速率也可增大。
[0040]第一連接器410、第二連接器420和第三連接器430中的每一個可具有幾微米至幾十微米的尺寸。例如，第一連接器410、第二連接器420和第三連接器430中的每一個可具有小于100微米的直徑。第一連接器410、第二連接器420和第三連接器430可被排列為具有約10微米至約100微米的第一間距Pl。
[0041]中介層300可被設置為與第一半導體芯片100交疊以使得中介層300的第一表面309面向第一半導體芯片100的第五表面109。中介層300可包括從第二聯接結構403延伸的第二內部互連器310(即，內部互連器)。第二內部互連器310可從中介層300的第一表面309延伸到中介層300的與第一表面309相對的第二表面308。第二內部互連器310可以是基本上穿透中介層300的主體的通孔(例如，硅通孔(TSV))。中介層300可包括利用硅基板制造的硅中介層。由于第二內部互連器310包括通孔，所以半導體封裝10的電信號通路的長度可減小。
[0042]半導體封裝10還可包括圍繞第一聯接結構402的側壁和第二聯接結構403的側壁的底部填充層510。介電層550可填充第二半導體芯片200與中介層300之間的間隙。介電層550和底部填充層510可構成第一保護層500。例如，介電層550可以是包含環氧組分(例如，環氧模制復合物(EMC)材料)的環氧樹脂層，或者可以是包含橡膠組分(例如，聚合物材料或硅橡膠材料)的層。介電層550可被設置為暴露中介層300的與第一半導體芯片100相對的第二表面308以及第二半導體芯片200的與第一半導體芯片100相對的第四表面208。在一些實施方式中，底部填充層510和介電層550可由相同的材料組成。例如，包括底部填充層510和介電層550的第一保護層500可由EMC材料組成。
[0043]外部互連器600可被設置在中介層300的第二表面308和第二半導體芯片200的第四表面208上。外部互連器600可包括設置在中介層300的第二表面308和第二半導體芯片200的第四表面208上的多條再分配線。一些再分配線可延伸到介電層550的表面上。各個外部互連器600可與至少一個第二內部互連器310組合以電連接到第一半導體芯片100。外部互連器600還可通過第一半導體芯片100電連接到第二半導體芯片200。絕緣層630可被設置在中介層300的第二表面308與外部互連器600之間以將外部互連器600相對于中介層300電絕緣。絕緣層630還可被設置在第二半導體芯片200的第四表面208與外部互連器600之間以將外部互連器600相對于第二半導體芯片200電絕緣。外部互連器600的端部可穿透絕緣層630以接觸第二內部互連器310。絕緣層630可延伸以覆蓋介于第二半導體芯片200與中介層300之間的介電層550的表面。絕緣層630可以是介電層。
[0044]各個外部互連器600可包括第一外部連接器700可附接到的至少一個外部接觸部分600A。第一外部連接器700可與外部電子系統、外部PCB或外部模塊板組合或連接。各個外部互連器600還可包括與充當電路互連線的軌跡圖案對應的外部延伸600B。即，外部延伸600B可從外部延伸600B延伸以將外部延伸600B電連接到任一個第二內部互連器310。一些外部互連器600可延伸到第二半導體芯片200的第四表面208上，或者外部互連器600可包括設置在第二半導體芯片200的第四表面208上的一些圖案。一些外部互連器600可延伸到介電層550的表面上，或者外部互連器600可包括設置在介電層550的表面上的一些圖案。半導體封裝10還可包括設置在絕緣層630上以覆蓋外部互連器600的第二保護層650。第二保護層650可具有暴露外部接觸部分600A的開口窗口 651并且可覆蓋外部延伸600B。第二保護層650可包括介質材料，例如阻焊材料。如上所述，第一外部連接器700可附接到外部接觸部分600A并且可電連接到外部電子系統或外部基板。第一外部連接器700可被排列為具有第二間距P2，該第二間距P2大于第一連接器410、第二連接器420或第三連接器430的第一間距Pl。例如，第二間距P2可在約40微米至約400微米的范圍內。各個第一外部連接器700可以是寬度大于第一連接器410、第二連接器420和第三連接器430中的每一個的寬度的凸塊或焊球。
[0045]圖3是示出根據實施方式的半導體封裝30的示例的表示的橫截面圖。圖4是示出根據實施方式的半導體封裝中所采用的互連結構的示例的表示的橫截面圖，圖5是示出根據實施方式的半導體封裝的互連結構的示例的表示的平面圖。在圖3、圖4和圖5中，與圖1和圖2中所使用的相同標號表示相同的元件。
[0046]參照圖3，半導體封裝30可包括具有第五表面109的第一半導體芯片100，第一連接器410設置在該第五表面109上。第一半導體芯片100可包括第一區域102和第二區域103。第一連接器410可被分成多個組。例如，第一連接器410可包括設置在第一半導體芯片100的第二區域103的一部分上的第一組第一連接器410A、設置在第一半導體芯片100的第一區域102的一部分上的第二組第一連接器410B、設置在第一半導體芯片100的第一區域102的另一部分上的第三組第一連接器410C以及設置在第一半導體芯片100的第二區域103的另一部分上的第四組第一連接器410D。
[0047]設置在中介層300的第一表面309上的一些第三連接器430(例如，設置在第一中介層300A的第一表面309上的第一組第三連接器430A)可通過導電互連器490與第一組第一連接器410A組合。第一組第三連接器430A、與第一組第三連接器430A組合的第一組第一連接器410A以及介于第一組第三連接器430A與第一組第一連接器410A之間的導電互連器490可構成將第一中介層300A電連接到第一半導體芯片100的第一組第二聯接結構403A。
[0048]設置在第二半導體芯片200的第三表面209上的一些第二連接器420(例如，第一組第二連接器420B)可通過導電互連器490與第二組第一連接器410B組合。第一組第二連接器420B、與第一組第二連接器420B組合的第二組第一連接器410B以及介于第一組第二連接器420B與第二組第一連接器410B之間的導電互連器490可構成將第二半導體芯片200電連接到第一半導體芯片100的第一組第一聯接結構402B。
[0049]設置在第二半導體芯片200的第三表面209上的其它第二連接器420(例如，第二組第二連接器420C)可通過導電互連器490與第三組第一連接器410C組合。第二組第二連接器420C、與第二組第二連接器420C組合的第三組第一連接器410C以及介于第二組第二連接器420C與第三組第一連接器410C之間的導電互連器490可構成將第二半導體芯片200電連接到第一半導體芯片100的第二組第一聯接結構402C。
[0050]設置在中介層300的第一表面309上的其它第三連接器430(例如，設置在第二中介層300B的第一表面309上的第二組第三連接器430B)可通過導電互連器490與第四組第一連接器410D組合。第二組第三連接器430B、與第二組第三連接器430B組合的第四組第一連接器410D以及介于第二組第三連接器430B與第四組第一連接器410D之間的導電互連器490可構成將第二中介層300B電連接到第一半導體芯片100的第二組第二聯接結構403B。
[0051 ] 包括第二組第三連接器430B、第四組第一連接器410D和導電互連器490的第二組第二聯接結構403B可提供將第一半導體芯片100電連接到第二中介層300B的第二內部互連器310的第一電通路145。第一電通路145還可通過第二中介層300B的第二內部互連器310將第一半導體芯片100電連接到外部互連器600。由于第一電通路145直接將第一半導體芯片100連接到第二中介層300B并且將第一半導體芯片100電連接到設置在第二中介層300B的第二表面308上的外部互連器600，所以第一半導體芯片100與外部互連器600之間的電通路或信號通路的長度可減小。因此，第一半導體芯片100與連接到外部互連器600的外部電子系統(或外部基板)之間的信號傳輸速度可變得更快，并且第一半導體芯片100與外部電子系統(或外部基板)之間的數據傳輸速率也可增大。
[0052]包括第二組第二連接器420C、第三組第一連接器410C和導電互連器490的第二組第一聯接結構402C可提供將第一半導體芯片100電連接到第二半導體芯片200的第三電通路143。第三電通路143可直接將第一半導體芯片100連接到第二半導體芯片200，而無需任何額外的互連線。因此，第一半導體芯片100與第二半導體芯片200之間的電通路或信號通路的長度可減小。結果，第一半導體芯片100與第二半導體芯片200之間的信號傳輸速度可變得更快，并且第一半導體芯片100與第二半導體芯片200之間的數據傳輸速率也可增大。
[0053]包括第一組第三連接器430A、第一組第一連接器410A和導電互連器490的第一組第二聯接結構403A可通過第一半導體芯片100電連接到包括第一組第二連接器420B、第二組第一連接器410B和導電互連器490的第一組第一聯接結構402B。即，第一組第二聯接結構403A和第一組第一聯接結構402B可提供通過第一半導體芯片100和第一中介層300A將第二半導體芯片200電連接到一些外部互連器600的第二電通路142。第一內部互連器141可被設置在第一半導體芯片100的第五表面109上以將第一組第二聯接結構403A電連接到第一組第一聯接結構402B。如圖4和圖5所示，各個第一內部互連器141可包括設置在第一半導體芯片100的第五表面109上的第一內部接觸部分14IA、設置在第一半導體芯片100的第五表面109上的第二內部接觸部分141B以及將第一內部接觸部分141A連接到第二內部接觸部分141B的內部延伸141C。任一個第一組第一連接器410A可與第一內部接觸部分141A組合，任一個第二組第一連接器410B可與第二內部接觸部分141B組合。因此，第一內部互連器141可將第一組第二聯接結構403A連接到第一組第一聯接結構402B。
[0054]圖6是示出根據實施方式的半導體封裝的外部連接結構的示例的表示的橫截面圖。在圖6中，與圖1和圖2中所使用的相同的標號表示相同的元件。
[0055]參照圖6，設置在中介層300的第二表面308上的外部互連器600可延伸到半導體芯片200的與中介層300相鄰的第四表面208上。半導體芯片200和中介層300可并排地設置在第一半導體芯片100上，與中介層300中的第二內部互連器310的端部組合的外部互連器600可以是延伸到半導體芯片200的第四表面208上的軌跡圖案。介電層550可填充半導體芯片200與中介層300之間的間隙并且可暴露半導體芯片200的第四表面208和中介層300的第二表面308。外部互連器600可延伸到介電層550的表面551上。半導體芯片200的第四表面208可基本上與中介層300的第二表面308共面，介電層550的表面551也可基本上與半導體芯片200的第四表面208和中介層300的第二表面308共面。因此，由介電層550的表面551、半導體芯片200的第四表面208和中介層300的第二表面308提供的完整表面可基本上平坦，沒有不平坦的輪廓。結果，外部互連器600可被設置為具有精細尺寸。即，介電層550、半導體芯片200和中介層300可提供包括介電層550的表面551、半導體芯片200的第四表面208和中介層300的第二表面308的基本上平坦的表面或平坦表面。因此，設置在平坦表面551、208和308上的外部互連器600可被形成為具有小于第二間距P2的精細間距。這是因為在形成外部互連器600的光刻工藝期間抑制了由于不平坦的表面輪廓引起的圖案變形或圖案扭曲。絕緣層630可被設置在第二半導體芯片200的第四表面208與外部互連器600之間以將外部互連器600相對于第二半導體芯片200電絕緣。
[0056]圖7是示出根據實施方式的半導體封裝70的示例的表示的橫截面圖。在圖7中，與圖1和圖2中所使用的相同標號表示相同的元件。
[0057]參照圖7，半導體封裝70可包括第一半導體芯片100、層疊在第一半導體芯片100上的第二半導體芯片200以及層疊在第一半導體芯片100上的中介層300。半導體封裝70還可包括設置在第一半導體芯片100的第六表面108上的散熱器850。第一半導體芯片100可以是包括應用處理器、微處理器、控制器等的SoC。因此，在第一半導體芯片100執行各種邏輯運算時第一半導體芯片100可生成大量熱。散熱器850可附接到第一半導體芯片100的第六表面108以將從第一半導體芯片100生成的熱輻射。為了改進半導體封裝70的熱輻射效率，可在散熱器850與第一半導體芯片100的第六表面108之間設置熱界面材料層(未示出)。
[0058]圖8是示出根據實施方式的半導體封裝80的示例的表示的橫截面圖。在圖8中，與圖1至圖7中所使用的相同標號表示相同的元件。
[0059]參照圖8，半導體封裝80可包括第一半導體芯片100、層疊在第一半導體芯片100上的第二半導體芯片200以及層疊在第一半導體芯片100上的中介層300。半導體封裝80還可包括將第一半導體芯片100和第二半導體芯片200電連接到外部電子系統或外部基板的外部互連器600。半導體封裝80還可包括封裝基板810，該封裝基板810具有電連接到附接到外部互連器600的第一外部連接器700的第二外部連接器870。封裝基板810可包括將第一外部連接器700電連接到第二外部連接器870的第三內部互連器811。第三內部互連器811可由多層互連結構以及設置在其中的過孔連接結構組成。封裝基板810可以是PCB。第二外部連接器870可被排列成具有比第一外部連接器700的間距大的間距，或者可被設置為具有比第一外部連接器700的寬度大的寬度。第二外部連接器870可以是焊球。
[0000]第一半導體芯片100、第二半導體芯片200和中介層300可層疊在封裝基板810上。第三保護層830可被設置在封裝基板810的表面上以覆蓋安裝在封裝基板810上的第一半導體芯片100的側壁、第二半導體芯片200的側壁和中介層300的側壁。第三保護層830可填充第一外部連接器700之間的間隙。第三保護層830可包括諸如EMC材料或樹脂材料的絕緣材料。
[0061]半導體封裝80還可包括設置在第一半導體芯片100的第六表面108上的散熱器850。散熱器850可延伸以覆蓋第三保護層830的與第一半導體芯片100的第六表面108相鄰的表面。第一半導體芯片100可以是包括應用處理器、微處理器、控制器等的SoC。因此，在第一半導體芯片100執行各種邏輯運算時第一半導體芯片100可生成大量熱。散熱器850可附接到第一半導體芯片100的第六表面108以將從第一半導體芯片100生成的熱輻射。為了改進半導體封裝80的熱輻射效率，可在散熱器850與第一半導體芯片100的第六表面108之間設置熱界面材料層(未示出)。
[0062]圖9是示出根據實施方式的半導體封裝中所采用的第二半導體芯片200的示例的表示的橫截面圖。
[0063]參照圖3和圖9，安裝在第一半導體芯片100上的第二半導體芯片200可包括被第四保護層259包封的半導體晶片250。半導體晶片250可包括在硅晶圓或半導體基板上實現的集成電路。半導體晶片250可以是諸如DRAM裝置的存儲器裝置。第二半導體芯片200可按照被圍繞半導體晶片250的第四保護層259包封的單個封裝形式來提供，第二連接器420可附接到第二半導體芯片200的第三表面209。
[0064]第二半導體芯片200可由單個半導體晶片250組成。另選地，第二半導體芯片200可包括多個半導體晶片250以增加第二半導體芯片200的存儲器容量。例如，半導體晶片250可被配置為包括垂直地層疊的第一半導體晶片至第四半導體晶片251、253、255和257。第一半導體晶片至第四半導體晶片251、253、255和257可具有相同的形式和相同的功能或者基本上相同的形式和相同的功能。
[0065]第四保護層259可被設置為覆蓋第一半導體晶片至第四半導體晶片251、253、255和257的層疊結構的側壁并且暴露與第一半導體晶片至第四半導體晶片251、253、255和257中的最下側晶片對應的第四半導體晶片257的底表面。所暴露的第四半導體晶片257的底表面可對應于第二半導體芯片200的第四表面208。第四保護層259可包括EMC材料或硅樹脂材料。第四保護層259可利用模制工藝來形成。在第四半導體晶片257的底表面(S卩，第四表面208)暴露的情況下，從半導體晶片250生成的熱可被容易地輻射到外部。第四半導體晶片257的厚度可大于其它半導體晶片251、253和255的厚度以便保護底表面被暴露的第四半導體晶片257免受外部環境的應力影響。第一半導體晶片至第三半導體晶片251、253和255可具有基本上相同的厚度，第一半導體晶片至第三半導體晶片251、253和255中的每一個可比第四半導體晶片257薄。結果，第二半導體芯片200的總厚度可減小。
[0066]在構成半導體晶片250的第一半導體晶片至第四半導體晶片251、253、255和257中可設置包括第四內部互連器261(例如，TSV)的互連結構。在第一半導體晶片至第四半導體晶片251、253、255和257中可設置第五內部互連器263以將第四內部互連器261電連接到設置在第一半導體晶片至第四半導體晶片251、253、255和257的表面上的第三內部接觸部分265以充當著陸焊盤(landing pads)。導電連接器264可被設置在第一半導體晶片至第四半導體晶片251、253、255和257之間以將第一半導體晶片至第四半導體晶片251、253、255和257彼此電連接和機械連接。導電連接器264可以是微型凸塊。連接焊盤(未示出)可另外設置在第四內部互連器261的端部并且可與導電連接器264組合。沒有半導體晶片層疊在第一半導體晶片至第四半導體晶片251、253、255和257當中的與最下側的半導體晶片對應的第四半導體晶片257的底表面上。因此，在第四半導體晶片257中可不設置諸如TSV的第四內部互連器261。
[0067]半導體晶片250可層置在基底晶片270的底表面上。基底晶片270可電連接到半導體晶片250并且可被設置為包括用于第一半導體芯片100與第二半導體芯片200(或半導體晶片250)之間的數據通信(或信號傳輸)的第一接口 210。第一接口 210可被配置為提供物理層(PHY區域)的功能。基底晶片270可具有測試功能、用于修復半導體晶片250的損壞的存儲器單元的修復功能以及用于PHY區域和I/O焊盤的再分配的功能。
[0068]基底晶片270可通過TSV連接到半導體晶片250。例如，基底晶片270可包括第六內部互連器271(例如，TSV)，第六內部互連器271通過第五內部互連器263和導電連接器264電連接到半導體晶片250的第四內部互連器261。第六內部互連器271可按照點對點方式分別連接到第一半導體晶片251中的第五內部互連器263。另外，第一半導體晶片251中的第五內部互連器263還可按照點對點方式分別連接到第一半導體晶片251中的第四內部互連器261。例如，第六內部互連器271可被設置在基底晶片270的中心部分中，基底晶片270的中心部分與半導體晶片250的設置有第四內部互連器261和第五內部互連器263的中心部分交置。
[0069]基底晶片270還可包括第七內部互連器279和第八內部互連器277，第七內部互連器279和第八內部互連器277將第六內部互連器271電連接到設置在第二半導體芯片200的第三表面209上的第二連接器420。第八內部互連器277可被設置在基底晶片270中以將基底晶片270的中心部分中的一些第四內部互連器261連接到設置在基底晶片270的邊緣(S卩，第二半導體芯片200的邊緣)上的第二組第二連接器420C。第八內部互連器277可構成第二接口 272的PHY區域。第二接口 272的PHY區域可被設置為面向第一半導體芯片100。因此，第二接口 272可僅通過第二組第二連接器420C連接到第一半導體芯片100。結果，可使第二接口272的PHY區域與第一半導體芯片100之間的互連線的長度最小化。
[0070]第七內部互連器279可被設置在基底晶片270中以將基底晶片270的中心部分中的一些第四內部互連器261連接到設置在基底晶片270的另一邊緣(S卩，第二半導體芯片200的另一邊緣)上的第一組第二連接器420B。第七內部互連器279和第一組第二連接器420B可構成將半導體晶片250電連接到第一中介層(圖3的300A)的直接接入區域。直接接入區域可被設置為提供中介層300與第二半導體芯片200之間的直接接入通路，而無需第一半導體芯片100的插入。在測試第二半導體芯片200的同時，中介層300與第二半導體芯片200之間的這種直接接入通路可用作信號通路。
[0071]包括垂直地層疊的基底晶片270和半導體晶片250的第二半導體芯片200可按照HBM芯片的形式提供。
[0072]圖10至圖17是示出根據實施方式的半導體封裝的制造方法的示例的表示的橫截面圖。
[0073]參照圖10，提供包括第一半導體芯片2100的半導體晶圓2100W。第一半導體芯片2100可通過在半導體裝置的制造中所使用的各種工藝來形成。各個第一半導體芯片2100可對應于參照圖1至圖3所描述的第一半導體芯片100。第一半導體芯片2100可被形成為通過劃道2100S彼此間隔開。即，劃道2100S可被限定為第一半導體芯片2100之間的分界區域或邊界區域。
[0074]第一連接器2410可形成在第一半導體芯片2100的第五表面2109上。形成在各個第一半導體芯片2100上的第一連接器2410可包括設置在第一半導體芯片2100的第二區域2103(與圖3的第二區域103對應)的一部分上的第一組第一連接器(圖3的410A)、設置在第一半導體芯片2100的第一區域2102(與圖3的第一區域102對應)的一部分上的第二組第一連接器(圖3的410B)、設置在第一半導體芯片2100的第一區域2102的另一部分上的第三組第一連接器(圖3的410C)以及設置在第一半導體芯片2100的第二區域2103的另一部分上的第四組第一連接器(圖3的410D)。第一連接器2410可由微型凸塊形成。
[0075]如參照圖3所述，第一組第二聯接結構(圖3的403A)可通過第一內部互連器(圖3和圖4的141)連接到第一組第一聯接結構(圖3的402B)。因此，與第一內部互連器(圖3和圖4的141)對應的互連線可形成在各個第一半導體芯片2100的第五表面2109上以將第一組第二聯接結構(圖3的403A)電連接到第一組第一聯接結構(圖3的402B)。
[0076]圖11示出設置第二半導體芯片2200T的步驟的示例的表示。
[0077]參照圖11，可將第二半導體芯片2200T安裝在半導體晶圓2100W上。可引入各個第二半導體芯片2200T以提供與參照圖1和圖3所描述的第二半導體芯片200對應的半導體芯片。第二半導體芯片2200T可被設置為具有比第二半導體芯片200的厚度大的厚度Tl。在將第二半導體芯片2200T安裝在半導體晶圓2100W上之前，可在各個第二半導體芯片2200T的第三表面2209上形成第二連接器2420。在將第二半導體芯片2200T安裝在半導體晶圓2100W上的同時，第二連接器2420可利用導電互連器2490與一些第一連接器2410組合。
[0078]各個第二半導體芯片2200T的一些第二連接器2420可包括參照圖3所描述的第一組第二連接器(圖3的420B)并且可與第二組第一連接器(圖3的410B)組合以構成與一些第一聯接結構2402對應的第一組第一聯接結構(圖3的402B)。另外，各個第二半導體芯片2200T的其它第二連接器2420可包括參照圖3所描述的第二組第二連接器(圖3的420C)并且可與第三組第一連接器(圖3的410C)組合以構成與其它第一聯接結構2402對應的第二組第一聯接結構(圖3的402C)。底部填充層2510可被引入第一半導體芯片2100與第二半導體芯片2200T之間的間隙中。
[°079 ]圖12示出設置中介層2300的步驟的示例的表示。
[0080]參照圖12，可將中介層2300安裝在半導體晶圓2100W上，使得中介層2300和第二半導體芯片2200T并排設置。如參照圖1和圖3所描述的，中介層2300可按照中介層基板的形式來提供。中介層2300可具有比圖3所示的中介層300的厚度大的厚度T2。在一些實施方式中，中介層2300的厚度T2可等于第二半導體芯片2200T的厚度Tl。另選地，中介層2300的厚度T2可不同于第二半導體芯片2200T的厚度Tl。
[0081 ]在將中介層2300安裝在半導體晶圓2100W上之前，可在各個中介層2300的第一表面2309上形成第三連接器2430。在中介層2300被安裝在半導體晶圓2100W上的同時，第三連接器2430可與一些第一連接器2410組合。
[0082]一些第三連接器2430可對應于參照圖3所描述的第二組第三連接器430B并且可通過導電互連器2490與第四組第一連接器(圖3的410D)組合以構成與一些第二聯接結構2403對應的第二組第二聯接結構(圖3的403B)。
[0083]其它第三連接器2430可對應于參照圖3所描述的第一組第三連接器430A并且可通過導電互連器2490與第一組第一連接器(圖3的410A)組合以構成與其它第二聯接結構2403對應的第一組第二聯接結構(圖3的403A)。
[0084]各個中介層2300可包括從第一表面2430上的第三連接器2430延伸到中介層2300的主體中的第二內部互連器2310。與第三連接器2430相對的第二內部互連器2310的端部2310E可被埋入中介層2300的主體中，而沒有穿透中介層2300。第二內部互連器2310可以是TSV0
[0085]圖13示出形成介電層2500T的步驟的示例的表示。
[0086]參照圖13，可在半導體晶圓2100W上形成介電層2500T以覆蓋第二半導體芯片2200T和中介層2300。介電層2500T可被形成為填充第二半導體芯片2200T與中介層2300之間的間隙。介電層2500T可利用模制工藝由EMC材料形成。
[0087]圖14示出減小第二半導體芯片2200T和中介層2300的厚度的步驟的示例的表示。
[0088]參照圖14，可減小第二半導體芯片2200T和中介層2300的厚度以暴露第二內部互連器2310的端部2310E。具體地講，可利用諸如凹進工藝、拋光工藝或回蝕工藝的平坦化工藝對介電層2500T進行蝕刻以暴露第二半導體芯片2200T和中介層2300，還可利用平坦化工藝對所暴露的第二半導體芯片2200T和所暴露的中介層2300進行蝕刻，直至第二內部互連器2310的端部2310E暴露為止。結果，第二半導體芯片2200T和中介層2300可被平坦化以具有小于初始厚度Tl和T2的厚度。即使第二半導體芯片2200T的初始厚度Tl不同于中介層2300的初始厚度T2，平坦化的第二半導體芯片2200T的厚度可基本上等于平坦化的中介層2300的厚度。因此，平坦化的第二半導體芯片2200T的與半導體晶圓2100W相對的表面可基本上與平坦化的中介層2300的與半導體晶圓2100W相對的表面共面。
[0089]圖15示出形成外部互連器2600的步驟的示例的表示。
[0090]參照圖15，可在平坦化的第二半導體芯片2200T的表面、平坦化的中介層2300的表面和平坦化的介電層2500的表面上形成外部互連器2600。外部互連器2600可用作再分配線。可通過沉積導電層并且通過將導電層圖案化來形成外部互連器2600。外部互連器2600可被形成為具有軌跡圖案形狀。平坦化的第二半導體芯片2200T的表面、平坦化的中介層2300的表面和平坦化的介電層2500的表面可提供整體平坦的表面，而沒有不平坦的表面輪廓。因此，外部互連器2600可被形成為具有精細尺寸。即，外部互連器2600可被形成為具有精細間距并且可用作高度集成的電路圖案。
[0091]圖16示出形成第一外部連接器2700的步驟的示例的表示。
[0092]參照圖16，可在平坦化的第二半導體芯片2200T的表面、平坦化的中介層2300的表面和平坦化的介電層2500的表面上形成第二保護層2650。第二保護層2650可被形成為暴露外部互連器2600的外部接觸部分。第二保護層2650可被形成為包括阻焊層。第一外部連接器2700可形成在所暴露的外部互連器2600的接觸部分上。
[0093]圖17示出形成單獨的半導體封裝的步驟的示例的表示。
[0094]參照圖17，可利用沿著劃道2100S執行的晶片切割工藝將晶圓2100W分離成多個半導體封裝。各個半導體封裝可對應于參照圖1和圖3描述的半導體封裝10和30中的任一個。
[0095]如參照圖10至圖17所述，可利用晶圓級封裝技術來制造半導體封裝以提供SIP。
[0096]圖18是示出包括根據一些實施方式的封裝中的至少一個的電子系統8710的示例的表示的框圖。電子系統8710可包括控制器8711、輸入/輸出裝置8712和存儲器8713。根據實施方式的封裝可被實現為包括控制器8711和存儲器8713。控制器8711、輸入/輸出裝置8712和存儲器8713可通過提供數據移動的通路的總線8715來彼此聯接。
[0097]在實施方式中，控制器8711可包括一個或更多個微處理器、數字信號處理器、微控制器和/或能夠執行與這些組件相同的功能的邏輯裝置。控制器8711或存儲器8713可包括根據本公開的實施方式的一個或更多個半導體封裝。輸入/輸出裝置8712可包括從鍵區、鍵盤、顯示裝置、觸摸屏等當中選擇出的至少一個。存儲器8713是用于存儲數據的裝置。存儲器8713可存儲要由控制器8711等執行的數據和/或命令。
[0098]存儲器8713可包括諸如DRAM的易失性存儲器裝置和/或諸如閃存的非易失性存儲器裝置。例如，閃存可被安裝到諸如移動終端或臺式計算機的信息處理系統。閃存可構成固態盤(SSD)。在此示例中，電子系統8710可在閃存系統中穩定地存儲大量數據。
[0099]電子系統8710還可包括接口8714，接口 8714被配置為向通信網絡發送數據以及從通信網絡接收數據。接口 8714可以是有線型或無線型。例如，接口 8714可包括天線或者有線或無線收發器。
[0100]電子系統8710可被實現為移動系統、個人計算機、工業計算機或者執行各種功能的邏輯系統。例如，移動系統可以是個人數字助理(PDA)、便攜式計算機、平板計算機、移動電話、智能電話、無線電話、膝上型計算機、存儲卡、數字音樂系統和信息發送/接收系統中的任一個。
[0101]如果電子系統8710是能夠執行無線通信的設備，則電子系統8710可用在諸如CDMA(碼分多址)、GSM(全球移動通信系統)、NADC(北美數字蜂窩)、E-TDMA(增強時分多址)、TCDAM(寬帶碼分多址)XDMA2000、LTE(長期演進)和Wibro(無線寬帶互聯網)的通信系統中。
[0102]為了例示性目的公開了本公開的實施方式。本領域技術人員將理解，在不脫離本公開和附圖的范圍和精神的情況下，可進行各種修改、添加和替代。
[0103]相關申請的交叉引用
[0104]本申請要求2015年4月13日提交于韓國知識產權局的韓國申請N0.10-的優先權，其整體以引用方式并入本文。
【主權項】
1.一種半導體封裝，該半導體封裝包括: 第一半導體芯片； 第二半導體芯片，該第二半導體芯片被設置為與所述第一半導體芯片的一部分交疊并且通過第一聯接結構連接到所述第一半導體芯片； 中介層，該中介層被設置為與所述第一半導體芯片的另一部分交疊并且通過第二聯接結構連接到所述第一半導體芯片，其中，所述中介層的第一表面面向所述第一半導體芯片，并且所述中介層包括從所述第一表面上的所述第二聯接結構延伸到所述中介層的與所述第一表面相對的第二表面的內部互連器；以及 外部互連器，所述外部互連器被設置在所述中介層的所述第二表面上并且連接到所述內部互連器。2.根據權利要求1所述的半導體封裝，其中，所述外部互連器中的至少一個延伸到所述第二半導體芯片的第一表面上，所述第二半導體芯片的所述第一表面與所述第二半導體芯片的面向所述第一半導體芯片的第二表面相對。3.根據權利要求2所述的半導體封裝，其中，所述中介層和所述第二半導體芯片被并排設置在所述第一半導體芯片上。4.根據權利要求3所述的半導體封裝，該半導體封裝還包括介電層，該介電層被配置為填充所述中介層與所述第二半導體芯片之間的間隙并且暴露所述中介層的所述第二表面和所述第二半導體芯片的所述第一表面。5.根據權利要求4所述的半導體封裝，其中，所述外部互連器中的至少一個延伸到所述介電層的與所述中介層的所述第二表面相鄰的表面上。6.根據權利要求4所述的半導體封裝，其中，所述中介層的所述第二表面基本上與所述第二半導體芯片的所述第一表面共面。7.根據權利要求4所述的半導體封裝， 其中，所述介電層的表面基本上與所述中介層的所述第二表面和所述第二半導體芯片的所述第一表面共面;并且 其中，所述介電層的所述表面將所述中介層的所述第二表面連接到所述第二半導體芯片的所述第一表面。8.根據權利要求1所述的半導體封裝，其中，一些所述第二聯接結構和一些所述內部互連器提供將所述第一半導體芯片電連接到一些所述外部互連器的第一電通路。9.根據權利要求8所述的半導體封裝，其中，其它所述第二聯接結構、其它所述內部互連器和一些所述第一聯接結構提供通過所述第一半導體芯片將所述第二半導體芯片電連接到一些所述外部互連器的第二電通路。10.根據權利要求9所述的半導體封裝，該半導體封裝還包括將其它所述第二聯接結構電連接到一些所述第一聯接結構的第一內部互連器。11.根據權利要求9所述的半導體封裝，其中，各個所述內部互連器包括基本上穿透所述中介層的娃通孔TSV。12.根據權利要求9所述的半導體封裝，其中，其它所述第一聯接結構提供將所述第二半導體芯片電連接到所述第一半導體芯片的第三電通路。13.根據權利要求1所述的半導體封裝， 其中，所述第二半導體芯片與所述第一半導體芯片的中心部分交疊;并且 其中，所述中介層包括第一中介層和第二中介層，所述第一中介層和所述第二中介層分別與所述第一半導體芯片的兩個邊緣交疊。14.根據權利要求1所述的半導體封裝，該半導體封裝還包括設置在所述第一半導體芯片的第一表面上的散熱器，所述第一半導體芯片的所述第一表面與所述第一半導體芯片的面向所述第二半導體芯片的第二表面相對， 其中，所述第一半導體芯片的所述第二表面面向所述第二半導體芯片和所述中介層。15.根據權利要求1所述的半導體封裝，該半導體封裝還包括分別附接到所述外部互連器的第一外部連接器。16.根據權利要求15所述的半導體封裝，該半導體封裝還包括: 封裝基板，該封裝基板具有被配置用于電連接到所述第一外部連接器的第二外部連接器；以及 保護層，該保護層被配置為覆蓋安裝在所述封裝基板上的所述第一半導體芯片和所述第二半導體芯片。17.根據權利要求1所述的半導體封裝，其中，所述第二半導體芯片包括層疊有具有硅通孔TSV的多個存儲器芯片的高帶寬存儲器HBM芯片。18.根據權利要求1所述的半導體封裝， 其中，所述第一聯接結構包括: 第一組第一連接器，所述第一組第一連接器被設置在所述第一半導體芯片的表面上；以及 第二連接器，所述第二連接器被設置在所述第二半導體芯片的表面上并且分別與所述第一組第一連接器組合，并且 其中，所述第二聯接結構包括: 第二組第一連接器，所述第二組第一連接器被設置在所述第一半導體芯片的表面上；以及 第三連接器，所述第三連接器被設置在所述中介層的表面上并且分別與所述第二組第一連接器組合。19.一種半導體封裝，該半導體封裝包括: 第一半導體芯片，該第一半導體芯片包括設置在所述第一半導體芯片的表面上的第一組第一連接器、第二組第一連接器、第三組第一連接器和第四組第一連接器并且包括被配置用于將所述第一組第一連接器連接到所述第二組第一連接器的第一內部互連器； 第二半導體芯片，該第二半導體芯片與所述第一半導體芯片的一部分交疊并且包括設置在所述第二半導體芯片的表面上的第一組第二連接器和第二組第二連接器，其中，所述第一組第二連接器分別與所述第二組第一連接器組合，所述第二組第二連接器分別與所述第三組第一連接器組合； 中介層，該中介層與所述第一半導體芯片的另一部分交疊并且包括分別與所述第一組第一連接器組合的第一組第三連接器以及分別與所述第四組第一連接器組合的第二組第三連接器，其中，所述第一組第三連接器和所述第二組第三連接器被設置在所述中介層的第一表面上，并且所述中介層包括從所述第三連接器延伸到所述中介層的與所述第一表面相對的第二表面的內部互連器；以及 外部互連器，所述外部互連器被設置在所述中介層的所述第二表面上并且連接到所述內部互連器。20.一種半導體封裝，該半導體封裝包括: 第一半導體芯片； 第二半導體芯片，該第二半導體芯片被設置為電連接到所述第一半導體芯片的一部分； 中介層，該中介層包括電連接到所述第一半導體芯片的另一部分的內部互連器； 介電層，該介電層被配置為填充所述第二半導體芯片與所述中介層之間的間隙并且暴露所述第二半導體芯片的與所述第一半導體芯片相對的表面以及所述中介層的與所述第一半導體芯片相對的表面；以及 外部互連器，所述外部互連器被設置在所述第二半導體芯片的與所述第一半導體芯片相對的表面和所述中介層的與所述第一半導體芯片相對的表面上并且被設置在所述介電層的表面上， 其中，所述外部互連器連接到所述內部互連器。
【文檔編號】H01L23/532GK106057788SQ201610009648
【公開日】2016年10月26日
【申請日】2016年1月8日 公開號201610009648.4, CN 106057788 A, CN 106057788A, CN 201610009648, CN-A-106057788, CN106057788 A, CN106057788A, CN201610009648, CN201610009648.4
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