半導體結構及其制造方法
【專利摘要】半導體結構包括襯底、第一半導體鰭、第二半導體鰭和第一輕摻雜漏極(LDD)區。第一半導體鰭設置在襯底上。第一半導體鰭具有頂面和側壁。第二半導體鰭設置在襯底上。第一半導體鰭和第二半導體鰭彼此間隔開納米尺度的距離。第一輕摻雜漏極(LDD)區至少設置在第一半導體鰭的頂面和側壁中。本發明的實施例還涉及半導體結構的制造方法。
【專利說明】半導體結構及其制造方法
[0001]優先權聲明和交叉引用
[0002]本申請要求2015年4月22日提交的美國臨時申請第62/151,286號的優先權，其內容結合于此作為參考。
技術領域
[0003]本發明總的來說涉及半導體器件，更具體地涉及鰭式場效應晶體管(FinFET)。
【背景技術】
[0004]雙柵極金屬氧化物半導體場效應晶體管(雙柵極M0SFET)為將兩個柵極并入單個器件中的M0SFET。由于它們的結構包括從襯底延伸的薄“鰭”，因此這些器件還稱為鰭式場效應晶體管(FinFET)。雙柵極是指在溝道兩側上均存在柵極，其允許柵極從兩側控制溝道。此外，FinFET可減少短溝道效應以及提供較高的電流。其他FinFET結構也可包括三個或多個有效柵極。

【發明內容】

[0005]本發明的實施例提供了一種半導體結構，包括:襯底;第一半導體鰭，設置在所述襯底上，其中，所述第一半導體鰭具有頂面和側壁;第二半導體鰭，設置在所述襯底上，其中，所述第一半導體鰭和所述第二半導體鰭彼此間隔開納米尺度的距離；以及第一輕摻雜漏極(LDD)區，至少設置在所述第一半導體鰭的頂面和側壁中。
[0006]本發明的另一實施例提供了一種制造半導體結構的方法，所述方法包括:在襯底上形成至少一個半導體鰭，其中，所述半導體鰭具有頂面和側壁;在所述半導體鰭的頂面和側壁上形成至少一個介電層;在所述介電層上形成包含至少一種雜質的富摻雜劑層；以及驅使所述雜質通過所述介電層進入所述半導體鰭中。
[0007]本發明的又一實施例提供了一種制造半導體結構的方法，所述方法包括:在襯底上形成至少一個第一半導體鰭和至少一個第二半導體鰭，其中，所述第一半導體鰭具有頂面和側壁;在所述第一半導體鰭的頂面和側壁上形成至少一個第一介電層;形成第一光刻膠以覆蓋所述第二半導體鰭，所述第一介電層未被覆蓋;將至少一種第一雜質注入所述第一介電層中；去除所述第一光刻膠；以及將所述第一雜質驅至所述第一半導體鰭中。
【附圖說明】
[0008]在閱讀附圖時，本發明的各個方面可從下列詳細描述獲得最深入理解。應當注意，根據工業中的標準實踐，各個部件并非按比例繪制。實際上，為了清楚的討論，可任意增大或減小各個部件的尺寸。
[0009]圖1至圖17是根據一些實施例的在制造鰭式場效應晶體管(FinFET)的中間階段的截面圖。
[0010]圖18示出了用于實施等離子體離子輔助沉積(PIAD)的裝置。
[0011]圖19示出在等離子體離子輔助沉積(PIAD)期間施加的示意性射頻(RF)和直流(DC)偏壓。
【具體實施方式】
[0012]下列公開提供了許多用于實現所提供主題的不同特征的不同實施例或實例。下文描述組件和布置的具體實例以簡化本公開。當然，這些僅為實例并且不旨在限制本發明。例如，下列描述中，第二部件上方或上形成第一部件可包括其中第一和第二部件直接接觸形成的實施例，并且還可包括在第一和第二部件之間可形成額外部件，使得所述第一和第二部件可以不直接接觸的實施例。此外，本公開在各個實施例中可重復參考標號和/或字符。該重復是為了簡單和清楚的目的，并且本身并不指示所討論的各個實施例和/或配置之間的關系。
[0013]此外，為便于描述，空間相對術語如“在…之下(beneath)”、“在…下方(below)”、“下部(lower)”、“在…之上(above)”、“上部(upper)”等在本文可用于描述附圖中示出的一個元件或部件與另一個(或另一些)元件或部件的關系。除附圖中描述的方位之外，空間相對術語旨在包括器件在使用中或運行中的不同方位。裝置可以其他方式定向(旋轉90度或在其他方位上)，本文使用的空間相對描述符可同樣地作相應解釋。
[0014]參考圖1，形成集成電路結構。示出的集成電路結構包括部分晶圓100，晶圓100包括襯底110。襯底110可由諸如金剛石、硅(Si)、鍺(Ge)、碳化硅(SiC)、硅-鍺(SiGe)或其組合的半導體材料制成。襯底110可摻雜P-型或η-型雜質。可在襯底110中或上方形成諸如淺溝槽隔離(STI)區域120的隔離區域。在STI區域120的頂面之上形成半導體鰭130和140。襯底110包括第一器件區I中的部分和第二器件區II中的部分。半導體鰭130位于第一器件區I中，而半導體鰭140位于第二器件區II中。在一些實施例中，第一器件區I用于形成N-型鰭式場效應晶體管(FinFET)，而第二器件區II用于形成P-型FinFET。
[0015]在一些實施例中，通過首先形成淺溝槽隔離(STI)區域120，然后使STI區域120的頂面凹進至低于襯底110的起始頂面的水平面而形成半導體鰭130和140。由此，STI區域120之間的襯底110的剩余部分成為半導體鰭130和140。在半導體鰭130和140由與襯底110不同的材料制成的實施例中，可通過使相鄰STI區域120之間的襯底110的頂部凹進以形成凹槽和在凹槽中重新生長與襯底110不同的半導體材料來形成半導體鰭130和140。然后，可去除STI區域120的頂部，但不去除STI區域120的底部，使得相鄰STI區域120之間的重新生長的半導體材料的頂部成為半導體鰭130和140。半導體鰭130和140可具有溝道摻雜劑，該溝道摻雜劑通過注入或者通過與生長半導體鰭130和140同時實施的原位摻雜引入。
[0016]參考圖2，在半導體鰭130和140上方形成柵極介電層150和柵電極層160。在一些實施例中，柵極介電層150由例如二氧化硅(S12)制成并通過原位蒸汽生成(ISSG)氧化形成。柵極介電層150具有從約0.5nm至約1nm的范圍內的厚度。在一些其他實施例中，例如，柵極介電層150由高-k介電材料制成。高-k介電材料的介電常數大于二氧化硅(S12)的介電常數，具體為約4，或甚至大于約7。高-k介電材料可包括含鋁電介質，諸如Al2O3、Hf AlO、!1伙1(^、412抑；含!^材料，諸如!1?)2、1^5丨(\、^7\1(\、!^2^丨(\、^^(^;和/或其他材料，諸如LaA103和Zr02。在柵極介電層150上形成柵電極層160。柵電極層160可由諸如摻雜多晶娃、金屬、金屬氮化物或其組合的導電材料制成。
[0017]參考圖3，然后，將柵電極層160圖案化以形成柵極堆疊件。在一些實施例中，可使用柵極介電層150覆蓋半導體鰭130和140。在一些其他實施例中，還將柵極介電層150圖案化，使得半導體鰭130和140具有未被柵極介電層150和柵電極層160覆蓋的部分。
[0018]參考圖4，在半導體鰭130和140上方形成密封間隔件170。密封間隔件170由諸如氮化硅(Si3N4)、碳氮氧化硅(SiCON)、碳氮化硅(SiCN)或其組合的介電材料制成。密封間隔件170具有從約Inm至約10nm、從約Inm至約7nm或從約5nm至約1nm的范圍內的厚度。圖4至圖17為沿著圖3的線A-A截取的截面圖。因此，未示出圖案化的柵電極層160。
[0019]參考圖5，形成光刻膠180并將其圖案化以覆蓋第二器件區II，同時保持第一器件區I未覆蓋。具體地，通過例如旋轉涂覆將光刻膠180施加在晶圓100上。然后，預烘焙光刻膠180以驅除過量的光刻膠溶劑。在預烘焙后，將光刻膠180暴露于強光的圖案。暴露于光引起化學變化，該化學變化使一些光刻膠180可溶于顯影劑。可在顯影之前實施曝光后烘焙(PEB)以幫助減少駐波現象，駐波現象由入射光的破壞性和建設性干涉圖案所致。然后，將顯影劑施加在光刻膠180上以去除一些可溶于顯影劑的光刻膠180。然后，硬烘焙剩余的光刻膠180以固化剩余的光刻膠180。
[0020]在圖案化光刻膠180后，在密封間隔件170上形成富摻雜劑層190。例如，可通過等離子體離子輔助沉積(PIAD)形成富摻雜劑層190。具體地，可將晶圓100放入如圖18所示的用于實施PIAD的裝置300中。裝置300包括室310以及與室310連接的電源320和330，在室310中放置晶圓100。電源320可為具有可程序化脈沖調制功能的射頻(RF)電源，同時電源330可為用于提供DC偏壓的直流(DC)電源。
[0021]電源320和330可彼此獨立地運行。可將電源320和330程序化以獨立地打開和關閉而不彼此影響。如圖5示出的，使用如圖18所示的裝置300，在第一器件區I中的密封間隔件170上形成富摻雜劑層190。富摻雜劑層190具有至少一種雜質，其用于在半導體鰭130中形成輕摻雜漏極(LLD)區。取決于產生的鰭式場效應晶體管(FinFET)的導電類型，富摻雜劑層190可具有η-型雜質(雜質)或P-型雜質(雜質)。例如，如果產生的FinFET為η-型FinFET，則富摻雜劑層190中的雜質可為磷、砷或其組合，而如果產生的FinFET為P-型FinFET，則富摻雜劑層190中的雜質可為硼、銦或其組合。在一些實施例中，第一器件區I用于形成N-型FinFET，因此富摻雜劑層190中的雜質為磷、砷或其組合。富摻雜劑層190中的雜質的原子百分比可大于約80%、90%、95%或甚至99%，并且實際上可為純雜質層。
[0022]取決于富摻雜劑層190的組成，室310(圖18所示)中的工藝氣體可包括AsH3、B2H6、PH3、BF3、諸如Xe、Ar、He、Ne、Kr等的稀釋氣體。將射頻(RF)電源320(圖18所示)打開以產生等離子體350。例如，RF電源320的功率可在從約50瓦至約1000瓦的范圍內，盡管也可使用更大或更小的功率。在一些實施例中，在形成富摻雜劑層190的整個期間將RF電源320持續打開。在一些其他實施例中，如在圖19中示意性示出的，使RF電源320脈沖化(處于開和關模式)以提高富摻雜劑層190的一致性(階梯覆蓋性)，其中如圖5所示的，富摻雜劑層190的一致性可使用比值T’/T表示，厚度T ’為富摻雜劑層190側壁部分的厚度，厚度T為富摻雜劑層190的頂部的厚度。在一些實施例中，一致性(比值T’/T)可大于約50%。
[0023]在富摻雜劑層190的形成期間，或者將圖18所示的直流(DC)電源330關閉，或者使其具有低于約1.5kV的較低偏壓，使得在富摻雜劑層形成期間沒有不需要的無定形化層形成。在一些實施例中，DC電源330的偏壓輸出在從約OkV至約1.5kV的范圍內。較低或甚至零的DC偏壓可降低形成工藝的定向性，因此可將富摻雜劑層190作為單獨的層沉積在密封間隔件170上方。在富摻雜劑層190的形成期間由DC電源330提供的DC偏壓也可為脈沖的(打開和關閉)，如圖19不意性不出的。
[0024]參考圖6，實施撞擊注入(knock-on implantat1n)以撞擊富摻雜劑層190中的雜質進入密封間隔件170、柵極介電層150和/或半導體鰭130中。撞擊注入中使用的離子可包括諸如Xe、Ar、Ne、He、Kr或其組合的惰性氣體離子，或對產生的鰭式場效應晶體管(FinFET)的特征沒有不利影響的其他離子。在一些實施例中，撞擊注入通過惰性氣體離子的散射誘導。此外，可通過如圖18所示的裝置300實施撞擊注入和等離子體離子輔助沉積(PIAD)。在一些實施例中，可認為PIAD和撞擊注入是沉積和離子模式的等離子體摻雜(PLAD)工藝。
[0025]參考圖7，在如圖6所示的撞擊注入后，可在富摻雜劑層190上形成覆蓋層200。在隨后的退火工藝期間，覆蓋層200可防止雜質從富摻雜劑層190外擴散。覆蓋層200由諸如氮化硅(Si3N4)、碳氮氧化硅(SiCON)、碳氮化硅(SiCN)或其組合的介電材料制成。在一些實施例中，覆蓋層200可為偏置(offset)或偽間隔件電介質。覆蓋層200具有從約0.5nm至約1nm的范圍內的厚度。例如，通過化學氣相沉積(CVD)形成覆蓋層200。
[0026]參考圖8，在將晶圓100退火前，例如，通過等離子體灰化或剝離將光刻膠180從晶圓100中去除。等離子體灰化使用等離子體源以產生諸如氧或氟的單原子活性物質。活性物質與光刻膠180結合以形成灰，使用真空栗去除灰。剝離使用諸如丙酮或苯酚溶劑的光刻膠剝離劑以從晶圓100中去除光刻膠180。
[0027]參考圖9，富摻雜劑層190、密封間隔件170和/或柵極介電層150中的雜質通過固相擴散(SB))驅動的退火工藝擴散至半導體鰭130中以形成輕摻雜漏極(LDD)區135。可在去除光刻膠180后實施sro驅動的退火工藝，使得退火工藝可在高溫下進行較長一段時間(例如，從約I秒至約1秒的范圍內)，溫度例如在從約950 °C至1050 °C的范圍內。例如，退火工藝可為尖峰退火。可選地，光刻膠180(圖5至圖7中所示)可由可耐受退火工藝的高溫的硬掩模代替。在一些實施例中，硬掩模可由氮化硅、氮氧化硅或其組合制成。因此，可在去除硬掩模之前實施退火工藝。這些實施例的剩余工藝可與如圖5至圖7中所示的基本上相同，因此在本文不重復描述。
[0028]在實施例中，通過實施富摻雜劑層190，然后驅使雜質進入半導體鰭130，雜質可在半導體鰭130的頂面132和側壁134中到達期望的深度而無需考慮遮蔽效應(shadowingeffect)和/或等離子體鞘層效應，甚至在半導體鰭130和140彼此間隔開納米尺度的距離時。因此，可在半導體鰭130的頂面132和側壁134中形成輕摻雜漏極(LDD)區135。
[0029]從結構的觀點來看，輕摻雜漏極(LDD)區135和覆蓋LDD區135的密封間隔件170可摻雜基本上相同類型的雜質，和/或LDD區135和覆蓋LDD區135的柵極介電層150也可摻雜基本上相同類型的雜質。由于通過覆蓋LDD區135的密封間隔件170和/或柵極介電層150驅使雜質進入LDD區135中，覆蓋LDD區135的密封間隔件170和/或柵極介電層150中殘留的雜質和驅至LDD區135中的雜質可為基本上相同的類型。
[0030]參考圖10，形成光刻膠210并將其圖案化以覆蓋第一器件區I，同時保持第二器件區II未覆蓋。具體地，例如，通過旋轉涂覆將光刻膠210施加在晶圓100上。然后，預烘焙光刻膠210以驅除過量的光刻膠溶劑。在預烘焙后，將光刻膠210暴露于強光的圖案。暴露于光引起化學變化，該化學變化使一些光刻膠180可溶于顯影劑。可在顯影之前實施曝光后烘焙(PEB)以幫助減少駐波現象，駐波現象由入射光的破壞性和建設性干涉圖案所致。然后，將顯影劑施加在光刻膠210上以去除一些可溶于顯影劑的光刻膠210。然后，硬烘焙剩余的光刻膠210以固化剩余的光刻膠210。
[0031 ]參考圖11和12，可將增強擴散摻雜劑摻雜至第二器件區11中的密封間隔件170和/或柵極介電層150中。增強擴散摻雜劑能夠增強雜質的擴散，密封間隔件170和/或柵極介電層150中的雜質將在隨后的步驟中擴散至半導體鰭140中。在一些實施例中，第二器件區II用于形成P-型鰭式場效應晶體管(FinFET)，因此在隨后的步驟中將擴散至半導體鰭140的雜質可為硼。然而，由氮化物材料、氧化物材料或其組合制成的密封間隔件170和/或柵極介電層150傾向于阻止硼在密封間隔件170和/或柵極介電層150中的擴散。因此，可將增強擴散摻雜劑摻雜至密封間隔件170和/或柵極介電層150中以增強雜質在密封間隔件170和/或柵極介電層150中的擴散。在一些實施例中，例如，增強擴散摻雜劑為氟。
[0032]在一些實施例中，如討論的，增強擴散摻雜劑的摻雜可使用基本上相同的工藝(包括等離子體離子輔助沉積(PIAD)和撞擊注入工藝)，除了增強擴散摻雜劑可為例如氟之外。具體地，如圖11所示，通過PIAD在密封間隔件170上形成富增強擴散摻雜劑層215。如圖12所示，實施撞擊注入以撞擊富增強擴散摻雜劑層215中的增強擴散摻雜劑進入密封間隔件170和/或柵極介電層150中。撞擊注入中使用的離子可包括諸如Xe、Ar、Ne、He、Kr或其組合的惰性氣體離子，或對產生的鰭式場效應晶體管(FinFET)的特征沒有不利影響的其他離子。在一些實施例中，撞擊注入由惰性氣體離子的散射誘導。
[0033]參考圖13，在富增強擴散摻雜劑層215上形成富摻雜劑層220。可通過等離子體離子輔助沉積(PIAD)形成富摻雜劑層220。富摻雜劑層220的形成可使用與富摻雜劑層170的形成基本上相同的工藝，除了富摻雜劑層220可能具有與富摻雜劑層170不同類型的雜質之夕卜，因此在本文不重復描述。
[0034]參考圖14，實施撞擊注入以撞擊富摻雜劑層220中的雜質進入富增強擴散摻雜劑層215、密封間隔件170、柵極介電層150和/或半導體鰭140中。撞擊注入中使用的離子可包括諸如Xe、Ar、Ne、He、Kr或其組合的惰性氣體離子，或對產生的鰭式場效應晶體管(FinFET)的特征沒有不利影響的其他離子。在一些實施例中，撞擊注入由惰性氣體離子的散射誘導。圖14所示的撞擊注入可與圖6所示的撞擊注入基本上相同，除了富摻雜劑層220可能具有與富摻雜劑層170不同類型的雜質之外，因此在本文不重復描述。
[0035]參考圖15，在如圖14所示的撞擊注入后，可在富摻雜劑層220上形成覆蓋層230。在隨后的退火工藝期間，覆蓋層230可防止雜質從富摻雜劑層220外擴散。覆蓋層230由諸如氮化硅(Si3N4)、碳氮氧化硅(SiCON)、碳氮化硅(SiCN)或其組合的介電材料制成。在一些實施例中，覆蓋層230可為偏置(offset)或偽間隔件電介質。覆蓋層230具有從約0.5nm至約1nm的范圍內的厚度。例如，通過化學氣相沉積(CVD)形成覆蓋層230。
[0036]參考圖16，在將晶圓100退火前，通過例如等離子體灰化或剝離將光刻膠210從晶圓100中去除。等離子體灰化使用等離子體源以產生諸如氧或氟的單原子活性物質。活性物質與光刻膠210結合以形成灰，使用真空栗去除灰。剝離使用諸如丙酮或苯酚溶劑的光刻膠剝離劑以從晶圓100中去除光刻膠210。
[0037]參考圖17，富摻雜劑層220、富增強擴散摻雜劑層215、密封間隔件170和/或柵極介電層150中的雜質通過固相擴散(sro)驅動的退火工藝擴散至半導體鰭140中以形成輕摻雜漏極(LDD)區145。可在去除光刻膠210后實施SPD驅動的退火工藝，使得退火工藝可在高溫下進行較長一段時間(例如，從約I秒至約1秒的范圍內)，溫度例如在從約950 °C至1050 °C的范圍內。例如，退火工藝可為尖峰退火或浸泡退火。在一些實施例中，圖17所示的退火工藝可具有比圖9所示的退火工藝更大的熱預算。可選地，光刻膠210(圖10至圖15所示)可由可耐受退火工藝的高溫的硬掩模代替。在一些實施例中，硬掩模可由氮化硅、氮氧化硅或其組合制成。因此，可在去除硬掩模之前實施退火工藝。這些實施例的剩余工藝可與圖10至圖15中所示的基本上相同，因此在本文不重復描述。
[0038]在一些實施例中，當擴散至半導體鰭140中的雜質為硼時，可在O2環境中實施退火工藝。由氮化物材料、氧化物材料或其組合制成的密封間隔件170和/或柵極介電層150傾向于阻止硼在密封間隔件170和/或柵極介電層150中的擴散。因此，可在O2環境中實施退火工藝以增強硼在密封間隔件170和/或柵極介電層150中的擴散。
[0039]在實施例中，通過形成富摻雜劑層220，然后驅使雜質進入半導體鰭140，雜質可在半導體鰭140的頂面142和側壁144中到達期望的深度而無需考慮遮蔽效應(shadowingeffect)和/或等離子體鞘層效應，甚至在半導體鰭130和140彼此間隔開納米尺度的距離時。因此，可在半導體鰭140的頂面142和側壁144中形成輕摻雜漏極(LDD)區145。
[0040]從結構的觀點來看，輕摻雜漏極(LDD)區145和覆蓋LDD區145的密封間隔件170可摻雜基本上相同類型的雜質，和/或LDD區145和覆蓋LDD區145的柵極介電層150也可摻雜基本上相同類型的雜質。由于通過覆蓋LDD區145的密封間隔件170和/或柵極介電層150將雜質驅至LDD區145中，覆蓋LDD區145的密封間隔件170和/或柵極介電層150中殘留的雜質和驅至LDD區145中的雜質可具有基本上相同的類型。
[0041]應當理解，對于上文所示實施例，可實施額外工藝以完成半導體器件的制造。例如，這些額外工藝可包括源極/漏極外延循環、接觸件的形成、互連結構的形成(例如，提供半導體器件的電互連的線和通孔、金屬層和層間電介質)、鈍化層的形成和半導體器件的封裝。
[0042]為了在半導體鰭的頂面和側壁中形成輕摻雜漏極(LDD)區而無需考慮遮蔽效應和/或等離子體鞘層效應，在實施例中，實施間接等離子體摻雜(PLAD)工藝。即，形成富摻雜劑層，然后將富摻雜劑層中的雜質驅至半導體鰭中。通過實施PLAD工藝，雜質可在半導體鰭的頂面和側壁中到達期望的深度而無需考慮遮蔽效應和/或等離子體鞘層效應。
[0043]根據一些實施例，半導體結構包括襯底、第一半導體鰭、第二半導體鰭和第一輕摻雜漏極(LDD)區。第一半導體鰭設置在襯底上。第一半導體鰭具有頂面和側壁。第二半導體鰭設置在襯底上。第一半導體鰭和第二半導體鰭彼此間隔開納米尺度的距離。第一輕摻雜漏極(LDD)區至少設置在第一半導體鰭的頂面和側壁中。
[0044]在上述半導體結構中，還包括:至少覆蓋所述第一輕摻雜漏極(LDD)區的密封間隔件。
[0045]在上述半導體結構中，還包括:至少覆蓋所述第一輕摻雜漏極(LDD)區的密封間隔件，其中，所述第一輕摻雜漏極(LDD)區和所述密封間隔件摻雜基本上相同類型的雜質。
[0046]在上述半導體結構中，還包括:至少覆蓋所述第一輕摻雜漏極(LDD)區的柵極介電層。
[0047]在上述半導體結構中，還包括:至少覆蓋所述第一輕摻雜漏極(LDD)區的柵極介電層，其中，所述第一輕摻雜漏極(LDD)區和所述柵極介電層摻雜基本上相同類型的雜質。
[0048]在上述半導體結構中，其中，所述第二半導體鰭具有頂面和側壁;并且還包括:第二輕摻雜漏極(LDD)區，至少設置在所述第二半導體鰭的頂面和側壁中，其中，所述第一LDD區和所述第二 LDD區摻雜不同類型的雜質。
[0049]根據一些實施例，提供了制造半導體結構的方法。所述方法包括在襯底上形成至少一個半導體鰭，其中半導體鰭具有頂面和側壁;在半導體鰭的頂面和側壁上形成至少一個介電層;在介電層上形成包含至少一種雜質的富摻雜劑層；以及驅使雜質通過介電層進入半導體鰭中。
[0050]在上述方法中，其中，所述驅使包括:實施撞擊注入以撞擊所述雜質進入所述介電層中。
[0051]在上述方法中，其中，所述驅使包括:實施撞擊注入以撞擊所述雜質進入所述介電層中，其中，使用至少一種惰性氣體離子實施所述撞擊注入。
[0052]在上述方法中，還包括:在所述驅使之前將至少一種增強擴散摻雜劑注入所述介電層中，其中，所述增強擴散摻雜劑能夠增強所述雜質在所述介電層中的擴散。
[0053]在上述方法中，還包括:在所述驅使之前將至少一種增強擴散摻雜劑注入所述介電層中，其中，所述增強擴散摻雜劑能夠增強所述雜質在所述介電層中的擴散，其中，所述增強擴散摻雜劑為氟。
[0054]在上述方法中，其中，所述驅使包括:實施退火工藝以將所述雜質驅至所述半導體鰭中。
[0055]在上述方法中，其中，所述驅使包括:實施退火工藝以將所述雜質驅至所述半導體鰭中，所述方法還包括:在所述退火工藝之前在所述富摻雜劑層上形成覆蓋層。
[0056]在上述方法中，其中，所述驅使包括:實施退火工藝以將所述雜質驅至所述半導體鰭中，其中，在O2環境中實施所述退火工藝。
[0057]在上述方法中，其中，形成所述介電層包括:在所述半導體鰭的頂面和側壁上形成柵極介電層。
[0058]在上述方法中，其中，形成所述介電層包括:至少在所述半導體鰭的頂面和側壁上形成密封間隔件。
[0059]在上述方法中，其中，通過等離子體離子輔助沉積(PIAD)形成所述富摻雜劑層。
[0060]根據一些實施例，提供了制造半導體結構的方法。所述方法包括在襯底上形成至少一個第一半導體鰭和至少一個第二半導體鰭，其中第一半導體鰭具有頂面和側壁;在第一半導體鰭的頂面和側壁上形成至少一個第一介電層;形成第一光刻膠以覆蓋第二半導體鰭，第一介電層未被覆蓋;將至少一種第一雜質注入第一介電層中；去除第一光刻膠；以及將第一雜質驅至第一半導體鰭中。
[0061]在上述方法中，其中，所述第二半導體鰭具有頂面和側壁;其中，形成所述第一介電層還在所述第二半導體鰭的頂面和側壁上形成至少一個第二介電層;所述方法還包括:形成第二光刻膠以覆蓋所述第一介電層，所述第二介電層未被覆蓋;將至少一種第二雜質注入所述第二介電層中，其中，所述第一雜質和所述第二雜質具有不同的類型;去除所述第二光刻膠；以及將所述第二雜質驅至所述第二半導體鰭中。
[0062]在上述方法中，其中，所述注入包括等離子體摻雜工藝。
[0063]上述內容概括了幾個實施例的特征使得本領域技術人員可更好地理解本公開的各個方面。本領域技術人員應當理解他們可容易地使用本公開作為基礎來設計或修改其他工藝和結構以進行與本文介紹的實施例相同的目的和/或實現與其相同的優勢。本領域技術人員還應認識到這種等同結構并不背離本公開的實質和范圍，并且應認識到在不背離本公開實質和范圍的情況下他們可對本文進行多種改變、替換和修改。
【主權項】
1.一種半導體結構，包括: 襯底； 第一半導體鰭，設置在所述襯底上，其中，所述第一半導體鰭具有頂面和側壁； 第二半導體鰭，設置在所述襯底上，其中，所述第一半導體鰭和所述第二半導體鰭彼此間隔開納米尺度的距離；以及 第一輕摻雜漏極(LDD)區，至少設置在所述第一半導體鰭的頂面和側壁中。2.根據權利要求1所述的半導體結構，還包括: 至少覆蓋所述第一輕摻雜漏極(LDD)區的密封間隔件。3.根據權利要求2所述的半導體結構，其中，所述第一輕摻雜漏極(LDD)區和所述密封間隔件摻雜基本上相同類型的雜質。4.根據權利要求1所述的半導體結構，還包括: 至少覆蓋所述第一輕摻雜漏極(LDD)區的柵極介電層。5.根據權利要求4所述的半導體結構，其中，所述第一輕摻雜漏極(LDD)區和所述柵極介電層摻雜基本上相同類型的雜質。6.根據權利要求1所述的半導體結構，其中，所述第二半導體鰭具有頂面和側壁;并且 還包括: 第二輕摻雜漏極(LDD)區，至少設置在所述第二半導體鰭的頂面和側壁中，其中，所述第一 LDD區和所述第二 LDD區摻雜不同類型的雜質。7.—種制造半導體結構的方法，所述方法包括: 在襯底上形成至少一個半導體鰭，其中，所述半導體鰭具有頂面和側壁； 在所述半導體鰭的頂面和側壁上形成至少一個介電層； 在所述介電層上形成包含至少一種雜質的富摻雜劑層；以及 驅使所述雜質通過所述介電層進入所述半導體鰭中。8.根據權利要求7所述的方法，其中，所述驅使包括: 實施撞擊注入以撞擊所述雜質進入所述介電層中。9.根據權利要求8所述的方法，其中，使用至少一種惰性氣體離子實施所述撞擊注入。10.一種制造半導體結構的方法，所述方法包括: 在襯底上形成至少一個第一半導體鰭和至少一個第二半導體鰭，其中，所述第一半導體鰭具有頂面和側壁； 在所述第一半導體鰭的頂面和側壁上形成至少一個第一介電層； 形成第一光刻膠以覆蓋所述第二半導體鰭，所述第一介電層未被覆蓋； 將至少一種第一雜質注入所述第一介電層中； 去除所述第一光刻膠；以及 將所述第一雜質驅至所述第一半導體鰭中。
【文檔編號】H01L29/10GK106067479SQ201510979036
【公開日】2016年11月2日
【申請日】2015年12月23日 公開號201510979036.3, CN 106067479 A, CN 106067479A, CN 201510979036, CN-A-106067479, CN106067479 A, CN106067479A, CN201510979036, CN201510979036.3
【發明人】蔡俊雄, 游國豐, 陳科維
【申請人】臺灣積體電路制造股份有限公司