半導體裝置及其制造方法
【專利摘要】本發明的實施方式提供一種能夠提高特性的半導體裝置及其制造方法。實施方式的半導體裝置包括：n型SiC襯底；n型SiC層，設置在SiC襯底上，具有第一表面，且n型雜質濃度比SiC襯底低；多個p型第一SiC區域，設置在SiC層的第一表面；多個p型第二SiC區域，設置在第一SiC區域的各者中，且p型雜質濃度比第一SiC區域高；多個硅化物層，設置在第二SiC區域的各者上，在第二SiC區域的相反側具有第二表面，且SiC襯底到第二表面的距離與SiC襯底到第一表面的距離的差量為0.2μm以下；第一電極，與SiC層及硅化物層相接地進行設置；以及第二電極，與SiC襯底相接地進行設置。
【專利說明】半導體裝置及其制造方法
[0001][相關申請案]
[0002]本申請案享有以日本專利申請案2015-51892號(申請日:2015年3月16日)作為基礎申請案的優先權。本申請案通過參照該基礎申請案而包含基礎申請案的所有內容。
技術領域
[0003]本發明的實施方式涉及一種半導體裝置及其制造方法。
【背景技術】
[0004]作為肖特基勢皇二極管(SBD)的一構造，有MPS(Merged PIN Schottky d1de，混合PIN肖特基二極管)。在MPS中，通過使從相鄰的P型層擴展的耗盡層夾斷，能緩和肖特基電極界面的電場強度，減少逆向偏壓時的漏電流。而且，由于陽極電極與P型層進行歐姆接觸，故而當陽極電壓升高時，電洞從P型層注入而產生漂移層的傳導率調變。因此，具備與PIN 二極管同樣高的浪涌電流耐受性。
[0005]關于使用SiC (碳化硅)的MPS，為了使陽極電極與P型層進行歐姆接觸，優選在P型層與陽極電極之間設置硅化物層。然而，有產生由硅化物層引起的漏電流增大等特性劣化的擔憂。

【發明內容】

[0006]本發明的實施方式提供一種能夠抑制由硅化物層引起的特性劣化的半導體裝置及其制造方法。
[0007]實施方式的半導體裝置包括:n型SiC襯底；n型SiC層，設置在所述SiC襯底上，具有第一表面，且η型雜質濃度比所述SiC襯底低；多個P型第一 SiC區域，設置在所述SiC層的所述第一表面；多個P型第二 SiC區域，設置在所述第一 SiC區域的各者中，且P型雜質濃度比所述第一 SiC區域高；多個硅化物層，設置在所述第二 SiC區域的各者上，在所述第二 SiC區域的相反側具有第二表面，且所述SiC襯底到所述第二表面的距離與所述SiC襯底到所述第一表面的距離的差量為0.2 μπι以下；第一電極，與所述SiC層及所述硅化物層相接地進行設置；以及第二電極，與所述SiC襯底相接地進行設置。
【附圖說明】
[0008]圖1是第一實施方式的半導體裝置的示意剖視圖。
[0009]圖2是第一實施方式的半導體裝置的主要部分的示意剖視圖。
[0010]圖3(a)?(h)是表示第一實施方式的半導體裝置的制造方法的剖視圖。
[0011]圖4是比較例的半導體裝置的示意剖視圖。
[0012]圖5是第二實施方式的半導體裝置的示意剖視圖。
[0013]圖6(a)?⑴是表示第二實施方式的半導體裝置的制造方法的剖視圖。
[0014]圖7是第三實施方式的半導體裝置的示意剖視圖。
[0015]圖8是比較例的半導體裝置的示意剖視圖。
[0016]圖9是第四實施方式的半導體裝置的示意剖視圖。
【具體實施方式】
[0017]以下，一邊參照附圖一邊對本發明的實施方式進行說明。另外，在以下說明中，對相同部件等標注相同符號，且對已說明過一次的部件等適當省略其說明。
[0018]而且，在以下說明中，η\ η、η及P +、p、P的記法表示各導電型中的雜質濃度的相對高低。即，η+表示與η相比，η型雜質濃度相對更高，η表示與η相比，η型雜質濃度相對更低。而且，P+表示與P相比，P型雜質濃度相對更高，P表示與P相比，P型雜質濃度相對更低。另外，也存在將η+型、η型僅記載為η型，將ρ+型、P型僅記載為P型的情況。
[0019]雜質濃度例如能夠通過SIMS (Secondary 1n Mass Spectrometry，二次離子質譜法)進行測定。而且，雜質濃度的相對高低例如也能夠根據利用SCM(Scanning CapacitanceMicroscopy，掃描電容顯微法)所求得的載子濃度的高低進行判斷。
[0020](第一實施方式)
[0021]本實施方式的半導體裝置包括:n型SiC襯底；n型SiC層，設置在SiC襯底上，具有第一表面，且η型雜質濃度比SiC襯底低；多個P型第一 SiC區域，設置在SiC層的第一表面；多個P型第二 SiC區域，設置在第一 SiC區域的各者中，且P型雜質濃度比第一 SiC區域高；多個硅化物層，設置在第二 SiC區域的各者上，在第二 SiC區域的相反側具有第二表面，且SiC襯底到第二表面的距離與SiC襯底到第一表面的距離的差量為0.2 μ m以下；第一電極，與SiC層及硅化物層相接地進行設置；以及第二電極，與SiC襯底相接地進行設置。
[0022]圖1是本實施方式的半導體裝置的示意剖視圖。本實施方式的半導體裝置為MPS。
[0023]MPS100包含n+型陰極區域(SiC襯底)10、n型漂移層(SiC層)12、p型第一陽極區域(第一 SiC區域)14、P+型第二陽極區域(第二 SiC區域)16、P型保護環區域18、硅化物層20、場氧化膜22、陽極電極(第一電極)24、及陰極電極(第二電極)26。
[0024]n+型陰極區域(SiC襯底)10例如為4H-SiC構造的SiC襯底。η+型陰極區域10含有η型雜質。η型雜質例如為氮(N)。η型雜質的雜質濃度例如為I X 119以上且IXlO21Cm3以下。
[0025]η型漂移層(SiC層)12是設置在η +型陰極區域10上。η型漂移層12含有η型雜質。η型雜質例如為氮(N)。η型漂移層12的雜質濃度低于η +型陰極區域10的雜質濃度。η型雜質的雜質濃度例如為IXlO15以上且2X1016cm3以下。η型漂移層12的膜厚例如為3 μπι以上且30 μm以下。
[0026]另外，也可在n+型陰極區域10與η型漂移層12之間設置η型緩沖層(未圖示)，其具有η型雜質的雜質濃度處于η+型陰極區域10的雜質濃度與η型漂移層12的雜質濃度之間的濃度。
[0027]P型第一陽極區域(第一 SiC區域)14是在η型漂移層12的表面設置多個。P型第一陽極區域14含有P型雜質。P型雜質例如為鋁(Al)。P型雜質的雜質濃度例如為5X 116Cm 3以上且 5X 10 17cm 3以下。
[0028]P型第一陽極區域14的深度例如為0.5 μπι以上且2 μπι以下。ρ型第一陽極區域14的寬度例如為1.0 μπι以上且10.0 μπι以下。P型第一陽極區域14彼此的間隔例如為
1.0 μ m以上且5.0 μ m以下。
[0029]p+型第二陽極區域(第二 SiC區域)16是設置在ρ型第一陽極區域14中。ρ +型第二陽極區域16是設置在ρ型第一陽極區域14的表面。設置多個P+型第二陽極區域16。
[0030]ρ+型第二陽極區域16含有ρ型雜質。ρ型雜質例如為鋁(Al)。ρ+型第二陽極區域16的雜質濃度比ρ型第一陽極區域14的雜質濃度高。ρ型雜質的雜質濃度例如為
IX 119Cm 3以上且 I X 10 2°cm3以下。
[0031]ρ+型第二陽極區域16的深度例如為0.2 μπι以上且1.0 μπι以下。ρ +型第二陽極區域16的寬度例如為0.5 μπι以上且8.0 μπι以下。
[0032]ρ型保護環區域18被設置成包圍多個P型第一陽極區域14。ρ型保護環區域18為用來使MPS100的耐壓提高的終止構造。
[0033]ρ型保護環區域18含有ρ型雜質。ρ型雜質例如為鋁(Al)。P型雜質的雜質濃度例如為I X 117Cm 3以上且5X10 lscm3以下。
[0034]硅化物層20是設置在多個P+型第二陽極區域16的各者上。設置多個硅化物層
20。硅化物層20例如為硅化鎳層。硅化物層20的膜厚例如為0.05 μm以上且0.5 μm以下。
[0035]場氧化膜22是設置在ρ型保護環區域18上。場氧化膜22例如為氧化硅膜。場氧化膜22具備開口部。場氧化膜22的膜厚例如為0.2 μπι以上且1.0 μπι以下。
[0036]陽極電極(第一電極)24在場氧化膜22的開口部與η型漂移層12及硅化物層20相接。陽極電極24與η型漂移層12的接觸為肖特基接觸。陽極電極24與硅化物層20的接觸為歐姆接觸。
[0037]陽極電極24為金屬。陽極電極24例如為鈦(Ti)與鋁(Al)的積層膜。
[0038]陰極電極26是與η+型陰極區域10相接地進行設置。陰極電極26與η +型陰極區域10的接觸優選歐姆接觸。
[0039]陰極電極26為金屬。陰極電極26例如為鈦(Ti)與鋁(Al)的積層膜。
[0040]圖2是本實施方式的半導體裝置的主要部分的示意剖視圖。其是MPS100的包含一個P型第一陽極區域14的部分的放大圖。
[0041]將η型漂移層12的表面設為第一表面。將硅化物層20的與ρ +型第二陽極區域(第二 SiC區域)16相反側的表面設為第二表面。將從η+型陰極區域10朝向η型漂移層12的方向(圖2中的白箭頭)設為正。
[0042]在MPS100中，第一表面與第二表面的距離(圖2中的“d”)、即η型漂移層12的表面與硅化物層20的表面的距離為0.2 μπι以下。換句話說，SiC襯底10到第二表面的距離與SiC襯底10到第一表面的距離的差量為0.2 μπι以下。第一表面與第二表面的距離(差量)優選-0.1 μπι以上且0.1 μπι以下。
[0043]其次，對本實施方式的半導體裝置的制造方法進行說明。圖3是表示本實施方式的半導體裝置的制造方法的剖視圖。圖3(a)?圖3(h)是MPS100的包含一個ρ型第一陽極區域14的部分的放大圖。
[0044]本實施方式的半導體裝置的制造方法是在η型SiC層上形成第一掩膜材，對第一掩膜材進行蝕刻而形成開口部，以第一掩膜材為掩膜進行向SiC層內注入P型雜質的第一離子注入，在第一掩膜材上形成膜厚未達開口部的寬度的一半的第二掩膜材，對第二掩膜材進行蝕刻而在開口部的側面形成側壁，以第一掩膜材及側壁為掩膜對SiC層進行蝕刻而形成溝槽，以第一掩膜材及側壁為掩膜進行向SiC層內注入P型雜質的第二離子注入，在SiC層上形成第一金屬膜，通過熱處理使第一金屬膜與SiC層進行反應而形成硅化物層，將未反應的第一金屬膜去除，將第一掩膜材及側壁去除，且在SiC層及硅化物層上形成第二金屬膜。
[0045]首先，在未圖示的n+型陰極區域(SiC襯底)10 (圖1)上，通過外延生長法形成η型漂移層(SiC層)12。其次，通過ρ型雜質的離子注入形成未圖示的ρ型保護環區域18(圖1)。
[0046]其次，在η型漂移層12上形成第一掩膜材30。第一掩膜材30例如為通過CVD (Chemical Vapor Deposit1n，化學氣相沉積)法所形成的氧化娃膜。
[0047]其次，對第一掩膜材30進行蝕刻而形成開口部。開口部的形成例如是通過光刻法及RIE (Reactive 1n Etching，反應性離子蝕刻)法進行。
[0048]其次，以第一掩膜材30為掩膜向η型漂移層12內注入ρ型雜質(第一離子注入)。通過第一離子注入形成P型第一陽極區域(第一 SiC區域)14(圖3 (a))。ρ型雜質例如為鋁(Al)。
[0049]其次，在第一掩膜材30上形成膜厚未達開口部的寬度的一半的第二掩膜材32(圖3(b))。開口部未被第二掩膜材32完全掩埋。
[0050]第二掩膜材32例如為通過CVD法所形成的氧化硅膜。
[0051]其次，對第二掩膜材32進行蝕刻而在開口部的側面形成側壁34。側壁34的形成例如是通過利用RIE法的整面蝕刻進行。
[0052]其次，以第一掩膜材30及側壁34為掩膜，對η型漂移層12 (ρ型第一陽極區域14)進行蝕刻而形成溝槽(圖3 (c))。溝槽的形成例如是通過RIE法進行。
[0053]其次，以第一掩膜材30及側壁34為掩膜，向η型漂移層12 (ρ型第一陽極區域14)內注入P型雜質(第二離子注入)。通過第二離子注入形成P+型第二陽極區域(第二 SiC區域)16(圖 3(d))。
[0054]其次，在η型漂移層12 (ρ+型第二陽極區域16)上形成第一金屬膜36 (圖3 (e))。第一金屬膜36例如是通過濺鍍法形成。第一金屬膜36例如為鎳(Ni)膜。
[0055]其次，進行熱處理。通過熱處理使第一金屬膜36與η型漂移層12 (ρ+型第二陽極區域16)進行反應而形成硅化物層20。其次，將未反應的第一金屬膜36去除(圖3(f))。未反應的第一金屬膜36的去除例如是通過濕式蝕刻進行。
[0056]其次，將第一掩膜材30及側壁34去除(圖3 (g))。第一掩膜材30及側壁34的去除例如是通過濕式蝕刻進行。
[0057]其次，形成未圖示的場氧化膜22 (圖1)。場氧化膜22例如為通過CVD法所形成的氧化硅膜。場氧化膜22是以露出硅化物層20的方式被圖案化。
[0058]其次，在η型漂移層12及硅化物層20上形成第二金屬膜38 (圖3 (h))。第二金屬膜38例如是通過濺鍍法形成。第二金屬膜38例如為鈦(Ti)與鋁(Al)的積層膜。
[0059]第二金屬膜38隨后被圖案化而成為陽極電極。其次，形成未圖示的陰極電極。
[0060]通過以上制造方法形成圖1所示的MPS100。
[0061]其次，對本實施方式的MPSlOO的作用及效果進行說明。
[0062]圖4是比較例的半導體裝置的示意剖視圖。比較例的半導體裝置為MPS。關于比較例的MPS，第一表面與第二表面的距離(圖4中的“d’ ”)、即η型漂移層12的表面與硅化物層20的表面的距離大于0.2 μ m，除此以外與第一實施方式的半導體裝置相同。換句話說，除SiC襯底10到第二表面的距離與SiC襯底10到第一表面的距離的差量大于0.2 μπι以外，與第一實施方式的半導體裝置相同。
[0063]如圖4所示，比較例的MPS中，硅化物層20的表面相對于η型漂移層12的表面凸出。因此，在形成在硅化物層20上的陽極電極24的表面形成有凸部。
[0064]如果在陽極電極24的表面存在凸部，則在陽極電極24上進行打線接合時，有產生由凸部引起的器件不良的擔憂。例如，因打線接合的沖擊導致凸部下的硅化物層20遭到破壞。因硅化物層20的破壞，例如逆向偏壓時的漏電流會增加。
[0065]在本實施方式的MPS100中，將η型漂移層12的表面與硅化物層20的表面的距離設為0.2μπι以下。因此，能抑制在陽極電極24的表面形成凸部，器件不良減少。進而，從抑制由陽極電極24的表面形狀引起的器件不良的產生的觀點來看，η型漂移層12的表面與硅化物層20的表面的距離優選-0.1 μπι以上且0.1 μπι以下。
[0066]本實施方式的制造方法中，在利用離子注入形成ρ+型第二陽極區域16之前在η型漂移層12設置溝槽。通過該步驟，能夠將硅化物層20的表面降低到襯底側。
[0067]而且，如果ρ+型第二陽極區域16與η型漂移層12的距離過近，則有逆向偏壓時的漏電流增加的擔憂。其原因在于，如果耗盡層到達P+型第二陽極區域16，則P+型第二陽極區域16中的結晶缺陷成為漏電流源。尤其在對SiC離子注入原子半徑相對大的鋁的情況下，還會因隨后的熱處理導致離子注入時所形成的缺陷的恢復不推進，有結晶缺陷大量殘留的擔憂。該問題也會妨礙MPS的微細化。
[0068]同樣地，如果硅化物層20與η型漂移層12的距離過近，則有耗盡層在逆向偏壓時到達硅化物層20導致漏電流增加的擔憂。該問題也會妨礙MPS的微細化。
[0069]在本實施方式的制造方法中，以第一掩膜材30為掩膜形成ρ型第一陽極區域14。而且，以設置在第一掩膜材30的開口部的側壁34為掩膜形成P+型第二陽極區域16及硅化物層20。因此，利用自對準形成ρ型第一陽極區域14、ρ+型第二陽極區域16及硅化物層
20 ο
[0070]因此，能夠縮小ρ+型第二陽極區域16及硅化物層20與η型漂移層12的距離。由此，根據本實施方式的制造方法，能夠實現MPS的微細化。
[0071]根據本實施方式的MPS100及其制造方法，能夠減少由硅化物層20引起的器件不良。而且，能夠實現MPS的微細化。
[0072](第二實施方式)
[0073]本實施方式的半導體裝置進而具備設置在硅化物層的側面與第一 SiC區域之間的絕緣膜，除此以外與第一實施方式相同。因此，對于與第一實施方式重復的內容省略記述。
[0074]圖5是本實施方式的半導體裝置的示意剖視圖。本實施方式的半導體裝置為MPS。
[0075]MPS200在硅化物層20的側面與η型漂移層(SiC層)12之間具備絕緣膜40。絕緣膜40是上下被夾在陽極電極(第一電極)24與ρ型第一陽極區域(第一 SiC區域)14間。絕緣膜40例如為氧化娃膜。
[0076]其次，對本實施方式的半導體裝置的制造方法進行說明。圖6是表示本實施方式的半導體裝置的制造方法的剖視圖。圖6(a)?圖6(i)是MPS200的包含一個ρ型第一陽極區域14的部分的放大圖。
[0077]本實施方式的半導體裝置的制造方法是在η型SiC層上形成第一掩膜材，對第一掩膜材進行蝕刻而形成開口部，以第一掩膜材為掩膜對SiC層進行蝕刻而形成溝槽，以第一掩膜材為掩膜進行向SiC層內注入ρ型雜質的第一離子注入，在第一掩膜材上形成膜厚未達開口部的寬度的一半的第二掩膜材，對第二掩膜材進行蝕刻而在開口部的側面形成第一側壁，以第一掩膜材及第一側壁為掩膜進行向SiC層內注入ρ型雜質的第二離子注入，在SiC層上形成第一金屬膜，通過熱處理使第一金屬膜與SiC層進行反應而形成硅化物層，將未反應的第一金屬膜去除，將第一掩膜材及第一側壁的一部分去除，在溝槽的側面形成第二側壁，且在SiC層及硅化物層上形成第二金屬膜。
[0078]首先，在未圖示的η+型陰極區域(SiC襯底)10(圖5)上，通過外延生長法形成η型漂移層(SiC層)12。其次，通過ρ型雜質的離子注入形成未圖示的ρ型保護環區域18 (圖 5)0
[0079]其次，在η型漂移層12上形成第一掩膜材30。第一掩膜材30例如為通過CVD法所形成的氧化硅膜。
[0080]其次，對第一掩膜材30進行蝕刻而形成開口部。開口部的形成例如是通過光刻法及RIE法進行。
[0081]其次，以第一掩膜材30為掩膜，對η型漂移層12進行蝕刻而形成溝槽(圖6(a))。溝槽的形成例如是通過RIE法進行。
[0082]其次，以第一掩膜材30為掩膜向η型漂移層12內注入ρ型雜質(第一離子注入)。通過第一離子注入形成P型第一陽極區域(第一 SiC區域)14(圖6(b))。ρ型雜質例如為鋁(Al)。
[0083]其次，在第一掩膜材30上形成膜厚未達開口部的寬度的一半的第二掩膜材32(圖6(c)) ο開口部未被第二掩膜材32完全掩埋。
[0084]第二掩膜材32例如為通過CVD法所形成的氧化硅膜。
[0085]其次，對第二掩膜材32進行蝕刻而在開口部的側面形成第一側壁42(圖6(d))。第一側壁42的形成例如是通過利用RIE法的整面蝕刻進行。
[0086]其次，以第一掩膜材30及第一側壁42為掩膜向η型漂移層12 (ρ型第一陽極區域14)內注入ρ型雜質(第二離子注入)。通過第二離子注入形成P+型第二陽極區域(第二SiC 區域)16(圖 6(e))。
[0087]其次，在η型漂移層12 (ρ +型第二陽極區域16)上形成第一金屬膜36(圖6(f))。第一金屬膜36例如是通過濺鍍法形成。第一金屬膜36例如為鎳(Ni)膜。
[0088]其次，進行熱處理。通過熱處理使第一金屬膜36與η型漂移層12 (ρ+型第二陽極區域16)進行反應而形成硅化物層20。其次，將未反應的第一金屬膜36去除(圖6(g))。未反應的第一金屬膜36的去除例如是通過濕式蝕刻進行。
[0089]其次，將第一掩膜材30及第一側壁42的一部分去除。此時，將第一側壁42的一部分殘留在溝槽的側面而形成第二側壁(絕緣膜)40 (圖6 (h))。第一掩膜材30及第一側壁42的一部分的去除例如是通過利用RIE法的整面蝕刻進行。
[0090]其次，形成未圖示的場氧化膜22 (圖5)。場氧化膜22例如為通過CVD法所形成的氧化硅膜。場氧化膜22是以露出硅化物層20的方式被圖案化。
[0091]其次，在η型漂移層12上及硅化物層20上形成第二金屬膜38(圖6(i))。第二金屬膜38例如是通過濺鍍法形成。第二金屬膜38例如為鈦(Ti)與鋁(Al)的積層膜。
[0092]第二金屬膜38隨后被圖案化而成為陽極電極。其次，形成未圖示的陰極電極。
[0093]根據以上制造方法，形成圖5所示的MPS200。
[0094]其次，對本實施方式的MPS200的作用及效果進行說明。
[0095]在本實施方式的MPS200中，將η型漂移層12的表面與硅化物層20的表面的距離(差量)設為0.2 μπι以下。因此，與第一實施方式的MPS100同樣地，能抑制在陽極電極24的表面形成凸部，減少器件不良。
[0096]而且，本實施方式的制造方法中，在利用離子注入形成P型第一陽極區域14之前，在η型漂移層12設置溝槽。通過該步驟能夠將硅化物層20的表面降低至襯底側。
[0097]如果硅化物層20與η型漂移層12的距離過近，則有耗盡層在逆向偏壓時到達硅化物層20導致漏電流增加的擔憂。
[0098]本實施方式的MPS200中，通過在硅化物層20與η型漂移層12之間設置絕緣膜40，而防止耗盡層在逆向偏壓時到達硅化物層20。而且，根據本實施方式的MPS200的制造方法，在形成硅化物層20時，能抑制硅化物層20朝η型漂移層12側延伸。因此，能夠進一步縮小硅化物層20與η型漂移層12的距離。由此，根據本實施方式的制造方法，能夠實現MPS的進一步的微細化。
[0099]根據本實施方式的MPS200及其制造方法，能夠減少由硅化物層20引起的器件不良。而且，通過設置絕緣膜40能夠實現MPS的進一步的微細化。
[0100](第三實施方式)
[0101]本實施方式的半導體裝置包括:η型SiC襯底；η型SiC層，設置在SiC襯底上，具有第一表面，且η型雜質濃度比SiC襯底低；ρ型第一 SiC區域，設置在SiC層的表面；多個P型第二 SiC區域，設置在第一 SiC區域內，且ρ型雜質濃度比第一 SiC區域高；多個硅化物層，設置在第二 SiC區域的各者上，且在第二 SiC區域的相反側具有第二表面；第一電極，與SiC層及硅化物層相接地進行設置；以及第二電極，與SiC襯底相接地進行設置。
[0102]本實施方式的半導體裝置與第一實施方式的不同方面在于ρ型第一 SiC區域的寬度寬。以下，對于與第一實施方式重復的內容省略記述。
[0103]圖7是本實施方式的半導體裝置的示意剖視圖。本實施方式的半導體裝置為MPS。
[0104]MPS300包含η+型陰極區域(SiC襯底)10、η型漂移層(SiC層)12、ρ型第一陽極區域(第一 SiC區域)14、P+型第二陽極區域(第二 SiC區域)16、P型保護環區域18、硅化物層20、場氧化膜22、陽極電極(第一電極)24、及陰極電極(第二電極)26。
[0105]在一個ρ型第一陽極區域14內設置多個P+型第二陽極區域16。進而，在ρ +型第二陽極區域16的各者上設置硅化物層20。
[0106]其次，對本實施方式的MPS300的作用及效果進行說明。
[0107]圖8是比較例的半導體裝置的示意剖視圖。比較例的半導體裝置為MPS。
[0108]比較例的MPS900與本實施方式的MPS300的不同方面在于，在一個ρ型第一陽極區域14內設置一個P+型第二陽極區域16及一個硅化物層20。
[0109]比較例的MPS900例如與第一實施方式的MPS100相比，由于一個ρ型第一陽極區域14的寬度寬，故而來自ρ型第一陽極區域14的少量載子的注入得到促進，容易產生η型漂移層12的傳導率調變。因此，能實現具備較高的浪涌電流耐受性的MPS。
[0110]然而，如果像MPS900那樣具有寬度寬的硅化物層20，則形成硅化物層20時的體積膨脹所致的應力增大。因此，有MPS的逆向偏壓時的漏電流增大的擔憂。
[0111]本實施方式的MPS300的硅化物層20被分割，各自的寬度小。因此，形成硅化物層20時的體積膨脹所致的應力的影響減小。由此，實現漏電流小的MPS300。
[0112]另外，從抑制在陽極電極24的表面形成凸部、減少接合中產生的不良的觀點來看，優選將η型漂移層12的表面(第一表面)與硅化物層20的表面(第二表面)的距離(差量)設為0.2 μπι以下。換句話說，優選SiC襯底10到第二表面的距離與SiC襯底10到第一表面的距離的差量為0.2 μπι以下。優選η型漂移層12的表面與硅化物層20的表面的距離(差量)為-0.1 μπι以上且0.1 μπι以下。而且，更優選變得平坦的O μπι。
[0113]根據本實施方式的MPS300，能夠減少由硅化物層20引起的器件不良。而且，根據本實施方式的MPS300，能夠實現高浪涌電流耐受性。而且，本實施方式的MPS300能夠利用與第一實施方式相同的方法，同時形成多個P+型第二陽極區域16、以及設置在各個ρ +型第二陽極區域16上的硅化物層20。因此，容易制造MPS300。
[0114](第四實施方式)
[0115]本實施方式的半導體裝置包括:η型SiC襯底；η型SiC層，設置在SiC襯底上，具有第一表面，且η型雜質濃度比SiC襯底低；ρ型第一 SiC區域，設置在SiC層的表面；ρ型第二 SiC區域，設置在第一 SiC區域內，且ρ型雜質濃度比第一 SiC區域高；多個硅化物層，設置在第二 SiC區域上，且在第二 SiC區域的相反側具有第二表面；第一電極，與SiC層及硅化物層相接地進行設置；以及第二電極，與SiC襯底相接地進行設置。
[0116]本實施方式的半導體裝置的設置在一個ρ型第一 SiC區域內的ρ型第二 SiC區域為一個，除此以外與第三實施方式相同。因此，對于與第三實施方式重復的內容省略記述。
[0117]圖9是本實施方式的半導體裝置的示意剖視圖。本實施方式的半導體裝置為MPS。
[0118]MPS400包含η+型陰極區域(SiC襯底)10、η型漂移層(SiC層)12、ρ型第一陽極區域(第一 SiC區域)14、P+型第二陽極區域(第二 SiC區域)16、P型保護環區域18、硅化物層20、場氧化膜22、陽極電極(第一電極)24、及陰極電極(第二電極)26。
[0119]在一個ρ型第一陽極區域14內設置一個P+型第二陽極區域16。而且，在一個ρ +型第二陽極區域16上設置多個硅化物層20。
[0120]關于本實施方式的MPS400，也實現與第三實施方式相同的作用及效果。
[0121]進而，與第三實施方式相比，由于ρ+型第二陽極區域16寬，故而來自ρ型第一陽極區域14的少量載子的注入得到促進，容易產生η型漂移層12的傳導率調變。因此，能實現具備更尚的浪涌電流耐受性的MPS。
[0122]另外，從抑制在陽極電極24的表面形成凸部、減少接合中產生的不良的觀點來看，優選將η型漂移層12的表面(第一表面)與硅化物層20的表面(第二表面)的距離設為0.2 μπι以下。換句話說，優選SiC襯底10到第二表面的距離與SiC襯底10到第一表面的距離的差量為0.2 μπι以下。優選η型漂移層12的表面與硅化物層20的表面的距離(差量)為-0.1 μπι以上且0.1 μπι以下。而且，更優選變得平坦的O μπι。
[0123]根據本實施方式的MPS400，能夠減少由硅化物層20引起的器件不良。而且，根據本實施方式的MPS400，能夠實現高浪涌電流耐受性。
[0124]對本發明的若干個實施方式進行了說明，但這些實施方式是作為示例進行提示，并不意圖限定發明的范圍。這些新穎的實施方式能夠以其他各種形態實施，能在不脫離發明主旨的范圍內進行各種省略、替換、變更。例如，也可將一實施方式的構成要素替換或變更為另一實施方式的構成要素。這些實施方式或其變化包含在發明的范圍或主旨，并且包含在權利要求書所記載的發明及其均等的范圍內。
[0125][符號的說明]
[0126]10 η+型陰極區域(SiC襯底)
[0127]12 η型漂移層(SiC層)
[0128]14 ρ型第一陽極區域(第一 SiC區域)
[0129]18 ρ+型第二陽極區域(第二 SiC區域)
[0130]20硅化物層
[0131]24陽極電極(第一電極)
[0132]26陰極電極(第二電極)
[0133]40第二側壁(絕緣膜)
[0134]100 MPS (半導體裝置)
[0135]200 MPS (半導體裝置)
[0136]300 MPS (半導體裝置)
[0137]400 MPS (半導體裝置)
【主權項】
1.一種半導體裝置，其特征在于具備: η型SiC襯底; η型SiC層，設置在所述SiC襯底上，具有第一表面，且η型雜質濃度比所述SiC襯底低； 多個P型第一 SiC區域，設置在所述SiC層的所述第一表面； 多個P型第二 SiC區域，設置在所述第一 SiC區域的各者之中，且P型雜質濃度比所述第一 SiC區域高； 多個硅化物層，設置在所述第二 SiC區域的各者之上，在所述第二 SiC區域的相反側具有第二表面，且所述SiC襯底到所述第二表面的距離與所述SiC襯底到所述第一表面的距離的差量為0.2 μ??以下； 第一電極，與所述SiC層及所述硅化物層相接地設置；以及 第二電極，與所述SiC襯底相接地設置。2.根據權利要求1所述的半導體裝置，其特征在于進而具備設置在所述硅化物層的側面與所述第一 SiC區域之間的絕緣膜。3.根據權利要求1或2所述的半導體裝置，其特征在于所述差量為-0.1 μπι以上且0.1 μm以下。4.根據權利要求1或2所述的半導體裝置，其特征在于所述硅化物層為硅化鎳層。5.根據權利要求2所述的半導體裝置，其特征在于所述絕緣膜為氧化硅膜。6.一種半導體裝置，其特征在于具備: η型SiC襯底; η型SiC層，設置在所述SiC襯底上，具有第一表面，且η型雜質濃度比所述SiC襯底低； P型第一 SiC區域，設置在所述SiC層的所述第一表面； 多個P型第二 SiC區域，設置在所述第一 SiC區域內，且P型雜質濃度比所述第一 SiC區域尚; 多個硅化物層，設置在所述第二 SiC區域的各者之上，且在所述第二 SiC區域的相反側具有第二表面； 第一電極，與所述SiC層及所述硅化物層相接地設置；以及 第二電極，與所述SiC襯底相接地設置。7.根據權利要求6所述的半導體裝置，其特征在于所述SiC襯底到所述第二表面的距離與所述SiC襯底到所述第一表面的距離的差量為0.2 μπι以下。8.根據權利要求7所述的半導體裝置，其特征在于所述差量為-0.1 μ m以上且0.1 μ m以下。9.根據權利要求6至8中任一項所述的半導體裝置，其特征在于所述硅化物層為硅化鎳層。10.一種半導體裝置，其特征在于具備: η型SiC襯底; η型SiC層，設置在所述SiC襯底上，具有第一表面，且η型雜質濃度比所述SiC襯底低； P型第一 SiC區域，設置在所述SiC層的所述第一表面； P型第二 SiC區域，設置在所述第一 SiC區域內，且P型雜質濃度比所述第一 SiC區域尚; 多個硅化物層，設置在所述第二 SiC區域上，且在所述第二 SiC區域的相反側具有第二表面； 第一電極，與所述SiC層及所述硅化物層相接地設置；以及 第二電極，與所述SiC襯底相接地設置。11.根據權利要求10所述的半導體裝置，其特征在于所述SiC襯底到所述第二表面的距離與所述SiC襯底到所述第一表面的距離的差量為0.2 μπι以下。12.根據權利要求11所述的半導體裝置，其特征在于所述差量為-0.1 μπι以上且0.1 μm以下。13.根據權利要求10至12中任一項所述的半導體裝置，其特征在于所述硅化物層為硅化鎳層。14.一種半導體裝置的制造方法，其特征在于: 在η型SiC層上形成第一掩膜材； 對所述第一掩膜材進行蝕刻而形成開口部； 以所述第一掩膜材為掩膜進行向所述SiC層內注入P型雜質的第一離子注入； 在所述第一掩膜材上形成膜厚未達所述開口部的寬度的一半的第二掩膜材； 對所述第二掩膜材進行蝕刻而在所述開口部的側面形成側壁； 以所述第一掩膜材及所述側壁為掩膜對所述SiC層進行蝕刻而形成溝槽； 以所述第一掩膜材及所述側壁為掩膜進行向所述SiC層內注入P型雜質的第二離子注入； 在所述SiC層上形成第一金屬膜； 通過熱處理使所述第一金屬膜與所述SiC層進行反應而形成硅化物層； 將未反應的所述第一金屬膜去除； 將所述第一掩膜材及所述側壁去除；並且 在所述SiC層及所述硅化物層上形成第二金屬膜。15.根據權利要求14所述的半導體裝置的制造方法，其特征在于所述金屬膜為鎳膜。16.一種半導體裝置的制造方法，其特征在于: 在η型SiC層上形成第一掩膜材； 對所述第一掩膜材進行蝕刻而形成開口部； 以所述第一掩膜材為掩膜對所述SiC層進行蝕刻而形成溝槽； 以所述第一掩膜材為掩膜進行向所述SiC層內注入P型雜質的第一離子注入； 在所述第一掩膜材上形成膜厚未達所述開口部的寬度的一半的第二掩膜材； 對所述第二掩膜材進行蝕刻而在所述開口部的側面形成第一側壁； 以所述第一掩膜材及所述第一側壁為掩膜進行向所述SiC層內注入P型雜質的第二離子注入； 在所述SiC層上形成第一金屬膜； 通過熱處理使所述第一金屬膜與所述SiC層進行反應而形成硅化物層； 將未反應的所述第一金屬膜去除； 將所述第一掩膜材及所述第一側壁的一部分去除，而在所述溝槽的側面形成第二側壁；並且 在所述SiC層及所述硅化物層上形成第二金屬膜。17.根據權利要求16所述的半導體裝置的制造方法，其特征在于所述第一金屬膜為鎳膜。
【文檔編號】H01L29/06GK105990456SQ201510556172
【公開日】2016年10月5日
【申請日】2015年9月2日
【發明人】大田剛志, 堀陽, 堀陽一, 山下敦子
【申請人】株式會社東芝