半導體裝置及其制造方法
【專利摘要】公開了半導體裝置及其制造方法。一種半導體結構包括用于finFET鰭的替代帶，該替代帶提供存儲電容器與鰭之間的連通。存儲電容器位于在襯底中形成的深溝槽中，并且鰭被形成在襯底的表面上。替代帶允許鰭電連接到存儲電容器，并且與存儲電容器和鰭直接物理連通。可以通過去除犧牲帶并且合并從鰭外延生長的材料和從電容器外延生長的材料來形成替代帶。相對于從電容器生長的外延生長材料，以更慢速度生長從鰭生長的外延生長材料。通過在替代帶形成之前去除犧牲帶，限制了可能導致相鄰電容器之間短路的外延過生長。
【專利說明】
半導體裝置及其制造方法
技術領域
[0001] 本發明的實施例一般涉及半導體裝置和半導體裝置制造方法。更特別地，實施例 涉及包括深溝槽且減輕溝槽到溝槽的短路的半導體存儲器結構(例如，eDRAM等）。
【背景技術】
[0002] 互補金屬氧化物半導體(CMOS)裝置使用布置在硅或絕緣體上硅(SOI)襯底上的對 稱取向的P型和η型金屬氧化物半導體場效應晶體管(M0SFET)對。與M0SFET關聯的源極區和 漏極區由溝道連接。布置在溝道上方的柵極控制源極區和漏極區之間的電流流動。源極區、 溝道和漏極區可以由鰭限定，該鰭提供了多于一個表面，柵極通過該多于一個表面控制電 流流動，由此使得M0SFET為"f inFET"器件。
[0003] 動態隨機訪問存儲器(DRAM)采用如下的存儲單元，該存儲單元具有finFET(或其 它類型的晶體管)和串聯布置的存儲電容器。嵌入式DRAM(eDRAM)將這些存儲單元嵌入包含 微處理器的相同的半導體材料中，這允許在集成電路(1C)芯片中更寬的總線和更快的工作 速度(與DRAM相比）。包括finFET和存儲電容器的這些嵌入式存儲單元中有許多能夠被布置 在單個芯片上或單個封裝體內以便限定陣列。

【發明內容】

[0004] 在本發明的一個實施例中，一種制造半導體裝置的方法包括:在半導體襯底上形 成鰭層;在鰭層內和襯底內形成深溝槽;在深溝槽內形成電容器;在深溝槽內的電容器上形 成犧牲帶材料;通過去除鰭層的部分形成鰭;通過去除犧牲帶材料的部分形成犧牲帶，所述 犧牲帶接觸鰭并且接觸電容器;去除犧牲帶；以及通過合并從鰭外延生長的材料和從電容 器外延生長的材料，形成替代帶。
[0005] 在另一個實施例中，一種半導體裝置包括:在襯底上的finFET鰭;在襯底內的深溝 槽;在深溝槽內的電容器;以及與鰭和電容器接觸的替代帶。
[0006] 在另一個實施例中，一種eDRAM半導體裝置制造方法包括:在半導體襯底上形成鰭 層;在鰭層內和襯底內形成多個深溝槽;在多個深溝槽內形成多個電容器;在多個電容器上 形成犧牲帶材料;通過去除鰭層的部分形成多個鰭;通過去除犧牲帶材料的部分形成多個 犧牲帶，每個犧牲帶各自地接觸鰭和接觸電容器;在襯底上和多個鰭上形成多個柵極;去除 多個犧牲帶，以及通過合并從多個鰭和從多個電容器外延生長的材料而形成替代帶，其中 從多個電容器中的每個電容器的上表面外延生長材料，并且其中多個電容器中的每個電容 器的上表面比多個鰭的外延生長的晶種表面低。
[0007] 參考以下描述、所附權利要求和附圖，這些和其它實施例、特征、方面和優點將變 得更好理解。
【附圖說明】
[0008] 為了實現且能夠詳細理解本發明的上述特征，可以參考所附附圖中示出的其實施 例進行上面簡要概述的本發明的更具體的描述。
[0009]然而，要注意所附附圖僅示出本發明的典型實施例，因此不被認為限制本發明的 范圍，這是因為本發明可以有其它同等有效的實施例。
[0010]圖1A描繪根據本發明各個實施例的半導體裝置制造的中間階段處的半導體結構 的截面圖且圖1B描繪其頂視圖。
[0011] 圖2-圖4描繪根據本發明各個實施例的半導體裝置制造的中間階段處的半導體結 構的截面圖。
[0012] 圖5A描繪根據本發明各個實施例的半導體裝置制造的中間階段處的半導體結構 的截面圖且圖5B描繪其頂視圖。
[0013] 圖6A描繪根據本發明各個實施例的半導體裝置制造的中間階段處的半導體結構 的截面圖且圖6B描繪其頂視圖。
[0014] 圖7A描繪根據本發明各個實施例的半導體裝置制造的中間階段處的半導體結構 的截面圖且圖7B描繪其頂視圖。
[0015] 圖8A描繪根據本發明各個實施例的半導體裝置制造的中間階段處的半導體結構 的截面圖且圖8B描繪其頂視圖。
[0016] 圖9A描繪根據本發明各個實施例的半導體裝置制造的中間階段處的半導體結構 的截面圖且圖9B描繪其頂視圖。
[0017] 圖10描繪根據本發明各個實施例的半導體裝置制造方法。
[0018] 圖11描繪根據本發明各個實施例的半導體設計、制造和/或測試中使用的設計過 程的流程圖。
[0019] 附圖不一定按比例繪制。附圖僅僅是示意圖，不意圖描繪本發明的具體參數。附圖 僅意圖描繪本發明的示例性實施例。在附圖中，相同的編號表示相同的元件。
【具體實施方式】
[0020] 在此公開所要求保護的結構和方法的詳細實施例；然而，可以理解所公開的實施 例僅僅例示可以以各種形式具體實現的所要求保護的結構和方法。提供這些示例性實施例 以使得本公開會是徹底且完整的，并且將充分地向本領域技術人員傳達本發明的范圍。在 描述中，公知的特征和技術的細節可以被省略以避免不必要地使本實施例復雜難懂。
[0021] 參考其中相同的部件由相同的數字標記的附圖，示出根據本發明實施例的形成半 導體結構100的示例性的制造步驟，并且現在將在下面更詳細地描述。應當注意，附圖可以 描繪結構100的沿著鰭中心平面AA的截面圖。此外，應當注意，雖然本說明書可能以單數形 式提及結構100的一些部件，但是多于一個部件可以被包括在半導體裝置內。在附圖中描繪 的具體部件和截面取向被選擇為最好地示出在此描述的各種實施例。
[0022] 圖1A和圖1B描繪了半導體結構100,該半導體結構100包括用于finFET的eDRAM帶 150連接結構，該連接結構提供存儲電容器50與finFET的鰭80的第一端之間的連通。存儲電 容器50位于在襯底15中形成的深溝槽中，并且鰭80被形成在襯底的表面上。如本領域技術 人員已知的，深溝槽是從溝槽的上邊緣到溝槽的底部的深度為約5微米(μπι)或更大的溝槽。 [0023] eDRAM帶150允許鰭80電連接到深溝槽中的存儲電容器50。帶150與存儲電容器50 和鰭80的側壁直接物理連通，并且可以通過去除犧牲帶暴露電容器50并且從一個或更多個 鰭80晶種表面外延生長材料130和從一個或更多個電容器50晶種表面外延生長材料130來 形成帶150。從鰭80表面生長的外延生長材料130與從電容器50生長的外延生長材料130合 并，并且形成帶150。通過在帶150形成之前去除犧牲帶，限制了可能導致相鄰溝槽之間短路 的外延過生長。
[0024]存儲電容器50被布置在深溝槽中，該深溝槽被形成于掩埋氧化層13中以及襯底15 的任何下層體襯底11材料中。鰭80在襯底15的上表面處由SOI材料形成。存儲電容器50與鰭 80之間的連通通過帶150實現。
[0025] 圖2描繪根據本發明各個實施例的半導體裝置制造的中間階段處的半導體結構 100的沿著平面AA的截面圖。在這個制造階段，結構100可以包括半導體襯底15、鰭層20、掩 模30、溝槽40、電容器50和/或間隔件60。
[0026] 襯底15例如可以是分層的襯底，諸如絕緣體上硅(SOI)、絕緣體上SiGe(SGOI)或絕 緣體上III -V的襯底。襯底15可以包括體襯底11和形成在體襯底11之上的掩埋電介質層13。 毯狀(blanket)鰭層20可以被形成在掩埋電介質層13之上。掩埋電介質層13可以將鰭層20 與體襯底11電隔離。
[0027] 體襯底11可以由若干已知半導體材料中的任何一種制成，該半導體材料諸如為例 如硅、鍺、硅-鍺合金、硅碳化物、硅-鍺碳化物合金或其它類似的半導體材料。化合物半導體 材料的非限制性示例包括砷化鎵、砷化銦和磷化銦。典型地，體襯底11可以為但不限于約幾 百微米厚。在一個實施例中，體襯底11可以具有從〇. 5mm到約1.5mm的范圍的厚度。
[0028] 掩埋電介質層13可以包括若干電介質材料中的任何一種，該電介質材料例如為娃 的氧化物、氮化物和氧氮化物。掩埋電介質層13還可以包括除硅以外的元素的氧化物、氮化 物和氧氮化物。另外，掩埋電介質層13可以包括結晶的或非結晶的電介質材料。此外，掩埋 電介質層13可以通過使用若干已知方法中的任何一種形成，該方法例如為熱或等離子體氧 化或氮化方法、化學氣相沉積方法和物理氣相沉積方法。掩埋電介質層13可以具有范圍從 約5nm到約250nm的厚度。在一個實施例中，掩埋電介質層可以具有范圍從約120nm到約 200nm的厚度。
[0029]毯狀鰭層20可以包括體襯底11中包括的若干半導體材料中的任何一種。通常，體 襯底11和鰭層20可以包括在化學成分、摻雜劑濃度和晶向方面相同或者不同的半導體材 料。體襯底11和鰭層20可以包括不同晶向的半導體材料。鰭層的材料可以包括硅、具有變化 的鍺量的硅-鍺合金、III-V化合物半導體等。用于形成鰭層20的方法在本領域中是公知的。 非限制性示例包括SM0X(通過注入氧分離）、晶片接合、ELTRAN? (外延層轉移）、化學 氣相沉積(CVD)、原子層沉積(ALD)等。本領域技術人員可以理解，可以從鰭20層刻蝕出多個 鰭80。因為可以從鰭層20中刻蝕出鰭80,所以鰭80可以包括上面對于鰭層20列出的特征中 的任何一個。典型地，鰭層20可以包括范圍從約5nm到約100nm的厚度。在一個實施例中，鰭 層20可以具有范圍從約25nm到約30nm的厚度。
[0030]掩模層30可以是毯狀層或者多層材料，其可以被圖案化以便限定深溝槽40。當掩 模層30為多層時，它可以包括沉積在鰭層20上的襯墊氧化物層和沉積在襯墊氧化物層上的 襯墊氮化物層。襯墊氧化物層和襯墊氮化物層的組合能夠相對于彼此選擇性地被刻蝕，并 且當被圖案化(例如使用未示出的抗蝕劑層來被圖案化，該抗蝕劑層能夠被選擇性地暴露 于能量，獲得有差別的可溶性，從而形成圖案)時，能夠提供用于刻蝕鰭層20、掩埋電介質層 13和體襯底11的硬掩模。這個刻蝕處理應該是基本上各向異性的（已知許多合適的處理用 于各向異性刻蝕）以便形成開口或者深溝槽40,而不顯著地刻蝕層20和13的可能暴露的端 部。在特定實施例中，為了進一步增大深溝槽40的內部的面積，可以在深溝槽40內執行各向 同性刻蝕(已知許多合適的處理用于各向同性刻蝕）。以這種方式增大深溝槽40的處理還可 以被稱為制瓶(bottling)，因為它可以形成直徑比溝槽40的開口處的直徑大的瓶子狀形 狀。盡管溝槽40被描繪為具有多個側壁41的多邊形的形狀，但是溝槽40也可以是具有一個 側壁41的圓形形狀等。
[0031]深溝槽40可以被填充有形成電容器50的導電多晶硅。多晶硅填充的溝槽40可以被 形成到其中電容器50的上表面51與掩埋電介質層13的上表面14共面的高度。可替代地，多 晶硅填充的溝槽40可以被形成到其中電容器50的上表面51低于掩埋電介質層13的上表面 14的高度。可以在形成電容器50之前可選地完成額外的溝槽處理步驟。例如，溝槽40可以在 溝槽40的一個或更多個側壁41上被襯有各向同性地沉積的高介電常數層(未示出）和導電 金屬或者金屬氮化物層(未示出）。
[0032]內部間隔件60可以被沉積在電容器50的周邊(perimeter)上和溝槽40的一個或更 多個側壁41上。內部間隔件60被形成為使得電容器50的內部暴露。間隔件材料可以包括硅 氣化物（SiN)、娃-棚-碳-氣化物（SiBCN)、娃-氧化物-碳-氣化物(SiOCN)以及娃氧碳化物 (SiOC)。間隔件60可以被用來限制材料從電容器50的上表面51的外延生長。換句話說，間隔 件60可以被用來覆蓋溝槽40內的掩埋電介質層13的側壁以便防止從這種掩埋電介質層13 的表面外延生長。間隔件60的上表面61可以與掩埋電介質層13的上表面14共面。因此，在其 中多晶硅填充的溝槽40可以被形成到電容器50的上表面51低于掩埋電介質層13的上表面 14的高度的那些實施例中，可以利用間隔件60。可替代地，間隔件60的上表面61可以在掩埋 電介質層13的上表面14上方。
[0033] 圖3描繪根據本發明各個實施例的半導體裝置制造的中間階段處的半導體結構 100的沿著平面AA的截面圖。在這個制造階段，犧牲帶材料70被沉積在溝槽40內。例如，犧牲 帶材料70可以被沉積在電容器50的上表面51上以及溝槽40的側壁41上。犧牲帶材料70建立 到電容器50和到鰭層20的連接。犧牲帶材料70可以在后續的制造處理中被去除，因此可以 是可以允許相對于其它結構100材料選擇性去除的材料。例如，犧牲帶材料70可以是硅鍺 (SiGe)、摻雜的SiGe等。犧牲帶材料70可以被形成到使得上表面71與鰭層20的上表面21共 面的厚度。可替代地，犧牲帶材料70可以被形成到使得上表面71低于鰭層20的上表面21的 厚度。
[0034] 圖4描繪根據本發明各個實施例的半導體裝置制造的中間階段處的半導體結構 100的沿著平面AA的截面圖。在這個制造階段，掩模層30被去除。可以通過使用選擇性的刻 蝕處理或者任何其它已知或稍后開發的方法去除掩模層30。可以使用在掩模層30與鰭層30 材料/犧牲帶材料70之間具有選擇性的濕法刻蝕。氫氟酸(HF)、緩沖氫氟酸(BHF)或其它材 料或材料組合可以被用來去除掩模層30。也可以使用干法刻蝕處理(諸如RIE)。
[0035] 圖5A描繪根據本發明各個實施例的半導體裝置制造的中間階段處的半導體結構 100的沿著平面AA的截面圖，并且圖5B描繪其頂視圖。在這個制造階段，形成鰭80和犧牲帶 70'。鰭80可以通過減法(subtractive)刻蝕處理來形成。這種處理可以利用掩模(未示出） 來保護在期望的鰭占地區域(footprint)內的結構100的掩蔽部分免受用來去除期望的鰭 占地區域外的結構100的未掩蔽部分的刻蝕劑影響。可以使用諸如但不限于材料沉積或形 成、光刻、成像、刻蝕和清潔的處理步驟形成掩模。例如，軟掩模或硬掩模可以被形成覆在所 保護部分上以用作掩模，而未掩蔽材料通過刻蝕劑去除。可以選擇一種或更多種刻蝕劑來 選擇性地去除鰭層20的材料，停止在掩埋電介質層13處，并且去除犧牲帶材料70的一部分， 停止在電容器50的間隔件60處。保留的鰭層20材料形成鰭80并且保留的犧牲帶材料70形成 犧牲帶70'。可以使用多個刻蝕階段來初始形成鰭80并且隨后形成犧牲帶70'，或反之亦然。 犧牲帶70'是用于finFET的暫時連接結構，其提供接合部76處的電容器50與接合部74處的 鰭80的第一端之間的直接接觸，該犧牲帶70'可以在后續的制造階段中被犧牲或去除。鰭80 的第一端包括與犧牲帶70'的側壁72共面的側壁82。
[0036]圖6A描繪根據本發明各個實施例的半導體裝置制造的中間階段處的半導體結構 100的沿著平面AA的截面圖，并且圖6B描繪其頂視圖。在這個制造階段，形成柵極90。
[0037]柵極90可以被形成在襯底15上以及鰭80上。柵極電介質層92可以被沉積在與鰭80 正交的掩埋電介質層13的上表面上以及在包圍鰭80的溝道區的鰭80上。導電柵極材料94 (諸如多晶硅、金屬等)可以被沉積在柵極電介質層92上。柵極帽(cap)98可以被形成在柵極 材料94上。可以使用先柵極流程或者其中用具有高k電介質和柵極帽的金屬柵極替代偽多 晶硅柵的工業標準替代柵極流程來形成柵極。
[0038]柵極電介質層92可以是例如硅氧化物、硅氧氮化物和高k材料，諸如二氧化鉿、氧 化鋁等。在一個實施例中，柵極電介質層92可以通過利用CVD、原子層沉積(ALD)等沉積硅氧 化物來形成。柵極電介質層92可以具有范圍從約lnm到約10nm的厚度，雖然已考慮了小于 lnm和大于10nm的厚度。在一個實施例中，柵極電介質層102可以是約5nm厚。柵極材料94可 以通過在柵極電介質層92上沉積導電材料來形成。在各個實施例中，柵極材料94可以是多 晶硅、金屬等。在特定實施例中，柵極材料94可以是通過例如等離子體增強化學氣相沉積 (PECVD)沉積的多晶硅。柵極材料94的厚度可以從10nm到500nm，雖然已考慮更小厚度和更 大厚度。
[0039]在實施例中，可以使用減法刻蝕處理形成柵極90。例如，光刻步驟可以涉及施加光 致抗蝕劑，將光致抗蝕劑曝光到輻射的圖案，并且利用抗蝕劑顯影劑對圖案進行顯影。繼光 刻步驟之后，諸如反應離子刻蝕(RIE)之類的刻蝕處理可以被用于轉印圖案。在特定實施例 中，多晶、氮化物、金屬或其它柵極帽98可以被形成在柵極90上。在特定實施例中這個帽98 可以被沉積作為掩蔽層并且用作與柵極90的形成關聯的刻蝕掩模(例如硬掩模等）。通過使 用帽98作為掩模，刻蝕劑可以被用來去除在柵極90的占地區域外的柵極材料94和柵極電介 質92的未保護的部分，由此限定柵極90。在光刻和刻蝕處理之后，柵極疊層可以被形成為例 如包括柵極電介質層92的保留部分、柵極電介質層92上的柵極材料94的保留部分以及柵極 材料部分94上的帽98的保留部分。
[0040] 結構100可以采取eDRAM finFET的形式。第一eDRAM finFET與鰭80-A、柵極90-A和 電容器50-A關聯。在柵極90-A下面的鰭80-A的部分可以是第一finFET的溝道區，而從柵極 90-A的任一邊延伸的鰭80-A的部分可以分別是第一 finFET的源極區和漏極區。同樣地，第 二eDRAM finFET與鰭80-B、柵極90-B和電容器50-B關聯。在柵極90-B下面的鰭80-B的部分 可以是第二finFET的溝道區，而從柵極90-B的任一邊延伸的鰭80-B的部分可以分別是第二 finFET的源極區和漏極區。在特定實施例中，柵極90可以是與其中在后續的制造步驟中去 除和替換柵極90的部分的后柵極制造處理關聯的犧牲柵極。在其它實施例中，柵極90是與 先柵極制造處理關聯的柵極。
[0041] 圖7A描繪根據本發明各個實施例的半導體裝置制造的中間階段處的半導體結構 100的沿著平面AA的截面圖，并且圖7B描繪其頂視圖。在這個制造階段，形成柵極間隔件 120〇
[0042] 柵極間隔件120可以是電介質材料，諸如硅氧化物、硅氮化物、硅氧氮化物等。可以 通過沉積間隔件材料并且后續刻蝕以去除除柵極疊層的側壁外的間隔件材料來形成柵極 間隔件120。柵極間隔件120的寬度可以從3nm到120nm，并且典型地從20nm到60nm，雖然已考 慮更小寬度和更大寬度。在特定實施例中，間隔件120是犧牲結構，其被形成以充當用于在 后續的制造步驟中形成的替代間隔件的占位者(place holder)。在其它實施例中，維持間 隔件120。一般，在不偏離在此所要求保護的那些實施例的精神的情況下，可以通過除上述 以外的其它已知或另外的技術來形成柵極間隔件120。
[0043]繼形成間隔件120之后，犧牲帶70 '可以將鰭80物理地連接到在深溝槽中的存儲電 容器50,并且接觸不用的（inactive)柵極的間隔件120。例如，與第一finFET相關聯地，帶 70'-A與鰭80-A的側壁、存儲電容器50-A和第二finFET的間隔件120-B直接物理接觸。帶 70'-A可以與間隔件120-B的外表面齊平或者它可以塞進間隔件120-B中。在其它實施例中， 犧牲帶70'不必物理地接觸不用的柵極的間隔件120。例如，與第二finFET相關聯地，帶70'-B與存儲電容器50-B和鰭80-B的側壁進行直接物理接觸，而不物理地接觸第一 finFET的間 隔件120-A。
[0044]圖8A描繪根據本發明各個實施例的半導體裝置制造的中間階段處的半導體結構 100的沿著平面AA的截面圖，并且圖8B描繪其頂視圖。在這個制造階段，去除犧牲帶70'。 [0045]可以使用任何合適的刻蝕技術(諸如干法刻蝕、濕法刻蝕或者兩者的組合)來去除 犧牲帶70'。例如，可以使用利用刻蝕劑(諸如鹽酸等)去除犧牲帶70'。在特定實現方式中， 刻蝕技術可以要求形成刻蝕掩模，該刻蝕掩模耐刻蝕以保護半導體裝置10的部分。繼形成 刻蝕掩模之后，可以通過刻蝕劑去除犧牲帶7 0 '。繼去除犧牲帶7 0 '之后，可以去除刻蝕掩 模。去除犧牲帶70'可以對于例如電介質層13、鰭80、間隔件60、電容器50、柵極帽98和/或柵 極間隔件120等的材料是有選擇性的。換句話說，可以選擇刻蝕劑以選擇性地去除犧牲帶 70'的材料而保留例如電介質層13、鰭80、間隔件60、電容器50、柵極帽98和/或柵極間隔件 120等的材料。在特定實施例中，犧牲帶70'可以在與材料130的外延生長關聯的外延預清潔 處理期間被去除。
[0046] 圖9A描繪根據本發明各個實施例的半導體裝置制造的中間階段處的半導體結構 100的沿著平面AA的截面圖，并且圖9B描繪其頂視圖。在這個制造階段，通過從鰭80和電容 器50外延生長材料130來形成帶150。
[0047] 外延生長、生長、沉積、形成等意指半導體材料在半導體材料的沉積表面上的生 長，其中生長的半導體材料具有與沉積表面的半導體材料相同的結晶特征。在外延生長處 理中，由源氣體提供的化學反應物被控制并且系統參數被設定為使得沉積原子帶有足夠能 量到達半導體襯底的沉積表面處以便在表面上到處移動并且使它們適應沉積表面的原子 的晶體布置。因此，外延半導體材料具有與其上形成外延半導體材料的沉積表面相同的結 晶特征。例如，沉積在〈1〇〇>晶格位置上的外延半導體材料將呈現〈1〇〇>取向。
[0048] 適合于在本申請的外延半導體材料形成中使用的各種外延生長處理設備的示例 包括例如快速熱化學氣相沉積(RTCVD)、低能量等離子體沉積(LEH))、超高真空化學氣相沉 積(UHVCVD)、大氣壓化學氣相沉積(APCVD)和分子束外延(MBE)。用于形成外延半導體材料 的外延沉積處理的溫度范圍典型地為從550°C到900°C。
[0049] 相對于從非晶半導體材料外延生長的情況，外延成長的材料130典型地以更快的 速度以更高的壓強和溫度從多晶硅生長。因此，在實施例中，在區域132中從電容器50外延 生長材料130發生的速度比在區域131中從鰭80外延生長材料130的速度更快，導致區域132 中的外延成長材料130比區域131中的外延生長材料130更厚或更多。在外延材料130生長期 間，從鰭80生長的外延材料130與從電容器50生長的外延材料130合并。結果，通過合并的從 鰭80生長和從電容器150生長的外延生長材料130來形成帶150。
[0050]帶150允許鰭80電連接到存儲電容器50。帶150經由從鰭80的端部側壁生長的外延 生長材料130而與鰭80直接物理連通，并且經由從電容器50的上表面51生長的外延生長材 料130而與電容器50直接物理連通。從鰭80的端部側壁生長的外延生長材料130和從電容器 50的上表面51生長的外延生長材料130之間的直接物理和電連通是通過各個外延生長材料 130的合并而提供的。
[0051]鰭80的材料和電容器50的材料可以用作用于材料130的外延生長的晶種表面。外 延生長可以以選擇性的方式執行，意指外延生長可以僅發生在暴露的半導體表面之上，例 如，從鰭80的暴露的周邊和從電容器50的暴露的上表面51進行，而結構100的其它表面保持 基本上沒有外延材料130。示例性的外延生長材料130的非限制性列表為:硅鍺合金(SiGe)、 硅(Si)、原位摻雜的SiGe或者Si等，具體材料130取決于下層的晶種材料。
[0052] 為了清楚起見，可以進一步從鰭80的側壁82生長外延生長材料130,由此在鰭80上 形成菱形的外延材料130,如本領域中已知的。為了最好地示出從電容器50的材料130的外 延生長，在例如圖9B中未示出這種菱形的外延生長材料130。
[0053]通過在生長外延材料130之前去除犧牲帶70'，可以形成帶150并且限制了可能導 致相鄰電容器50(即，電容器50-A和電容器50-B等)之間的短路的外延過生長。換句話說，在 相對較低的晶種表面51處開始從電容器50外延生長材料130,允許適當的時間來從鰭80適 當地形成外延材料130,同時也使可能物理接觸且由此使相鄰電容器50短路的外延材料130 過生長的可能性最小化。
[0054] 盡管示出為制造的最后階段，但是結構100可以經受在另外的前段制程、中段制程 或者后段制程的制造步驟中的可以增加或去除材料等的另外的制造步驟，從而形成半導體 裝置，諸如eDRAM裝置等。
[0055] 圖10描繪根據本發明各個實施例的用于制造利用eDRAM的半導體裝置的示例性的 處理流程方法200。方法200從塊202開始并且接著在半導體襯底上形成鰭層(塊204)。例如， 鰭層22(也被稱為絕緣體上硅(SOI)層)可以被沉積在襯底15上。更具體地，鰭層22可以被沉 積在襯底15的掩埋電介質層13上。
[0056]方法200可以繼續以在鰭層內和襯底內形成深溝槽(塊206)。例如，掩模層30可以 被形成在鰭層22上并且被圖案化以限定深溝槽40的占地區域。減法刻蝕處理去除鰭層22和 襯底15的部分以形成開口或者深溝槽40。
[0057]方法200可以繼續以在深溝槽內形成電容器(塊208)。例如，深溝槽40可以被填充 有形成電容器50的導電多晶硅。多晶硅填充的溝槽40可以被形成到其中電容器50的上表面 51與掩埋電介質層13的上表面14共面的高度，或者可以被形成到其中電容器50的上表面51 低于掩埋電介質層13的上表面14的高度。
[0058]方法200可以繼續以在深溝槽內的電容器上形成犧牲帶材料(塊210)。例如，犧牲 帶材料70可以被沉積在溝槽40內的電容器50的上表面51上。犧牲帶材料70建立到電容器50 和到鰭層20的連接。犧牲帶材料70可以在后續的制造處理中被去除，因此可以是可以允許 相對于其它結構100材料選擇性去除的材料。犧牲帶材料70可以被形成到使得上表面71與 鰭層20的上表面21共面的厚度。可替代地，犧牲帶材料70可以被形成到使得上表面71低于 鰭層20的上表面21的厚度。在一些實施例中，可以在電容器50上形成犧牲帶材料70之前在 電容器50的周邊附近的電容器50上和在溝槽40的側壁41上形成間隔件60。
[0059] 方法200可以繼續以通過分別去除鰭層的部分和犧牲帶材料70的部分來形成 finFET鰭和犧牲帶，犧牲帶與鰭對齊(塊212)。例如，可以通過利用掩模來保護在期望的鰭 占地區域內的結構100的掩蔽部分免受用來去除期望的鰭占地區域外的結構100的未掩蔽 部分的刻蝕劑影響，來形成鰭80。可以使用諸如但不限于材料沉積或形成、光刻、成像、刻蝕 和清潔的處理步驟形成掩模。例如，軟掩模或硬掩模可以被形成覆在所保護部分上以用作 掩模，而未掩蔽材料通過刻蝕劑去除。可以選擇一種或更多種刻蝕劑來選擇性地去除鰭層 20的材料，停止在掩埋電介質層13處，并且去除犧牲帶材料70的一部分，停止在電容器50 處。保留的鰭層20材料形成鰭80并且保留的犧牲帶材料70形成犧牲帶70'。可以使用多個刻 蝕階段來初始形成鰭80并且隨后形成犧牲帶70'，或反之亦然。鰭80和犧牲帶70'對齊，因為 鰭80的側壁82與犧牲帶70'的側壁72共面。
[0060] 方法200可以繼續以在襯底上和鰭上形成柵極(塊214)。例如，可以例如在襯底上 形成柵極電介質層92、在柵極電介質層92上形成柵極材料94層和在柵極材料94層上形成柵 極帽層98之后使用減法刻蝕處理來形成柵極90。在特定實施例中，柵極帽98可以被用作與 柵極90的形成關聯的刻蝕掩模(例如硬掩模等）。通過使用帽98作為掩模，刻蝕劑可以被用 來去除在柵極90的占地區域外的柵極材料94和柵極電介質92的未保護的部分，由此限定柵 極90。鰭80和柵極90可以采取finFET的形式，使得在柵極90下面的鰭80的一部分可以是 finFET的溝道區并且從柵極90的任一邊延伸的鰭80的部分可以是finFET的源極區和漏極 區。
[0061] 方法200可以繼續以去除犧牲帶暴露電容器的上表面(塊216)。例如，可以使用任 何合適的刻蝕技術(諸如干法刻蝕、濕法刻蝕或者兩者的組合)來去除犧牲柵極70 '。例如， 可以使用利用刻蝕劑(諸如鹽酸等)去除犧牲帶70'。在特定實現方式中，刻蝕技術可以要求 形成耐刻蝕的刻蝕掩模以保護半導體裝置10的部分。繼形成刻蝕掩模之后，可以通過刻蝕 劑去除犧牲帶70'。
[0062]方法200可以繼續以通過合并分別從鰭側壁生長和從電容器生長的外延生長材料 來形成替代帶，替代帶物理地接觸鰭80和電容器50(塊218)。例如，外延生長材料130從鰭80 的側壁82和上表面81生長并且從電容器50的上表面51生長。外延生長材料130從電容器50 生長相對于從鰭80生長更快，導致電容器50上方的外延生長材料130比鰭80上方的外延生 長材料130更厚或更多。在外延材料130生長期間，從鰭80生長的外延材料130與從電容器50 生長的外延材料130合并。結果，帶150通過合并的從鰭80生長和從電容器150生長的外延生 長材料130來形成。在相對較低的晶種表面51處開始從電容器50外延生長材料130,允許適 當的時間來從鰭80適當地形成外延材料130，同時也使可能物理接觸且由此使相鄰電容器 50短路的外延材料130過生長的可能性最小化。方法200在塊220處結束。
[0063]現在參考圖11，示出了例如在半導體集成電路(1C)邏輯設計、仿真、測試、布局和/ 或制造中使用的示例性的設計流程300的框圖。設計流程300包括用于處理設計結構或裝置 以便產生上面描述且示出在圖1A-圖9B中的結構和/或裝置的邏輯上或者功能上等效的表 示的處理、機器和/或機構。
[0064]由設計流程300處理和/或產生的設計結構可以在機器可讀傳輸或存儲介質上被 編碼以包括數據和/或指令，所述數據和/或指令在數據處理系統上執行或以其他方式處理 時，產生硬件組件、電路、器件或系統的邏輯上、結構上、機械上或其他功能上的等效表示。 機器包括但不限于用于1C設計過程(例如設計、制造或仿真電路、組件、器件或系統）的任何 機器。例如，機器可以包括:用于產生掩模的光刻機、機器和/或設備(例如電子束直寫儀）、 用于仿真設計結構的計算機或設備、用于制造或測試過程的任何裝置，或用于將所述設計 結構的功能上的等效表示編程到任何介質中的任何機器(例如，用于對可編程門陣列進行 編程的機器）。
[0065] 設計流程300可隨被設計的表示類型而不同。例如，用于構建專用IC(ASIC)的設計 流程300可能不同于用于設計標準組件的設計流程300,或不同于用于將設計實例化到可編 程陣列(例如，由Altera? Inc.或Xilinx? Inc.提供的可編程門陣列(PGA)或現場可編程 門陣列(FPGA))中的設計流程300。
[0066] 圖11示出了多個此類設計結構，其中包括優選地由設計過程310處理的輸入設計 結構320。設計結構320可以是由設計過程310生成和處理以產生硬件器件的邏輯上等效的 功能表示的邏輯仿真設計結構。設計結構320還可以或備選地包括數據和/或程序指令，所 述數據和/或程序指令由設計過程310處理時，生成硬件器件的物理結構的功能表示。無論 表示功能和/或結構設計特性，均可以使用例如由核心開發人員/設計人員實施的電子計算 機輔助設計(ECAD)生成設計結構320。
[0067] 當編碼在機器可讀數據傳輸、門陣列或存儲介質上時，設計結構320可以由設計過 程310內的一個或更多個硬件和/或軟件模塊訪問和處理以仿真或以其他方式在功能上表 示例如圖1A-圖9B中示出的那些電子組件、電路、電子或邏輯模塊、裝置、器件或系統。因此， 設計結構320可以包括文件或其他數據結構，其中包括人類和/或機器可讀源代碼、編譯結 構和計算機可執行代碼結構，當所述文件或其他數據結構由設計或仿真數據處理系統處理 時，在功能上仿真或以其他方式表示電路或其他級別的硬件邏輯設計。此類數據結構可以 包括硬件描述語言（HDL)設計實體或遵循和/或兼容低級HDL設計語言（例如Verilog和 VHDL)和/或高級設計語言(例如C或C++)的其他數據結構。
[0068] 設計過程310優選地采用和結合硬件和/或軟件模塊，所述模塊用于合成、轉換或 以其他方式處理圖1A-圖9B中示出的組件、電路、器件或邏輯結構的設計/仿真功能等價物 以生成可以包含設計結構（例如設計結構320)的網表380。網表380例如可以包括編譯或以 其他方式處理的數據結構，所述數據結構表示描述與集成電路設計中的其他元件和電路的 連接的線纜、分離組件、邏輯門、控制電路、I/O設備、模型等的列表。網表380可以使用迭代 過程合成，其中網表380被重新合成一次或多次，具體取決于器件的設計規范和參數。對于 在此所述的其他設計結構類型，網表380可以記錄在機器可讀數據存儲介質上或編程到可 編程門陣列中。所述介質可以是非易失性存儲介質，例如磁或光盤驅動器、可編程門陣列、 壓縮閃存或其他閃存。此外或備選地，所述介質可以是可在其上經由因特網或其他適合聯 網手段傳輸和中間存儲數據分組的系統或高速緩沖存儲器、緩沖器空間或導電或光導器件 和材料。
[0069] 設計過程310可以包括用于處理包括網表380在內的各種輸入數據結構類型的硬 件和軟件模塊。此類數據結構類型例如可以駐留在庫元件330內并包括一組常用元件、電路 和器件，其中包括給定制造技術(例如，不同的技術節點，14、32納米、45納米、90納米等）的 模型、布圖和符號表示。所述數據結構類型還可包括設計規范340、特征數據350、檢驗數據 360、設計規則370和測試數據文件385,它們可以包括輸入測試模式、輸出測試結果和其他 測試信息。設計過程310還可例如包括標準機械設計過程，例如用于諸如鑄造、成型和模壓 成形等操作的應力分析、熱分析、機械事件仿真、過程仿真。
[0070] 機械設計領域的技術人員可以在不偏離本發明的范圍和精神的情況下理解在設 計過程310中使用的可能機械設計工具和應用的范圍。設計過程310還可包括用于執行諸如 定時分析、檢驗、設計規則檢查、放置和路由操作之類的標準電路設計過程的模塊。
[0071] 設計過程310采用和結合邏輯和物理設計工具（例如HDL編譯器）以及仿真建模工 具以便與任何其他機械設計或數據(如果適用)一起處理設計結構320連同示出的部分或全 部支持數據結構，從而生成第二設計結構390。設計結構390以用于機械設備和結構的數據 交換的數據格式(例如以IGES、DXF、Parasolid XT、JT、DRC或任何其他用于存儲或呈現此類 機械設計結構的適合格式)駐留在存儲介質或可編程門陣列上。
[0072]類似于設計結構320,設計結構390優選地包括一個或更多個文件、數據結構或其 他計算機編碼的數據或指令，它們駐留在傳輸或數據存儲介質上，并且由ECAD系統處理時 生成圖1A-圖9B中示出的本發明的一個或更多個實施例的邏輯上或以其他方式在功能上等 效的形式。在一個實施例中，設計結構390可以包括在功能上仿真圖1A-圖9B中示出的器件 的編譯后的可執行HDL仿真模型。
[0073] 設計結構390還可以采用用于集成電路的布圖數據交換的數據格式和/或符號數 據格式(例如以GDSII(GDS2)、GL1、0ASIS、圖文件或任何其他用于存儲此類設計數據結構的 適合格式存儲的信息）。設計結構390可以包括信息，例如符號數據、圖文件、測試數據文件、 設計內容文件、制造數據、布圖參數、線纜、金屬級別、通孔、形狀、用于在整個生產線中路由 的數據，以及制造商或其他設計人員/開發人員制造上述以及圖1A-圖9B中示出的器件或結 構所需的任何其他數據。設計結構390然后可以繼續到階段395,例如，在階段395,設計結構 390:繼續到流片(tape-out)，被發布到制造公司、被發布到掩模室(mask house)、被發送到 其他設計室，被發回給客戶等。
[0074] 附圖和本說明書描繪了且描述了本發明的實施例及其特征和部件。本領域技術人 員將明白本說明書中使用的任何具體的術語僅僅是為了方便起見，并且因此本發明不應該 受這種術語識別和/或暗示的具體處理限制。因此，期望的是在此描述的實施例在所有方面 都被認為是示例性的，而非限制性的，并且參考用于確定本發明的范圍的所附權利要求。
[0075] 除非另有描述或者除了在此描述的之外，"沉積"、"被沉積"等可以包括適合于沉 積材料的任何現在已知或者稍后開發的技術，包括但不限于:CVD、LPCVD、PECVD、半大氣壓 CVD (SACVD)、高密度等離子體CVD (HDPCVD)、快速熱CVD (RTCVD)、超高真空CVD (UHVCVD)、有 限反應處理CVD(LRPCVD)、金屬有機CVD(MOCVD)、濺射沉積、離子束沉積、電子束沉積、激光 輔助沉積、熱氧化、熱氮化、旋涂方法、物理氣相沉積(PVD)、原子層沉積(ALD)、化學的氧化、 分子束外延(MBE)、鍍敷或者蒸發。任何提及"多晶"或者"多晶娃"之處應該被理解為指的是 多晶娃。
[0076]在此通過示例的方式而不是通過限制的方式，提及諸如"垂直"、"水平"等的術語 以建立參照系。在此使用的術語"水平"被定義為與襯底15的表面或者常規的平面平行的平 面，而不管半導體襯底15的實際空間取向。術語"垂直"指的是與如剛才定義的水平垂直的 方向。諸如"上"、"上方"、"下"、"側"（如在"側壁"中的）、"較高"、"較低"、"之上"、"之下"和 "下方"之類的術語是相對于水平面限定的。應當理解可以采用各種其它參照系來描述本發 明而不脫離本發明的精神和范圍。
【主權項】
1. 一種制造半導體裝置的方法，包括： 在半導體襯底上形成鰭層； 在鰭層內和襯底內形成深溝槽； 在深溝槽內形成電容器； 在深溝槽內的電容器上形成犧牲帶材料； 通過去除鰭層的部分形成鰭； 通過去除犧牲帶材料的部分形成犧牲帶，所述犧牲帶接觸鰭并且接觸電容器； 去除犧牲帶；以及 通過合并從鰭外延生長的材料和從電容器外延生長的材料，形成替代帶。2. 根據權利要求1所述的制造半導體裝置的方法，還包括： 在電容器的周邊上和深溝槽的側壁上形成內部間隔件。3. 根據權利要求1所述的制造半導體裝置的方法，其中電容器是形成在深溝槽內的多 晶娃材料。4. 根據權利要求1所述的制造半導體裝置的方法，其中犧牲帶材料是多晶硅鍺。5. 根據權利要求1所述的制造半導體裝置的方法，其中犧牲帶的上表面和側壁分別與 鰭的上表面和側壁共面。6. 根據權利要求1所述的制造半導體裝置的方法，還包括： 在襯底上和鰭上形成柵極。7. 根據權利要求6所述的制造半導體裝置的方法，還包括： 在柵極的側壁上形成柵極間隔件。8. 根據權利要求1所述的制造半導體裝置的方法，其中形成替代帶還包括： 從鰭的側壁和鰭的上表面外延生長材料，以及 從電容器的上表面外延生長材料。9. 根據權利要求8所述的制造半導體裝置的方法，其中相對于從鰭的側壁和鰭的上表 面生長的外延材料以更快速度形成從電容器的上表面生長的外延材料。10. 根據權利要求1所述的制造半導體裝置的方法，其中電容器的上表面低于襯底的上 表面。11. 根據權利要求1所述的制造半導體裝置的方法，其中犧牲帶的上表面與鰭層的上表 面共面。12. 根據權利要求2所述的制造半導體裝置的方法，其中內部間隔件覆蓋深溝槽內的襯 底以便限制從電容器和從鰭的材料的外延生長。13. 根據權利要求8所述的制造半導體裝置的方法，其中從電容器的上表面外延生長的 材料比從鰭的上表面外延生長的材料厚。14. 一種半導體裝置，包括： 在襯底上的finFET鰭； 在襯底內的深溝槽； 在深溝槽內的電容器；以及 與鰭和電容器接觸的替代帶。15. 根據權利要求14所述的半導體裝置，還包括： 在電容器的周邊上和深溝槽的側壁上的內部間隔件， 在襯底上和finFET鰭上的柵極。16. 根據權利要求14所述的半導體裝置，其中替代帶是合并的從finFET鰭生長的外延 材料和從電容器的上表面生長的外延材料。17. 根據權利要求16所述的半導體裝置，其中從電容器的上表面生長的外延材料被生 長到比從finFET鰭生長的外延材料大的厚度。18. 根據權利要求14所述的半導體裝置，其中電容器的上表面低于襯底的上表面。19. 根據權利要求15所述的半導體裝置，其中內部間隔件覆蓋深溝槽內的襯底以便限 制從電容器和從finFET鰭的材料的外延生長。20. -種嵌入式動態隨機訪問存儲器半導體裝置制造方法，包括： 在半導體襯底上形成鰭層； 在鰭層內和襯底內形成多個深溝槽； 在多個深溝槽內形成多個電容器； 在多個電容器上形成犧牲帶材料； 通過去除鰭層的部分形成多個鰭； 通過去除犧牲帶材料的部分形成多個犧牲帶，每個犧牲帶各自地接觸鰭和接觸電容 器； 在襯底上和多個鰭上形成多個柵極； 去除多個犧牲帶，以及 通過合并從多個鰭和從多個電容器外延生長的材料而形成替代帶，其中從多個電容器 中的每個電容器的上表面外延生長材料，并且其中多個電容器中的每個電容器的上表面比 多個鰭的外延生長的晶種表面低。
【文檔編號】H01L27/108GK106024787SQ201610177197
【公開日】2016年10月12日
【申請日】2016年3月25日
【發明人】V·S·巴斯克, A·雷茨尼采克
【申請人】國際商業機器公司