具有垂直器件的雙端口sram單元結構的制作方法
【專利摘要】本發明描述了一種雙端口SRAM單元。在實施例中，單元包括第一和第二下拉晶體管、第一和第二上拉晶體管以及第一至第四傳輸門晶體管。每一個晶體管都包括：第一源極/漏極區域，位于有源區域中；溝道，延伸至有源區域之上；以及第二源極/漏極區域，位于溝道之上。通過第一有源區域電耦合下拉晶體管的第一源極/漏極區域。通過第二有源區域電耦合上拉晶體管的第一源極/漏極區域。第一和第二柵電極分別圍繞第一和第二下拉和上拉晶體管的溝道。第一下拉、第一上拉以及第一和第三傳輸門晶體管的第二源極/漏極區域電耦合至第二柵電極。第二下拉、第二上拉以及第二和第四傳輸門晶體管的第二源極/漏極區域電耦合至第一柵電極。本發明還提供了具有垂直器件的雙端口SRAM單元結構。
【專利說明】
具有垂直器件的雙端口 SRAM單元結構
技術領域
[0001]本發明一般地涉及半導體技術領域，更具體地，涉及SRAM單元結構及其制造方法。
【背景技術】
[0002]靜態隨機存取存儲器(SRAM)通常用于集成電路。SRAM單元具有不需要刷新就可以保持數據的有利特征。隨著對集成電路的速度的越來越高的要求，SRAM單元的讀取速度和寫入速度也變得更加重要。

【發明內容】

[0003]為了解決現有技術中所存在的缺陷，根據本發明的一方面，提供了一種結構，包括:雙端口靜態隨機存取存儲器單元，包括:第一下拉晶體管，包括:第一源極/漏極區域，位于襯底的第一有源區域中；第一垂直溝道，延伸至所述第一有源區域之上；以及第二源極/漏極區域，位于所述第一垂直溝道之上；第二下拉晶體管，包括:第三源極/漏極區域，位于所述第一有源區域中；第二垂直溝道，延伸至所述第一有源區域之上；以及第四源極/漏極區域，位于所述第二垂直溝道之上；通過所述第一有源區域將所述第一源極/漏極區域電耦合至所述第三源極/漏極區域；第一上拉晶體管，包括:第五源極/漏極區域，位于所述襯底的第二有源區域中；第三垂直溝道，延伸至所述第二有源區域之上；以及第六源極/漏極區域，位于所述第三垂直溝道之上；第二上拉晶體管，包括:第七源極/漏極區域，位于所述第二有源區域中；第四垂直溝道，延伸至所述第二有源區域之上；以及第八源極/漏極區域，位于所述第四垂直溝道之上；通過所述第二有源區域將所述第五源極/漏極區域電耦合至所述第七源極/漏極區域；第一傳輸門晶體管，包括:第九源極/漏極區域，位于所述襯底的第三有源區域中；第五垂直溝道，延伸至所述第三有源區域之上；以及第十源極/漏極區域，位于所述第五垂直溝道之上；第二傳輸門晶體管，包括:第十一源極/漏極區域，位于所述襯底的第四有源區域中；第六垂直溝道，延伸至所述第四有源區域之上；以及第十二源極/漏極區域，位于所述第六垂直溝道之上；第三傳輸門晶體管，包括:第十三源極/漏極區域，位于所述襯底的第五有源區域中；第七垂直溝道，延伸至所述第五有源區域之上；以及第十四源極/漏極區域，位于所述第七垂直溝道之上；第四傳輸門晶體管，包括:第十五源極/漏極區域，位于所述襯底的第六有源區域中；第八垂直溝道，延伸至所述第六有源區域之上；以及第十六源極/漏極區域，位于所述第八垂直溝道之上；第一柵電極，圍繞所述第一垂直溝道和所述第三垂直溝道中的每一個；第二柵電極，圍繞所述第二垂直溝道和所述第四垂直溝道中的每一個；第三柵電極，圍繞所述第五垂直溝道；第四柵電極，圍繞所述第六垂直溝道；第五柵電極，圍繞所述第七垂直溝道；第六柵電極，圍繞所述第八垂直溝道；第一導電部件，位于所述第二源極/漏極區域和所述第六源極/漏極區域上并且物理耦合至所述第二源極/漏極區域和所述第六源極/漏極區域，所述第一導電部件還電耦合至所述第二柵電極、所述第十源極/漏極區域和所述第十四源極/漏極區域；以及第二導電部件，位于所述第四源極/漏極區域和所述第八源極/漏極區域上并且物理耦合至所述第四源極/漏極區域和所述第八源極/漏極區域，所述第二導電部件還電耦合至所述第一柵電極、所述第十二源極/漏極區域和所述第十六源極/漏極區域。
[0004]在該結構中，所述第一有源區域、所述第二有源區域、所述第三有源區域、所述第四有源區域、所述第五有源區域和所述第六有源區域中的每一個都延伸至所述雙端口晶體管隨機存取存儲器單元的區域之外。
[0005]在該結構中，所述第一有源區域包括第三導電部件，所述第二有源區域包括第四導電部件，所述第三有源區域包括第五導電部件，所述第四有源區域包括第六導電部件，所述第五有源區域包括第七導電部件，以及所述第六有源區域包括第八導電部件。
[0006]在該結構中，所述雙端口靜態隨機存取存儲器單元包括:第一 P阱，位于所述襯底中；11阱，位于所述襯底中；以及第二 P阱，位于所述襯底中，所述η阱設置在所述第一 P阱與所述第二 P阱之間，所述第一有源區域、所述第三有源區域和所述第五有源區域設置在所述第一P阱中，所述第二有源區域設置在所述η阱中，所述第四有源區域和所述第六有源區域設置在所述第二P阱中。
[0007]在該結構中，所述第一垂直溝道、所述第三垂直溝道、所述第五垂直溝道和所述第八垂直溝道沿著第一方向對齊，所述第二垂直溝道、所述第四垂直溝道、所述第六垂直溝道和所述第七垂直溝道沿著第二方向對齊，所述第一方向和所述第二方向中的每一個都與所述第一有源區域、所述第二有源區域、所述第三有源區域、所述第四有源區域、所述第五有源區域和所述第六有源區域中的每一個相交。
[0008]在該結構中，所述第一導電部件位于所述第十源極/漏極區域上并且物理耦合至所述第十源極/漏極區域，并且所述第二導電部件位于所述第十二源極/漏極區域上并且物理耦合至所述第十二源極/漏極區域。
[0009]在該結構中，所述第一垂直溝道、所述第三垂直溝道、所述第五垂直溝道和所述第六垂直溝道沿著第一方向對齊，所述第二垂直溝道、所述第四垂直溝道、所述第七垂直溝道和所述第八垂直溝道沿著第二方向對齊，所述第一方向和所述第二方向中的每一個都與所述第一有源區域、所述第二有源區域、所述第三有源區域、所述第四有源區域、所述第五有源區域和所述第六有源區域中的每一個相交。
[0010]在該結構中，所述第一導電部件位于所述第十源極/漏極區域上并且物理耦合至所述第十源極/漏極區域，并且所述第二導電部件位于所述第十六源極/漏極區域上并且耦合至所述第十六源極/漏極區域。
[0011]在該結構中，所述雙端口靜態隨機存取存儲器單元的區域中沒有接觸件物理連接至所述第一有源區域、所述第二有源區域、所述第三有源區域、所述第四有源區域、所述第五有源區域和所述第六有源區域中的任何一個。
[0012]該結構還包括:第一金屬化層級，位于所述雙端口靜態隨機存取存儲器單元上方；和第二金屬化層級，位于所述第一金屬化層級上方，所述第一金屬化層級包括:第一跡線，沿著所述第一有源區域延伸；第二跡線，沿著所述第二有源區域延伸；第三跡線，沿著所述第三有源區域延伸；第四跡線，沿著所述第四有源區域延伸；第五跡線，沿著所述第五有源區域延伸；第六跡線，沿著所述第六有源區域延伸，其中，所述雙端口靜態隨機存取存儲器單元的區域中沒有通孔延伸至所述第一跡線、所述第二跡線、所述第三跡線、所述第四跡線、所述第五跡線和所述第六跡線中的任何一個，或者從所述第一跡線、所述第二跡線、所述第三跡線、所述第四跡線、所述第五跡線和所述第六跡線中的任何一個延伸；所述第二金屬化層級包括:第七跡線，在與所述第一跡線、所述第二跡線、所述第三跡線、所述第四跡線、所述第五跡線和所述第六跡線相交的方向上延伸，所述第七跡線電耦合至所述第三柵電極和所述第四柵電極；以及第八跡線，在與所述第一跡線、所述第二跡線、所述第三跡線、所述第四跡線、所述第五跡線和所述第六跡線相交的方向上延伸，所述第八跡線電耦合至所述第五柵電極和所述第六柵電極。
[0013]該結構還包括:第一金屬化層級，位于所述雙端口靜態隨機存取存儲器單元上方；和第二金屬化層級，位于所述第一金屬化層級上方，所述第一金屬化層級包括:第一跡線，在與所述第一有源區域、所述第二有源區域、所述第三有源區域、所述第四有源區域、所述第五有源區域和所述第六有源區域相交的方向上延伸，所述第一跡線電耦合至所述第三柵電極和所述第四柵電極；和第二跡線，在與所述第一有源區域、所述第二有源區域、所述第三有源區域、所述第四有源區域、所述第五有源區域和所述第六有源區域相交的方向上延伸，所述第二跡線電耦合至所述第五柵電極和所述第六柵電極；所述第二金屬化層級包括:第三跡線，沿著所述第一有源區域延伸；第四跡線，沿著所述第二有源區域延伸；第五跡線，沿著所述第三有源區域延伸；第六跡線，沿著所述第四有源區域延伸；第七跡線，沿著所述第五有源區域延伸；以及第八跡線，沿著所述第六有源區域延伸，其中，所述雙端口靜態隨機存取存儲器單元的區域中沒有通孔延伸至所述第三跡線、所述第四跡線、所述第五跡線、所述第六跡線、所述第七跡線和所述第八跡線中的任何一個以及從所述第三跡線、所述第四跡線、所述第五跡線、所述第六跡線、所述第七跡線和所述第八跡線中的任何一個延伸。
[0014]根據本發明的另一方面，提供了一種結構，包括:存儲器陣列，包括:多個雙端口靜態隨機存取存儲器(DPSRAM)單元，所述DPSRAM單元布置為列和行，每一個所述DPSRAM單元都包括第一下拉垂直晶體管、第二下拉垂直晶體管、第一上拉垂直晶體管、第二上拉垂直晶體管、第一傳輸門垂直晶體管、第二傳輸門垂直晶體管、第三傳輸門垂直晶體管和第四傳輸門垂直晶體管，所述第一下拉垂直晶體管、所述第一上拉垂直晶體管、所述第一傳輸門垂直晶體管和所述第三傳輸門垂直晶體管的對應的第一源極/漏極區域耦合在一起并且耦合至所述第二上拉垂直晶體管和所述第二下拉垂直晶體管的對應的柵極，所述第二下拉垂直晶體管、所述第二上拉垂直晶體管、所述第二傳輸門垂直晶體管和所述第四傳輸門垂直晶體管的對應的第一源極/漏極區域耦合在一起并且耦合至所述第一上拉垂直晶體管和所述第一下拉垂直晶體管的對應的柵極；以及在所述存儲器陣列中的DPSRAM單元的每一列中:第一電源節點有源區域，位于襯底中并且沿著對應列延伸，所述對應列中的每一個DPSRAM單元的第一上拉垂直晶體管和第二上拉垂直晶體管的對應的第二源極/漏極區域設置在所述第一電源節點有源區域中；第二電源節點有源區域，位于所述襯底中并且沿著所述對應列延伸，所述對應列中的每一個DPSRAM單元的第一下拉垂直晶體管和第二下拉垂直晶體管的對應的第二源極/漏極區域設置在所述第二電源節點有源區域中；第一位線節點有源區域，位于所述襯底中并且沿著所述對應列延伸，所述對應列中的每一個DPSRAM單元的第一傳輸門垂直晶體管的第二源極/漏極區域設置在所述第一位線節點有源區域中；第一互補位線節點有源區域，位于所述襯底中并且沿著所述對應列延伸，所述對應列中的每一個DPSRAM單元的第二傳輸門垂直晶體管的第二源極/漏極區域設置在所述第一互補位線節點有源區域中；第二位線節點有源區域，位于所述襯底中并且沿著所述對應列延伸，所述對應列中的每一個DPSRAM單元的第三傳輸門垂直晶體管的第二源極/漏極區域設置在所述第二位線節點有源區域中；以及第二互補位線節點有源區域，位于所述襯底中并且沿著所述對應列延伸，所述對應列中的每一個DPSRAM單元的第四傳輸門垂直晶體管的第二源極/漏極區域設置在所述第二互補位線節點有源區域中。
[0015]在該結構中，所述存儲器陣列還包括第一行帶單元和第二行帶單元，所述第一行帶單元設置在所述DPSRAM單元的列的第一邊沿上，所述第二行帶單元設置在所述DPSRAM單元的列的與所述第一邊沿相對的第二邊沿上。
[0016]在該結構中，所述存儲器陣列還包括所述襯底上方的第一金屬化層級，對于所述存儲器陣列中的DPSRAM單元的每一列，所述第一金屬化層級包括:第一電源節點金屬化跡線，沿著所述對應列延伸，第一連接件將所述第一電源節點金屬化跡線電耦合至所述對應列中的第一行帶單元的對應帶單元中的第一電源節點有源區域，第二連接件將所述第一電源節點金屬化跡線電耦合至所述對應列中的第二行帶單元的對應帶單元中的第一電源節點有源區域；第二電源節點金屬化跡線，沿著所述對應列延伸，第三連接件將所述第二電源節點金屬化跡線電耦合至所述對應列中的第一行帶單元的對應帶單元中的第二電源節點有源區域，第四連接件將所述第二電源節點金屬化跡線電耦合至所述對應列中的第二行帶單元的對應帶單元中的第二電源節點有源區域；第一位線節點金屬化跡線，沿著所述對應列延伸，第五連接件將所述第一位線節點金屬化跡線電耦合至所述對應列中的第一行帶單元的對應帶單元中的第一位線節點有源區域，第六連接件將所述第一位線節點金屬化跡線電耦合至所述對應列中的第二行帶單元的對應帶單元中的第一位線節點有源區域；第一互補位線節點金屬化跡線，沿著所述對應列延伸，第七連接件將所述第一互補位線節點金屬化跡線電耦合至所述對應列中的第一行帶單元的對應帶單元中的第一互補位線節點有源區域，第八連接件將所述第一互補位線節點金屬化跡線電耦合至所述對應列中的第二行帶單元的對應帶單元中的第一互補位線節點有源區域；第二位線節點金屬化跡線，沿著所述對應列延伸，第九連接件將所述第二位線節點金屬化跡線電耦合至所述對應列中的第一行帶單元的對應帶單元中的第二位線節點有源區域，第十連接件將所述第二位線節點金屬化跡線電耦合至所述對應列中的第二行帶單元的對應帶單元中的第二位線節點有源區域；以及第二互補位線節點金屬化跡線，沿著所述對應列延伸，第十一連接件將所述第二互補位線節點金屬化跡線電耦合至所述對應列中的第一行帶單元的對應帶單元中的第二互補位線節點有源區域，第十二連接件將所述第二互補位線節點金屬化跡線電耦合至所述對應列中的第二行帶單元的對應帶單元中的第二互補位線節點有源區域。
[0017]在該結構中，所述存儲器陣列還包括所述襯底上方的第一金屬化層級和所述襯底上方的第二金屬化層級，對于所述存儲器陣列中的DPSRAM單元的每一列，所述第一金屬化層級包括沿著所述對應列延伸的第一電源節點金屬化跡線和沿著所述對應列延伸的第二電源節點金屬化跡線，對于所述第一行帶單元和所述第二行帶單元中的每一個，所述第二金屬化層級包括沿著對應行帶單元延伸的網狀第一電源節點金屬化跡線和沿著所述對應行帶單元延伸的網狀第二電源節點金屬化跡線，并且對于每一個所述帶單元，第一連接件將對應帶單元處的第一電源節點金屬化跡線電耦合至所述對應帶單元處的網狀第一電源節點金屬化跡線，并且第二連接件將所述對應帶單元處的第二電源節點金屬化跡線電耦合至所述對應帶單元處的網狀第二電源節點金屬化跡線。
[0018]在該結構中，每一個所述DPSRAM單元都具有區域，所述區域具有沿著行方向的第一尺寸和沿著列方向的第二尺寸，所述第一尺寸與所述第二尺寸的比率至少為4。
[0019]在該結構中，所述存儲器陣列還包括所述襯底上方的金屬化層級，對于每一行DPSRAM單元，所述金屬化層級包括沿著對應行延伸的第一字線節點金屬化跡線和沿著所述對應行延伸的第二字線節點金屬化跡線，對于所述對應行中的每一個DPSRAM單元，所述第一傳輸門垂直晶體管和所述第二傳輸門垂直晶體管的對應柵極電耦合至所述第一字線節點金屬化跡線，并且所述第三傳輸門垂直晶體管和所述第四傳輸門垂直晶體管的對應柵極電耦合至所述第二字線節點金屬化跡線。
[0020]根據本發明的又一方面，提供了一種方法，包括:在襯底中限定第一電源節點有源區域、第二電源節點有源區域、第一位線節點有源區域、第一互補位線節點有源區域、第二位線節點有源區域和第二互補位線節點有源區域；在區域中形成第一垂直溝道結構、第二垂直溝道結構、第三垂直溝道結構、第四垂直溝道結構、第五垂直溝道結構、第六垂直溝道結構、第七垂直溝道結構和第八垂直溝道結構，所述第一垂直溝道結構、第二垂直溝道結構、第三垂直溝道結構、第四垂直溝道結構、第五垂直溝道結構、第六垂直溝道結構、第七垂直溝道結構和第八垂直溝道結構中的每一個都包括:第一源極/漏極區域，設置在對應有源區域中；溝道區域，位于所述第一源極/漏極區域之上；以及第二源極/漏極區域，位于所述溝道區域之上，所述第一垂直溝道結構的第一源極/漏極區域設置在所述第一電源節點有源區域中，所述第二垂直溝道結構的第一源極/漏極區域設置在所述第一電源節點有源區域中，所述第三垂直溝道結構的第一源極/漏極區域設置在所述第二電源節點有源區域中，所述第四垂直溝道結構的第一源極/漏極區域設置在所述第二電源節點有源區域中，所述第五垂直溝道結構的第一源極/漏極區域設置在所述第一位線節點有源區域中，所述第六垂直溝道結構的第一源極/漏極區域設置在所述第一互補位線節點有源區域中，所述第七垂直溝道結構的第一源極/漏極區域設置在所述第二位線節點有源區域中，所述第八垂直溝道結構的第一源極/漏極區域設置在所述第二互補位線節點有源區域中；在所述襯底上方形成第一柵電極、第二柵電極、第三柵電極、第四柵電極、第五柵電極和第六柵電極，所述第一柵電極圍繞所述第一垂直溝道結構和所述第三垂直溝道結構，所述第二柵電極圍繞所述第二垂直溝道結構和所述第四垂直溝道結構，所述第三柵電極圍繞所述第五垂直溝道結構，所述第四柵電極圍繞所述第六垂直溝道結構，所述第五柵電極圍繞所述第七垂直溝道結構，所述第六柵電極圍繞所述第八垂直溝道結構；以及將所述第一垂直溝道結構、所述第三垂直溝道結構、所述第五垂直溝道結構和所述第七垂直溝道結構的對應的第二源極/漏極區域電耦合在一起并且電耦合至所述第二柵電極，并且將所述第二垂直溝道結構、所述第四垂直溝道結構、所述第六垂直溝道結構和所述第八垂直溝道結構的對應的第二源極/漏極區域電耦合在一起并且電耦合至所述第一柵電極。
[0021]該方法還包括形成金屬化層級，所述金屬化層級包括第一字線節點金屬化跡線和第二字線節點金屬化跡線，所述第一字線節點金屬化跡線電耦合至所述第三柵電極和所述第四柵電極，所述第二字線節點金屬化跡線電耦合至所述第五柵電極和所述第六柵電極。
[0022]在該方法中，在形成所述金屬化層級之后，所述區域中沒有接觸件物理耦合至所述第一電源節點有源區域、所述第二電源節點有源區域、所述第一位線節點有源區域、所述第一互補位線節點有源區域、所述第二位線節點有源區域和所述第二互補位線節點有源區域中的任何一個。
【附圖說明】
[0023]當結合附圖進行閱讀時，根據下面詳細的描述可以更好地理解本發明的各個方面。應該強調的是，根據工業中的標準實踐，各種部件沒有被按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意增加或減少。
[0024]圖1是根據一些實施例的雙端口靜態隨機存取存儲器(SRAM)位單元的電路圖。
[0025]圖2至圖23和圖24A是根據一些實施例的在用于形成垂直全環柵(VGAA)器件結構的工藝期間的中間步驟的截面圖。
[0026]圖24B和圖24C是根據一些實施例的通過關于圖2至圖24A所討論的工藝而形成的VGAA器件結構的覆蓋布局圖。
[0027]圖25A、圖26和圖27是根據一些實施例的第一雙端口 SRAM位單元的對應層級。
[0028]圖25B是根據一些實施例的2 X 2的單元陣列。
[0029]圖28是根據一些實施例的第一雙端口 SRAM位單元的第一通孔層級和第一金屬化層級。
[0030]圖29是根據一些實施例的第一雙端口 SRAM位單元的第二通孔層級和第二金屬化層級。
[0031]圖30、圖31和圖32是根據一些實施例的第二雙端口 SRAM位單元的對應層級。
[0032]圖33是根據一些實施例的第二雙端口 SRAM位單元的第一通孔層級和第一金屬化層級。
[0033]圖34是根據一些實施例的第二雙端口 SRAM位單元的第二通孔層級和第二金屬化層級。
[0034]圖35是根據一些實施例的雙端口 SRAM位單元的陣列。
[0035]圖36是根據一些實施例的具有網狀電源電壓金屬化跡線的雙端口 SRAM位單元的陣列。
【具體實施方式】
[0036]以下公開內容提供了許多不同實施例或實例，用于實現所提供主題的不同特征。以下將描述組件和布置的特定實例以簡化本發明。當然，這些僅是實例并且不意欲限制本發明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件形成為直接接觸的實施例，也可以包括形成在第一部件和第二部件之間的附加部件使得第一部件和第二部件不直接接觸的實施例。另外，本發明可以在多個實例中重復參考標號和/或字符。這種重復是為了簡化和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。
[0037]此外，為了便于描述，本文中可以使用諸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空間關系術語以描述如圖所示的一個元件或部件與另一元件或部件的關系。除圖中所示的方位之外，空間關系術語意欲包括使用或操作過程中的器件的不同的方位。裝置可以以其它方式進行定位(旋轉90度或在其他方位)，并且在本文中使用的空間關系描述符可同樣地作相應地解釋。
[0038]根據各個示例性實施例提供了包括垂直全環柵(VGAA)器件的靜態隨機存取存儲器(SRAM)單元，諸如雙端口 SRAM單元。討論了實施例的一些變型例。在通篇的多個示圖和示出的實施例中，類似的參考數字用于表示類似的元件。此外，本文討論的方法實施例可以論述為以特定的順序執行，然而，其他的方法實施例可以以任何邏輯順序執行。
[0039]圖1示出了根據一些實施例的雙端口 SRAM位單元的電路圖。該單元包括上拉晶體管PUl和HJ2、下拉晶體管PDl和TO2以及傳輸門晶體管PG1、PG2、PG3和PG4。如電路圖所示，上拉晶體管PUl和PU2是P型晶體管，并且晶體管HH、PD2, PGU PG2、PG3和PG4是η型晶體管。
[0040]上拉晶體管PUl和下拉晶體管HH的漏極耦合在一起，并且上拉晶體管PU2和下拉晶體管PD2的漏極耦合在一起。晶體管PUl和PDl與晶體管PU2和PD2交叉耦合，以形成數據鎖存器。晶體管PUl和PDl的柵極耦合在一起并且耦合至晶體管PU2和PD2的漏極，并且晶體管PU2和PD2的柵極耦合在一起并且耦合至晶體管PUl和PDl的漏極。上拉晶體管PUl和PU2的源極耦合至第一電源電壓Vdd，并且下拉晶體管PDl和PD2的源極耦合至第二電源電壓Vss (如，接地電壓)。如圖所示，晶體管PUl和PDl形成介于第一電源電壓Vdd與第二電源電壓Vss之間的第一反相器INVl，并且晶體管PU2和PD2形成介于第一電源電壓Vdd與第二電源電壓Vss之間的第二反相器INV2。反相器INVl和INV2交叉耦合，以形成數據鎖存器。
[0041 ] 通過第一傳輸門晶體管PGl將數據鎖存器的存儲節點NI耦合至第一位線BL-A，并且通過第三傳輸門晶體管PG3將數據鎖存器的存儲節點NI耦合至第二位線BL-B，以及通過第二傳輸門晶體管PG2將存儲節點N2耦合至第一互補位線BLB-A，并且通過第四傳輸門晶體管PG4將存儲節點N2耦合至第二互補位線BLB-B。存儲節點NI和N2通常是處于相反邏輯電平(邏輯高或邏輯低)的互補節點。傳輸門晶體管PGl和PG2的柵極耦合至第一字線WL-A,并且傳輸門晶體管PG3和PG4的柵極耦合至第二字線WL-B。
[0042]如隨后將討論的，下文所討論的各個實施例的部件可以具有表示層級，并且具有如上關于圖1所討論的參考節點的后綴的參考標號。例如，作為第一位線的節點的第一金屬化跡線可以表示為“M1-BL-A”。
[0043]圖2至圖24A示出了根據一些實施例的在用于形成VGAA器件結構的工藝期間的中間步驟的截面圖。圖24B和圖24C示出了通過關于圖2至圖24A所討論的工藝而形成的VGAA器件結構的覆蓋布局圖。該各個示圖沒有必要表示下文所討論的雙端口 SRAM單元的截面圖或布局。提供在這些示圖的背景下所討論的截面圖、布局圖和方法，以示出VGAA器件結構的各方面、它們是如何形成的以及提供關于隨后的布局所討論的部件的參考。本領域的普通技術人員很容易地理解，如何將圖2至圖24C的討論應用于隨后所討論的布局。
[0044]圖2示出了具有掩模層66和隔離區域68的襯底60。襯底60可以是塊狀半導體襯底、絕緣體上半導體(SOI)襯底、多層或梯度襯底等。襯底60的半導體包括任何半導體材料:諸如元素半導體，如硅、鍺等；化合物或合金半導體，包括SiC、SiP、SiPC、GaAs, GaP,InP、InAs、鋪化銦、SiGe、GaAsP、AlInAs、AlGaAs、GalnAs、GaInP 和 / 或 GaInAsP 等；或它們的組合。例如，襯底60還可以是包括硅晶圓的晶圓。襯底60包括形成第一類型(如，η型)的第一區域62和形成第二類型(如，P型)的第二區域64。
[0045]諸如硬掩模的掩模層66沉積在襯底60上。例如，掩模層66可以由氮化娃、碳化硅、氮氧化硅、碳氮化硅等形成，并且可以使用化學汽相沉積(CVD)、等離子體增強的CVD(PECVD)、原子層沉積(ALD)等來形成該掩模層。然后，圖案化掩模層66，以暴露襯底60，并且在襯底60中蝕刻凹槽或溝槽。圖案化和蝕刻可以使用可接受的光刻和蝕刻工藝(諸如，反應離子蝕刻(RIE)等)。
[0046]然后，利用介電材料來填充襯底60中的凹槽，以形成隔離區域68。隔離區域68可以稱為淺溝槽隔離(STI)區域。例如，隔離區域68可以由通過高密度等離子體沉積的氧化硅形成，但是也可以使用根據多種技術所形成的其他介電材料。執行諸如化學機械拋光(CMP)的平坦化工藝，以去除多余的介電材料并且以將隔離區域68頂面形成為與掩模層66的頂面共面。在其他實施例中，可以通過熱氧化來形成隔離區域，以生長諸如氧化硅的介電材料。
[0047]在圖3中，將掩模層66圖案化為具有與要形成的溝道結構相對應的開口，并且在掩模層66的每一個開口中形成掩模覆蓋件70。可以使用可接受的光刻和蝕刻工藝(諸如，RIE等)來圖案化掩模層66。可以通過在開口中以及在掩模層66上沉積具有與掩模層66不同的蝕刻選擇性的材料來形成掩模覆蓋件70。例如，掩模覆蓋件70的材料可以是氮化硅、碳化硅、氮氧化硅、碳氮化硅等，并且可以使用CVD、PECVD, ALD等來形成該掩模覆蓋件的材料。然后，可以通過諸如CMP平坦化掩模覆蓋件70的材料，以將掩模覆蓋件70形成為具有與掩模層66的頂面共面的頂面。
[0048]在圖4中，諸如通過對于掩模層66具有選擇性的適當蝕刻來去除掩模層66。在圖5中，垂直溝道結構72由襯底60形成。使用掩模覆蓋件70作為掩模，例如，通過使用諸如RIE等的適當的各向異性蝕刻使襯底60凹進，以形成垂直溝道結構72。垂直溝道結構72可以具有位于與襯底60的頂面平行的平面中的截面，該截面為圓形、正方形、矩形、卵形、橢圓形等。垂直溝道結構72可以被稱為納米線。盡管對于在本文所討論的工藝中形成的每一個晶體管或器件示出了一個垂直溝道結構72，但是每一個晶體管或器件可以包括多個垂直溝道結構，該垂直溝道結構可以具有任何適當的形狀或組合形狀。在其他實施例中，垂直溝道結構72可以包括外延生長的垂直溝道結構72。外延生長可以使用Ge、SiGe、SiC、SiP、SiPC、II1-V族材料等，或它們的組合。示例性II1-V族材料包括InP、InAs、GaAs、AlInAs、InGaP、InGaAs、GaAsSb、GaPN 和 A1PN。
[0049]在圖6中，填充介電層74形成在襯底60上并且圍繞垂直溝道結構72。在一些實施例中，填充介電層74是通過可流動CVD (FCVD)(如，遠程等離子體系統中的基于CVD的材料沉積)和后固化(諸如退火)所形成的氧化物。在其他實施例中，可以通過其他沉積技術(諸如CVD、PECVD等，或它們的組合)來形成填充介電層74，并且該填充介電層可以是介電材料，諸如氧化硅、磷硅酸鹽玻璃(PSG)、硼硅酸鹽玻璃(BSG)、硼磷硅酸鹽玻璃(BPSG)、未摻雜的硅酸鹽玻璃(USG)、氮化物、氮氧化物等。在沉積填充介電層74之后，執行CMP以將填充介電層74平坦化為具有與掩模覆蓋件70和隔離區域68的頂面共面的頂面。在圖7中，諸如通過使用適當的蝕刻(諸如RIE等)來回蝕刻填充介電層74和隔離區域68，使垂直溝道結構72從填充介電層74中凸出。
[0050]在圖8中，底層76和光刻膠78形成在襯底60的第二區域64上。底層76可以包括通過使用CVD、PECVD, ALD等所形成的硬掩模材料，諸如氮化硅、碳化硅、氮氧化硅、碳氮化硅等。諸如可以通過CMP來平坦化底層76。最初，底層76可以形成在襯底60的第一區域62和第二區域64中。然后，在第二區域64中的底層76上形成并且圖案化光刻膠78。可以通過使用旋涂技術來形成光刻膠78，并且使用可接受的光刻技術來圖案化該光刻膠。然后，使用光刻膠78作為掩模，例如，通過諸如RIE等的蝕刻來去除底層76的位于第一區域62中的部分。在去除底層76之后，從襯底60的第一區域62去除填充介電層74。底層76仍可以保留在襯底60的第二區域64中，同時暴露襯底60的第一區域62。
[0051]—旦形成底層76和光刻膠78，將P型摻雜劑注入襯底60的第一區域62中，以形成P型摻雜阱80。注入的P型摻雜劑的示例性物質包括硼⑶、8匕、銦(In)、氮(N)、碳(C)等，或它們的組合。P型摻雜阱80中的P型摻雜劑的濃度可以在約I X 117Cm 3至約5X10 19cm 3的范圍內。然后，將η型摻雜劑注入到襯底60的第一區域62中的P型摻雜阱80中，以形成η+摻雜的源極/漏極區域82。注入的η型摻雜劑的示例性物質包括砷(As)、磷(P)、銻(Sb)、氮(N)、碳(C)等，或它們的組合。η+摻雜的源極/漏極區域82中的η型摻雜劑的濃度可以在約I X 120Cm 3至約7 X 10 21 cm 3的范圍內。然后，可以去除底層76和光刻膠78，諸如通過適當的灰化來去除光刻膠78，并且通過蝕刻來去除底層76。
[0052]在圖9中，底層84和光刻膠86形成在襯底60的第一區域62上。底層84可以包括通過使用CVD、PECVD, ALD等所形成的硬掩模材料，諸如氮化硅、碳化硅、氮氧化硅、碳氮化硅等。諸如可以通過CMP來平坦化底層84。最初，底層84可以形成在襯底60的第一區域62和第二區域64中。然后，在第二區域64中的底層84上形成并且圖案化光刻膠86。可以通過使用旋涂技術來形成光刻膠86，并且使用可接受的光刻技術來圖案化該光刻膠。然后，使用光刻膠86作為掩模，例如，通過諸如RIE等的蝕刻來去除底層84的位于第二區域64中的部分。在去除底層84之后，從襯底60的第二區域64去除填充介電層74。底層84仍可以保留襯底60的第一區域62中，同時暴露襯底60的第二區域64。
[0053]—旦形成底層84和光刻膠86，將η型摻雜劑注入襯底60的第二區域64中，以形成η型摻雜阱88。注入η型摻雜劑的示例性物質包括砷(As)、磷(P)、鋪(Sb)、氮(N)、碳(C)等，或它們的組合。η型摻雜講88中的η型摻雜劑的濃度可以在約IXlO17Cm3至約5X 119Cm 3的范圍內。然后，將P型摻雜劑注入到襯底60的第二區域64中的η型摻雜阱88中，以形成ρ+摻雜的源極/漏極區域90。注入P型摻雜劑的示例性物質包括硼(B)、BF2^ (In)、氮(N)、碳(C)等，或它們的組合。ρ+摻雜的源極/漏極區域90中的ρ型摻雜劑的濃度可以在約5Χ 119Cm 3至約5X10 21Cm 3的范圍內。然后，可以去除底層84和光刻膠86，諸如通過適當的灰化來去除光刻膠86，并且通過蝕刻來去除底層84。
[0054]在圖10中，可以圍繞垂直溝道結構72的側壁形成間隔件92。在一些實施例中，在襯底60上方并且沿著垂直溝道結構72的側壁共形地沉積間隔件層，使得整個間隔件層中，間隔件層的厚度是基本相同的厚度。在一些實施例中，間隔件層由SiN、S1N, SiC、SiCN、S1CN等，或它們的組合制成。可以使用諸如ALD、CVD、PVD等或它們的組合的適當的沉積工藝來沉積間隔件層。然后，諸如通過使用等離子體蝕刻(如，RIE等)來各向異性地蝕刻間隔件層，以基本去除共形間隔件層的水平部分。共形間隔件層的剩余垂直部分圍繞并且沿著垂直溝道結構72的側壁形成間隔件92。
[0055]在圖11中，形成第一區域62中的金屬-半導體化合物區域94和第二區域64中的金屬-半導體化合物區域96。通過在襯底60上沉積金屬并且使金屬與半導體(諸如襯底60的半導體材料)發生反應來形成金屬-半導體化合物區域94和96。在一些實施例中，金屬可以包括鈷、鈦、鎳、鎢等，或它們的組合，并且可以通過物理汽相沉積(PVD)、ALD、CVD等，或它們的組合來沉積該金屬。可通過使用退火使金屬與半導體發生反應。可以使用對于未反應的金屬具有選擇性的蝕刻來去除在退火之后剩余的未反應的金屬。金屬-半導體化合物區域94和96可以包括CoS1、TiS1、NiS1、WSi等，或它們的組合。在退火期間，間隔件92和掩模覆蓋件70阻止金屬與垂直溝道結構72的半導體材料發生反應。金屬-半導體化合物區域94和96形成在襯底60的第一區域62和第二區域64中的半導體材料的暴露部分上。如圖所示，金屬-半導體化合物區域94和96分別形成在源極/漏極區域82和90的未位于間隔件92下或未被該間隔件保護的全部暴露部分中并且消耗該全部暴露部分。在其他實施例中，金屬-半導體化合物區域94和96可以在襯底60中形成為更大或更小的區域(extent)。
[0056]在其他實施例中，可以代替金屬-半導體化合物區域94和96或與該金屬-半導體化合物區域結合使用其他導電部件。例如，在第一區域62中，可以使用外延生長的材料，諸如SiP、SiC、SiPC、S1、Ge、II1-V族材料、它們的組合等。例如，在第二區域64中，可以使用外延生長的材料，諸如SiGe、Ge、含Ge的材料、SiP, SiC, II1-V族材料、它們的組合等。
[0057]在圖12中，在襯底60上并且圍繞垂直溝道結構72形成第一介電層100。第一介電層100可以包括通過CVD、PECVD, ALD等沉積的氮化硅、SiCN等。在一些實施例中，第一介電層100沉積為具有大于垂直溝道結構72的高度的厚度。然后，執行諸如CMP的平坦化工藝，以將掩模覆蓋件70的頂面形成為與第一介電層100的頂面共面。隨后，可控回蝕刻(諸如各向異性的蝕刻)將第一介電層100蝕刻為具有適當的厚度。第一介電層100可以用于多種目的，諸如用于形成金屬-半導體化合物區域94和96的接觸件的蝕刻停止層和/或柵極間隔件。
[0058]盡管未示出，但是可以執行溝道注入，以摻雜垂直溝道結構72。諸如以上關于圖8和圖9所述，注入工藝可以包括掩蔽區域。可以將η型摻雜劑注入襯底60的第二區域64中的垂直溝道結構72，以形成η摻雜的溝道。注入η型摻雜劑的示例性物質包括砷(As)、磷⑵、鋪(Sb)、鍺(Ge)、氮(N)、碳(C)等，或它們的組合。η摻雜的溝道中的η型摻雜劑的濃度可以在約I X 1012cm 3至約5 X 10 13cm 3的范圍內。可以將ρ型摻雜劑注入襯底60的第一區域62中的垂直溝道結構72中，以形成ρ摻雜的溝道。注入ρ型摻雜劑的示例性物質包括硼?)、8匕、銦(In)、鍺(Ge)、氮(N)、碳(C)等，或它們的組合。ρ摻雜的溝道中的ρ型摻雜劑的濃度可以在約I X 1012cm 3至約5Χ 10 13cm 3的范圍內。
[0059]在圖13中，形成柵極介電層102和柵電極層104。柵極介電層102共形地沉積在垂直溝道結構72上，諸如在掩模覆蓋件70的頂面上方并且沿著垂直溝道結構72的側壁。根據一些實施例，柵極介電層102包括氧化硅、氮化硅或它們的多層。在其他實施例中，柵極介電層102包括高k介電材料，并且在這些實施例中，柵極介電層102可以具有約大于
7.0的k值，或還可以具有約大于10.0的k值。高k介電材料可以包括Si0N、Si3N4、Ta205、Al2O3、鉿氧化物、鉭氧化物、鋁氧化物等，或它們的組合。柵極介電層102的形成方法可以包括分子束沉積(MBD)、ALD、PECVD等，或它們的組合。接下來，柵電極層104沉積在柵極介電層102上方。柵電極層104可以包括含金屬材料，諸如TiN、TaN、TiAl、TaAl、含Ti材料、含Ta材料、含Al材料、含W材料、TiS1、NiS1、PtS1、具有硅化物的多晶硅、含Cu材料、難熔材料等、它們的組合或它們的多層。在圖14中，諸如通過使用可接受的光刻和蝕刻工藝(諸如RIE等)來圖案化柵電極層104和柵極介電層102。
[0060]在圖15中，在第一介電層100和柵電極層104上并且圍繞垂直溝道結構72形成第二介電層106。第二介電層106可以包括氧化硅、正硅酸乙酯(TEOS)、PSG、BPSG、氟硅酸鹽玻璃(FSG)、S1xCy、旋涂玻璃、旋涂聚合物、硅碳材料、它們的化合物、它們的復合物、它們的組合等，并且可以通過任何合適的方法(諸如CVD、PECVD、旋涂等，或它們的組合)來形成該第二介電層。在一些實施例中，第二介電層106沉積為具有大于柵電極層104的高度的厚度。然后，執行諸如CMP的平坦化工藝，以將柵電極層104的的頂面形成為與第二介電層106的頂面共面。隨后，可控回蝕刻(諸如各向異性蝕刻)將第二介電層106蝕刻為具有適當的厚度。第二介電層106可以用于多種目的，諸如層間介電層(ILD)。
[0061]在圖16中，回蝕刻柵電極層104和柵極介電層102，并且從垂直溝道結構72的上方去除掩模覆蓋件70。可以使用可控回蝕刻來回蝕刻柵電極層104和柵極介電層102，該可控回蝕刻使用適當的蝕刻工藝，諸如對于柵電極層104和柵極介電層102的材料具有選擇性的各向異性的或各向同性的蝕刻。在回蝕刻柵電極層104和柵極介電層102之后，諸如通過使用對于掩模覆蓋件70的材料具有選擇性的適當的蝕刻工藝來去除掩模覆蓋件70。在第二介電層106、柵電極層104和柵極介電層102的回蝕刻之后，垂直溝道結構72從第二介電層106、柵電極層104和柵極介電層102中凸出并且凸出到該第二介電層、該柵電極層和該柵極介電層中的每一個之上。
[0062]在圖17中，在襯底60的第二區域64中的第二介電層106、柵電極層104、柵極介電層102和垂直溝道結構72上形成光刻膠108。可以通過使用旋涂技術來形成光刻膠108，并且使用可接受的光刻技術來圖案化該光刻膠。一旦形成光刻膠108，將η型摻雜劑注入襯底60的第一區域62中。將η型摻雜劑注入襯底60的第一區域62的垂直溝道結構72中，以在第一區域62的垂直溝道結構72凸出到第二介電層106、柵電極層104和柵極介電層102之上的部分中形成η+摻雜的源極/漏極區域110。注入的η型摻雜劑的示例性物質包括砷(As)、磷(P)、鋪(Sb)、氮(N)、碳(C)等，或它們的組合。η+摻雜的源極/漏極區域110中的η型摻雜劑的濃度可以在約I X 102°cm 3至約7X 10 21cm 3的范圍內。然后，諸如通過適當的灰化來去除光刻膠108。
[0063]在圖18中，在襯底60的第一區域62中的第二介電層106、柵電極層104、柵極介電層102和垂直溝道結構72上形成光刻膠112。可以通過使用旋涂技術來形成光刻膠112，并且使用可接受的光刻技術來圖案化該光刻膠。一旦形成光刻膠112，將ρ型摻雜劑注入襯底60的第二區域64中。將ρ型摻雜劑注入襯底60的第二區域64的垂直溝道結構72中，以在第二區域64的垂直溝道結構72凸出到第二介電層106、柵電極層104和柵極介電層102之上的部分中形成ρ+摻雜的源極/漏極區域114。注入的ρ型摻雜劑的示例性物質包括硼⑶爲銦(In)、氮(N)、碳(C)等，或它們的組合。ρ+摻雜的源極/漏極區域114中的P型摻雜劑的濃度可以在從約I X 102°cm 3至約5 X 10 21cm 3的范圍內。然后，諸如通過適當的灰化來去除光刻膠112。
[0064]在圖19中，圍繞并且沿著垂直溝道結構72的凸出到第二介電層106、柵電極層104和柵極介電層102之上的部分的側壁形成間隔件116。在一些實施例中，在第二介電層106、柵電極層104和柵極介電層102以及垂直溝道結構72上方并且沿著垂直溝道結構72的側壁共形地沉積間隔件層，使得在整個間隔件層中，間隔件的厚度基本為相同的厚度。在一些實施例中，間隔件層由SiN、S1N, SiC、SiCN, S1CN等，或它們的組合制成。可以使用適當的沉積工藝(諸如ALD、CVD、PVD等，或它們的組合)來沉積間隔件層。然后，諸如通過使用等離子體蝕刻(諸如RIE等)來各向異性地蝕刻間隔件層，以基本去除共形間隔件層的水平部分。共形間隔件層的剩余的垂直部分圍繞并且沿著凸出到第二介電層106、柵電極層104和柵極介電層102的之上的垂直溝道結構72形成間隔件116。
[0065]在圖20中，在第二介電層106和間隔件116上并且圍繞垂直溝道結構72形成第三介電層118。第三介電層118可以包括氧化硅、TEOS, PSG、BPSG、FSG、S1xCy、旋涂玻璃、旋涂聚合物、硅碳材料、它們的化合物、它們的復合物、它們的組合等，并且可以通過任何合適的方法(諸如CVD、PECVD、旋涂等，或它們的組合)來形成該第三介電層。在一些實施例中，第三介電層118沉積為具有大于垂直溝道結構72的高度的厚度。然后，執行諸如CMP的平坦化工藝，以將垂直溝道結構72的頂面形成為與第三介電層118的頂面共面。這可以導致通過第三介電層118暴露垂直溝道結構72的源極/漏極區域110和114。
[0066]在圖21中，半導體層120形成在第三介電層118上方并且形成在垂直溝道結構72的暴露的表面上。半導體層120可以是硅，諸如非晶硅或多晶硅等。可以使用任何合適的方法(諸如CVD、PECVD等，或它們的組合)來形成半導體層120。
[0067]在圖22中，在第三介電層118上方以及在垂直溝道結構72的暴露的表面上形成金屬-半導體化合物區域122。在一些實施例中，圖案化半導體層120，以與金屬-半導體化合物區域122相對應。然后，可以在半導體層120上以及第三介電層118的剩余部分上沉積金屬。金屬可以與半導體層120的剩余部分反應。在一些實施例中，金屬可以包括鈷、鈦、鎳、鎢等，或它們的組合，并且可以通過PVD、ALD、CVD等，或它們的組合來沉積該金屬。可通過使用退火使金屬與半導體層120發生反應。可以使用對于未反應的金屬的材料具有選擇性的蝕刻來去除在退火之后的未反應的金屬。金屬-半導體化合物區域122可以包括CoS1、TiS1、NiS1、WS1、PtS1、MoSi等或它們的組合。在其他實施例中，代替金屬_半導體化合物區域122或結合該金屬-半導體化合物區域可以使用其他導電部件，諸如可以被摻雜的半導體；金屬，諸如W、Cu、和Al ;金屬合金，諸如TiN和TaN等，或它們的組合。
[0068]在圖23中，諸如ILD的第四介電層124形成在第三介電層118和金屬-半導體化合物區域122上方，并且穿過多個介電層形成到達多個部件的接觸件126、128、130和132。第四介電層124可以包括氧化硅、TEOS、PSG、BPSG、FSG、S1xCy、旋涂玻璃、旋涂聚合物、硅碳材料、它們的化合物、它們的復合物、它們的組合等，并且可以通過任何合適的方法(諸如CVD、PECVD、旋涂等，或它們的組合)來形成該第四介電層。可以執行諸如CMP的平坦化工藝，以平坦化第四介電層124。
[0069]可以使用一次或多此蝕刻步驟來形成用于接觸件126、128、130和132的開口。將用于接觸件126的開口蝕刻穿過第四介電層124、第三介電層118、第二介電層106和第一介電層100，到達金屬-半導體化合物區域94。將用于接觸件128的開口蝕刻穿過第四介電層124到達對應的金屬-半導體化合物區域122。將用于接觸件130的開口蝕刻穿過第四介電層124、第三介電層118和第二介電層106，到達柵電極層104。用于接觸件132的開口可以在多步工藝中蝕刻穿過第四介電層124、第三介電層118和第二介電層106到達金屬-半導體化合物區域122和柵電極層104。可以使用可接受的光刻和蝕刻技術來形成開
□ O
[0070]襯里(諸如擴散阻擋層、粘合層等)和導電材料形成在開口中。襯里可以包括鈦、氮化鈦、鉭、氮化鉭等，并且可以通過ALD、CVD等來形成該襯里。導電材料可以是銅、銅合金、銀、金、鎢、鋁、鎳等，并且可以通過ALD、CVD、PVD等來形成該導電材料。可以執行諸如CMP的平坦化工藝，以從第四介電層124的表面去除多余的材料。剩余的襯里和導電材料在開口中形成接觸件126、128、130和132。接觸件126物理耦合并且電耦合至金屬-半導體化合物區域94。接觸件128物理耦合并且電耦合至各個金屬-半導體化合物區域122。接觸件130物理耦合并且電耦合至柵電極層104。接觸件132物理耦合并且電耦合至金屬-半導體化合物區域122和柵電極層104。接觸件126可以被稱為有源區域接觸件。接觸件128可以被稱為頂板接觸件。接觸件130可以被稱為柵極接觸件。接觸件132可以被稱為局部連接接觸件。
[0071]在圖24A中，第五介電層134和第六介電層140分別形成有金屬化件138和144以及通孔136和142。諸如金屬間介電層(Hffi)的第五介電層134形成在第四介電層124上方。第五介電層134可以包括氧化硅、TEOS, PSG、BPSG、FSG、S1xCy、旋涂玻璃、旋涂聚合物、硅碳材料、它們的化合物、它們的復合物、它們的組合等，并且可以通過任何合適的方法(諸如CVD、PECVD、旋涂等或它們的組合)來形成該第五介電層。可以執行諸如CMP的平坦化工藝，以平坦化第五介電層134。
[0072]然后，與通孔136和金屬化件138相對應的開口和凹槽形成在第五介電層134中。可以使用可接受的光刻和蝕刻技術來形成開口和凹槽。襯里(諸如擴散阻擋層、粘合層等)和導電材料形成在開口和凹槽中。襯里可以包括鈦、氮化鈦、鉭、氮化鉭等，并且通過ALD、CVD等形成該襯里。導電材料可以是銅、銅合金、銀、金、鎢、鋁等，并且通過ALD、CVD、PVD等形成該導電材料。可以執行諸如CMP的平坦化工藝，以從第五介電層134的頂面去除任何多余的材料。襯里和導電材料的剩余部分形成了通孔136和金屬化件138。
[0073]諸如的第六介電層140形成在第五介電層134上方。第六介電層140可以包括氧化硅、TEOS、PSG、BPSG、FSG、S1xCy、旋涂玻璃、旋涂聚合物、硅碳材料、它們的化合物、它們的復合物、它們的組合等，并且可以通過任何合適的方法(諸如CVD、PECVD、旋涂等或它們的組合)來形成該第六介電層。可以執行諸如CMP的平坦化工藝，以平坦化第六介電層140。
[0074]然后，與通孔142和金屬化件144相對應的開口和凹槽形成在第六介電層140中。可以使用可接受的光刻和蝕刻技術來形成開口和凹槽。襯里(諸如擴散阻擋層、粘合層等)和導電材料形成在開口和凹槽中。襯里可以包括鈦、氮化鈦、鉭、氮化鉭等，并且通過ALD、CVD等形成該襯里。導電材料可以是銅、銅合金、銀、金、鎢、鋁等，并且通過ALD、CVD、PVD等形成該導電材料。可以執行諸如CMP的平坦化工藝，以從第六介電層140的頂面去除任何多余的材料。襯里和導電材料的剩余部分形成了通孔142和金屬化件144。
[0075]圖24A還示出了表示隨后將要討論的各個覆蓋截面的位置。圖24A中示出的截面沒有必要代表下文所討論的各個布局，但是代表將要示出的各個布局的部件(如，布局的多個層級的方面)。圖24A示出了有源區域層級AA、柵電極層級GL、頂板層級TP、第一通孔層級VLl、第一金屬化層級Ml、第二通孔層級VL2和第二金屬化層級M2。圖24B示出了圖24A的有源區域層級AA和柵電極層級GL的覆蓋布局。圖24C示出了圖24A的頂板層級TP的覆蓋布局。圖24B和圖24C示出了圖24A中所示的截面A-A。
[0076]本領域的普通技術人員將很容易地理解，可以形成諸如Hffi的附加的介電層，并且該介電層可以包括附加的金屬化件和通孔。此外，本領域普通技術人員將容易地理解，可以修改本文所討論的層和/或層級。當通孔136物理耦合并且電耦合至金屬-半導體化合物區域122時，例如，如果第一通孔層級VLl的通孔136從第一金屬化層級Ml進一步延伸，則可以修改和/或去除接觸件126、128和130。
[0077]圖25Α、圖26和圖27示出了根據一些實施例的由邊界(虛線)限定的第一雙端口 SRAM位單元200的各層級。圖25Α示出了第一雙端口 SRAM位單元200的有源區域層級ΑΑ。第一下拉晶體管ΗΗ、第二下拉晶體管TO2、第一傳輸門晶體管PGl和第三傳輸門晶體管PG3的對應的垂直溝道結構(如，垂直溝道結構72)形成在該單元的襯底的第一 ρ阱PWl中和/或上。第二傳輸門晶體管PG2和第四傳輸門晶體管PG4的對應的垂直溝道結構(如，垂直溝道結構72)形成在該單元的襯底的第二 ρ阱PW2中和/或上。第一上拉晶體管HJl和第二上拉晶體管PU2的對應的垂直溝道結構(如，垂直溝道結構72)形成在該單元的襯底的η阱NW中和/或上。η阱NW設置在第一 ρ阱PWl和第二 ρ阱PW2中。
[0078]有源區域第一位線導電部件AA-BL-A (如，金屬-半導體化合物區域94)在單元200的Y方向上連續延伸。在形成導電部件AA-BL-A的襯底的有源區域上和/或中形成第一傳輸門晶體管PGl的垂直溝道結構。有源區域第二位線導電部件AA-BL-B(如，金屬-半導體化合物區域94)在單元200的Y方向上連續延伸。在形成有導電部件AA-BL-B的襯底的有源區域上和/或中形成第三傳輸門晶體管PG3的垂直溝道結構。有源區域第二電源電壓導電部件AA-Vss (如，金屬-半導體化合物區域94)在單元200的Y方向上連續延伸。在形成有導電部件AA-Vss的襯底的有源區域上和/或中形成第一下拉晶體管PDl和第二下拉晶體管PD2的對應的垂直溝道結構。有源區域第一電源電壓導電部件AA-Vdd(如，金屬-半導體化合物區域96)在單元200的Y方向上連續延伸。第一上拉晶體管PUl和第二上拉晶體管PU2的對應的垂直溝道結構形成在襯底的有源區域上和/或中。有源區域第一互補位線導電部件AA-BLB-A (如，金屬-半導體化合物區域94)在單元200的Y方向上連續延伸。在形成有導電部件AA-BLB-A的襯底的有源區域上和/或中形成第二傳輸門晶體管PG2的垂直溝道結構。有源區域第二互補位線導電部件AA-BLB-B (如，金屬-半導體化合物區域94)在單元200的Y方向上連續延伸。在形成導電部件AA-BLB-B有襯底的有源區域上和/或中形成第四傳輸門晶體管PG4的垂直溝道結構。在一些實施例中，例如，在X方向上，有源區域第二電源電壓導電部件AA-Vss的寬度是有源區域第一電源電壓導電部件AA-Vdd的寬度的至少兩倍。
[0079]導電部件AA-BL-A、AA-BL-B和AA-Vss形成在襯底的第一 P阱PWl區域上。導電部件AA-BLB-A和AA-BLB-B形成在襯底的第二 ρ阱PW2區域上。導電部件AA-Vdd形成在襯底的η阱NW區域上。
[0080]第一傳輸門晶體管PG1、第一下拉晶體管ΗΗ、第一上拉晶體管PUl和第四傳輸門晶體管PG4的垂直溝道結構在X方向上對齊。類似地，第三傳輸門晶體管PG3、第二下拉晶體管TO2、第二上拉晶體管PU2和第二傳輸門晶體管PG2的垂直溝道結構在X方向上對齊。
[0081]單元200可以具有的寬高比大于或等于4。該寬高比可以是垂直于有源區域導電部件延伸的方向的單元200的尺寸與平行于有源區域導電布件延伸的方向的單元200的尺寸的比率。在示圖中，單元200的寬高比是X:Y，該寬高比大于或等于4。
[0082]圖25Β示出了根據一些實施例的單元200的2X2陣列。預期更大的陣列，并且示出2X2陣列是為了清楚和簡潔地示出一些實施例的各個方面。在陣列中，每一個單元200都具有沿著單元200鄰接的X或Y方向邊界鏡像的相鄰單元200。例如，單元200b是沿著單元200a與200b之間的X方向邊界的單元200a的鏡像單元。類似地，單元200c是沿著單元200a與200c之間的Y方向邊界的單元200a的鏡像單元。
[0083]此外，各個ρ阱和η阱可以延伸穿過多個單元200。圖25Β示出了沿著Y方向延伸穿過單元200a和200b的第一 η講NWl，并且示出了沿著Y方向延伸穿過單元200c和200d的第二 η阱NW2。第一 ρ阱PWl沿著Y方向延伸并且穿過介于第一 η阱NWl與第二 η阱NW2之間的相鄰單元200的Y方向邊界。如圖所示，第一 ρ阱PWl穿過介于單元200a與200c之間的Y方向邊界、穿過介于單元200b與200d之間的Y方向邊界并且在Y方向上延伸。第一第二 P阱PW21位于第一 η阱NWl的與第一 ρ阱PWl相對側。第二第二 ρ阱PW22位于第二 η阱NW2的與第一 ρ阱PWl相對側。與第一 ρ阱PWl類似地，第一第二 ρ阱PW21和第二第二 P阱PW22可以延伸穿過單元200的邊界，但是沒有描述附加的單元以示出這樣的部件。
[0084]有源區域導電部件(如，金屬-半導體化合物區域94和96)在對應的Y方向上連續延伸穿過多個單元。如圖所示，第一導電部件AA-BL-A1、AA-BL-BU AA-BLB-AUAA-BLB-BU AA-Vssl和AA-Vddl在對應的Y方向上延伸穿過單元200a和200b。類似地，第二導電部件 AA-BL-A2、AA-BL-B2、AA-BLB-A2、AA-BLB-B2、AA_Vss2 和 AA_Vdd2 在對應的Y方向上延伸穿過單元200c和200d。以這種方式，各種電信號可以電耦合至單元200中的對應晶體管，而不需要設置在單元200中的接觸件以將對應晶體管電耦合至電信號。例如，可以為導電部件AA-Vssl提供接觸件，以在單元200a和200b的外部位置處提供單元200a和200b的接地電壓或低電壓(諸如通過提供隨后討論的帶單元中的接觸件)，而不需要在單元200a或200b中形成用于導電部件AA-Vss I的接觸件。
[0085]圖26示出了第一雙端口 SRAM位單元200的柵電極層級GL。第一柵電極Gl (如，柵電極層104)在X方向上延伸并且圍繞第一下拉晶體管PDl和第一上拉晶體管HJl的垂直溝道結構。第二柵電極G2(如，柵電極層104)在X方向上延伸并且圍繞第二下拉晶體管PD2和第二上拉晶體管PU2的垂直溝道結構。第三柵電極G3(如，柵電極層104)在X方向上延伸并且圍繞第一傳輸門晶體管PGl的垂直溝道結構。第四柵電極G4(如，柵電極層104)在X方向上延伸并且圍繞第二傳輸門晶體管PG2的垂直溝道結構。第五柵電極G5(如，柵電極層104)在X方向上延伸并且圍繞第三傳輸門晶體管PG3的垂直溝道結構。第六柵電極G6 (如，柵電極層104)在X方向上延伸并且圍繞第四傳輸門晶體管PG4的垂直溝道結構。第三柵電極G3、第四柵電極G4、第五柵電極G5和第六柵電極G6中的每一個都延伸穿過對應的Y方向邊界到達相鄰單元，并且圍繞對應相鄰單元的第一傳輸門晶體管PG1、第二傳輸門晶體管PG2、第三傳輸門晶體管PG3和第四傳輸門晶體管PG4的對應的垂直溝道結構。
[0086]圖26中還示出了柵極接觸件GC1、GC2、GC3和GC4以及局部連接接觸件LCl和LC2。形成局部連接接觸件LCl (如，接觸件132)，以物理耦合并且電耦合至第二柵電極G2。形成局部連接接觸件LC2 (如，接觸件132)，以物理耦合并且電耦合至第一柵電極Gl。形成柵極接觸件GCl (如，接觸件130)，以物理耦合并且電耦合至第三柵電極G3。形成柵極接觸件GC2(如，接觸件130)，以物理耦合并且電耦合至第四柵電極G4。形成柵極接觸件GC3(如，接觸件130)，以物理耦合并且電耦合至第五柵電極G5。形成柵極接觸件GC4(如，接觸件130)，以物理耦合并且電耦合至第六柵電極G6。柵極接觸件GCl和GC2位于單元200的對應的Y方向邊界處，并且柵極接觸件GC3和GC4位于單元200內。
[0087]圖27示出了第一雙端口 SRAM位單元200的頂板層級TP。第一頂板Tl (如，金屬-半導體化合物區域122)在X方向上延伸，位于第一上拉晶體管PU1、第一下拉晶體管PDl和第一傳輸門晶體管PGl的垂直溝道結構(如，源極/漏極區域110或114)上，并且物理耦合并且電耦合至對應晶體管的垂直溝道結構。第二頂板T2(如，金屬-半導體化合物區域122)在X方向上延伸，位于第二上拉晶體管PU2、第二下拉晶體管PD2和第二傳輸門晶體管PG2的垂直溝道結構(如，源極/漏極區域110或114)上，并且物理耦合并且電耦合至對應晶體管的垂直溝道結構。第三頂板Τ3(如，金屬-半導體化合物區域122)位于第三傳輸門晶體管PG3的垂直溝道結構(如，源極/漏極區域110)上以及物理耦合并且電耦合至該第三傳輸門晶體管的垂直溝道結構。第四頂板Τ4(如，金屬-半導體化合物區域122)位于第四傳輸門晶體管PG4的垂直溝道結構(如，源極/漏極區域110)上以及物理耦合并且電耦合至該第四傳輸門晶體管的垂直溝道結構。
[0088]第一局部連接接觸件LCl物理耦合并且電耦合至第一頂板Tl。第二局部連接接觸件LC2物理耦合并且電耦合至第二頂板Τ2。第一頂板接觸件TCl (如，接觸件128)物理耦合并且電耦合至第一頂板Tl和第三頂板Τ3。第二頂板接觸件TC2(如，接觸件128)物理耦合并且電耦合至第二頂板T2和第四頂板T4。柵極接觸件GC1、GC2、GC3和GC4被示出為延伸穿過頂板層級TP。
[0089]圖28和圖29示出了根據一些實施例的由邊界(虛線)限定的第一雙端口 SRAM位單元200的第一通孔層級VLl、第一金屬化層級Ml、第二通孔層級VL2和第二金屬化層級M2。圖28示出了第一通孔層級VLl和第一金屬化層級Ml。第一金屬化層級Ml包括金屬化跡線 Ml-BLB-B、Ml-BLB-A、Ml-Vdd、Ml-Vss、Ml-BL-A 和 M1-BL-B (如，金屬化件 138)以及金屬化接合焊盤P1、P2、P3和P4(如，金屬化件138)。金屬化跡線Ml-BLB-B、M1-BLB_A、M1-Vdd、Ml-Vss, Ml-BL-A和Ml-BL-B沿著Y方向延伸并且在位置上通常與導電部件AA-BLB-B、AA-BLB-A, AA-Vdd, AA-Vss、AA-BL-A和AA-BL-B相對應。在單元200內沒有從金屬化跡線Ml-BLB-B、Ml-BLB-A、Ml-Vdd、Ml_Vss、Ml-BL-A 和 M1-BL-B 延伸的通孔。通孔可以在單元200 的外部位置處從金屬化跡線 Ml-BLB-B、Ml-BLB-A、Ml-Vdd、Ml-Vss、Ml-BL-A 和 M1-BL-B延伸，從而可以將金屬化跡線 Ml-BLB-B、Ml-BLB-A、Ml-Vdd、Ml-Vss、Ml-BL-A 和 M1-BL-B 分別電耦合至導電部件 AA-BLB-B、AA-BLB-A、AA-Vdd、AA-Vss、AA-BL-A 和 AA-BL-B。
[0090]第一通孔Vl (如，通孔136)從第一接合焊盤Pl延伸。第二通孔V2 (如，通孔136)從第二接合焊盤P2延伸。第三通孔V3(如，通孔136)從第三接合焊盤P3延伸。第四通孔V3(如，通孔136)從第四接合焊盤P4延伸。第一通孔Vl物理耦合并且電耦合至第一柵極接觸件GCl (參見圖27)。第二通孔V2物理耦合并且電耦合至第二柵極接觸件GC2 (參見圖27)。第三通孔V3物理耦合并且電耦合至第三柵極接觸件GC3 (參見圖27)。第四通孔V4物理耦合并且電耦合至第四柵極接觸件GC4(參見圖27)。
[0091]圖29示出了第二通孔層級VL2和第二金屬化層級M2。第二金屬化層級M2包括金屬化跡線M2-WL-A和M2-WL-B (如，金屬化件144)。金屬化跡線M2-WL-A和M2-WL-B沿著X方向延伸。第五通孔V5(如，通孔142)和第六通孔V6(如，通孔142)均從金屬化跡線M2-WL-A延伸。第七通孔V7 (如，通孔142)和第八通孔V8 (如，通孔142)均從金屬化跡線M2-WL-B延伸。第五通孔V5物理耦合并且電耦合至第一接合焊盤Pl(參見圖28)。第六通孔V6物理耦合并且電耦合至第二接合焊盤P2 (參見圖28)。第七通孔V7物理耦合并且電耦合至第三接合焊盤P3(參見圖28)。第八通孔V8物理耦合并且電耦合至第四接合焊盤P4(參見圖28) ο
[0092]圖30至圖32示出了根據一些實施例的由邊界(虛線)限定的第二雙端口 SRAM位單元202的層級。圖30示出了第二雙端口 SRAM位單元202的與圖25A的有源區域層級AA類似的有源區域層級AA。為了討論的簡明，省略圖25A和圖30兩者的共同部件。與圖25A相比，在圖30中互換有源區域導電部件AA-BLB-A和AA-BLB-B的位置。在形成有導電部件AA-BLB-A的襯底(其上)的有源區域上和/或中形成第二傳輸門晶體管PG2的垂直溝道結構，該第二傳輸門晶體管的垂直溝道結構在X方向上與第一傳輸門晶體管PG1、第一下拉晶體管PDl和第一上拉晶體管PUl的垂直溝道結構對齊。類似地，在形成有導電部件AA-BLB-B的襯底的有源區域上和/或中形成第四傳輸門晶體管PG4的垂直溝道結構，該第四傳輸門晶體管PG4的垂直溝道結構在X方向上與第三傳輸門晶體管PG3、第二下拉晶體管PD2和第二上拉晶體管PU2的垂直溝道結構對齊。
[0093]圖31示出了第二雙端口 SRAM位單元202的與圖26的柵電極層級GL類似的柵電極層級GL。為了討論的簡明，將省略圖26和圖31這兩者的共同部件。圖31示出了處于單元202的對應Y方向邊界處的分別物理耦合并且電耦合至第五柵電極G5和第六柵電極G6的第三柵極接觸件GC3和第四柵極接觸件GC4。此外，第四柵電極G4圍繞第四傳輸門晶體管PG4的垂直溝道結構。第六柵電極G6圍繞第二傳輸門晶體管PG2的垂直溝道結構。第四柵電極G4和第六柵電極G6中的每一個都延伸穿過對應的Y方向邊界到達相鄰單元并且圍繞對應的相鄰單元的第四傳輸門晶體管PG4和第二傳輸門晶體管PG2的對應的垂直溝道結構。
[0094]圖32示出了第二雙端口 SRAM位單元202的與圖27的頂板層級TP類似的頂板層級TP。為了討論的簡明，將省略圖27和圖32這兩者的共同部件。第二頂板T2位于第二上拉晶體管PU2、第二下拉晶體管PD2和第四傳輸門晶體管PG4的垂直溝道結構上以及物理耦合并且電耦合至這些晶體管的垂直溝道結構。第四頂板T4位于第二傳輸門晶體管PG2的垂直溝道結構上以及物理耦合并且電耦合至該第二傳輸門晶體管的垂直溝道結構。與圖27相比，在圖32中，第三頂板T3和第四頂板T4中的每一個都沿著X方向進一步向單元202內延伸。與圖27相比，第一頂板接觸件TCl和第二頂板接觸件TC2的對應的位置都向內移動。圖32還示出了關于圖31所討論的第三柵極接觸件GC3和第四柵極接觸件GC4的位置。
[0095]圖33和圖34示出了根據一些實施例的由邊界(虛線)限定的第二雙端口 SRAM位單元202的第一通孔層級VLl、第一金屬化層級Ml、第二通孔層級VL2和第二金屬化層級M2 ο圖33示出了第一通孔層級VLl和第一金屬化層級Ml。第一金屬化層級Ml包括金屬化跡線Ml-WL-A和Ml-WL-B (如，金屬化件138)。金屬化跡線Ml-WL-A和Ml-WL-B沿著X方向延伸。第一通孔Vl (如，通孔136)和第四通孔V4(如，通孔136)均從金屬化跡線Ml-WL-A延伸。第二通孔V2(如，通孔136)和第三通孔V3(如，通孔136)均從金屬化跡線Ml-WL-B延伸。第一通孔Vl物理耦合并且電耦合至第一柵極接觸件GCl (見圖32)。第二通孔V2物理耦合并且電耦合至第二柵極接觸件GC2 (見圖32)。第三通孔V3物理耦合并且電耦合至第三柵極接觸件GC3 (見圖32)。第四通孔V4物理耦合并且電耦合至第四柵極接觸件GC4 (見圖 32) ο
[0096]圖34示出了第二通孔層級VL2和第二金屬化層級M2。第二金屬化層級M2包括金屬化跡線 M2-BLB-A、M2-BLB-B、M2-Vdd、M2-Vss、M2-BL-A 和 M2-BL-B (如，金屬化件 144)。金屬化跡線 M2-BLB-A、M2-BLB-B、M2-Vdd、M2-Vss、M2-BL-A 和 M2-BL-B 沿著 Y 方向延伸并且在位置上通常與導電部件 AA-BLB-A、AA-BLB-B、AA-Vdd、AA-Vss、AA-BL-A 和 AA-BL-B 相對應。單元 202 內沒有從金屬化跡線 M2-BLB-A、M2-BLB-B、M2-Vdd、M2-Vss、M2-BL-A 和 M2-BL-B 延伸的通孔。通孔在單元202的外部位置處可以從金屬化跡線M2-BLB-A、M2-BLB-B、M2-Vdd、M2-Vss、M2-BL-A 和 M2-BL-B 延伸，從而可以將金屬化跡線 M2-BLB-A、M2-BLB-B、M2_Vdd、M2-Vss、M2-BL-A 和 M2-BL-B 分別電耦合至導電部件 AA_BLB-A、AA-BLB_B、AA-Vdd、AA-VsS、AA-BL-A 和 AA-BL-B。
[0097]圖35示出了根據一些實施例的雙端口 SRAM位單元的陣列。陣列包括多個子陣列。圖35中示出了第一子陣列SAl和第二子陣列SA2，并且陣列可以包括更多或更少的子陣列。每一個子陣列都可以包括位于關于圖25B所討論的重復圖案中的單元200或202。為了方便的目的，陣列的每一行都沿著X方向延伸，并且每一列都沿著Y方向延伸。陣列包括陣列的列AC。每一個子陣列都包括子陣列行SAR。陣列包括位于每一行的每一端部處的行邊沿單元REC。陣列包括位于每一列的每一端部處的邊沿帶單元ESC。陣列包括位于第一相鄰子陣列(如，第一子陣列SAl)的列與第二相鄰子陣列(如，第二子陣列SA2)的對應列之間的帶單元SC。
[0098]帶單元SC和ESC可以包括有源區域(如，具有金屬-半導體化合物區域94和/或96)，該有源區域延伸穿過對應列的整個單元。例如，帶單元SC可以包括有源區域第二位線AA-BL-B，并且該有源區域第二位線AA-BL-B可以延伸穿過列內的每一個單元。該有源區域第二位線AA-BL-B可以包括金屬-半導體化合物區域(如，金屬-半導體化合物區域94)。可以類似地配置其他的有源區域。帶單元SC和ESC中的有源區域可以包括偽垂直溝道結構(如，為了提供改善的均勻性)和/或可以省略垂直溝道結構。
[0099]圖35的陣列還包括沿著列的Y方向延伸的金屬化跡線MX-BLB-B、MX-BLB-A、MX-Vdd、MX-Vss、MX-BL-A 和 MX-BL-B。這些金屬化跡線 MX-BLB-B、MX-BLB-A、MX-Vdd、MX-Vss、MX-BL-A和MX-BL-B可以位于關于圖28所討論的第一金屬化層級Ml中、位于關于圖34所討論的第二金屬化層級M2中、位于另一金屬化層級中或位于多個金屬化層級的組合中。對于陣列的列AC的剩余列來說，類似的金屬化跡線具有類似的圖案，諸如相同布置或鏡像布置。
[0100]在金屬化跡線MX-BLB-B、MX-BLB-A、MX-Vdd、MX-VsS、MX-BL-A 和 MX-BL-B 與有源區域導電部件 AA-BLB-B、AA-BLB-A、AA-Vdd、AA-Vss、AA-BL-A 和 AA-BL-B 之間的帶單元 SC 和 /或ESC中分別制造連接件210。例如，如果金屬化跡線位于第一金屬化層級Ml中，則連接件210可以包括通孔(如，通孔136)和有源區域接觸件(如，接觸件126)。又例如，如果金屬化跡線位于第二金屬化層級M2中，則連接件210可以包括第二層級通孔(如，通孔142)、位于第一金屬化件中(如，位于金屬化件138中)的接合焊盤、第一層級通孔(如，通孔136)和有源區域接觸件(如，接觸件126)。如圖所示，在第二互補位線金屬化跡線MX-BLB-B與第二互補位線有源區域導電部件AA-BLB-B之間的第一列IC中的每一個帶單元SC和ESC中制造連接件210。如圖所示，在第一互補位線金屬化跡線MX-BLB-A與第一互補位線有源區域導電部件AA-BLB-A之間的第一列IC中的每一個帶單元SC和ESC中制造連接件210。如圖所示，在第一電源電壓金屬化跡線MX-Vdd與第一電源電壓有源區域導電部件AA-Vdd之間的第一列IC中的每一個帶單元SC和ESC中制造連接件210。如圖所示，在第二電源電壓金屬化跡線MX-Vss與第二電源電壓有源區域導電部件AA-Vss之間的第一列IC中的每一個帶單元SC和ESC中制造連接件210。如圖所示，在第一位線金屬化跡線MX-BL-A與第一位線有源區域導電部件AA-BL-A之間的第一列IC中的每一個帶單元SC和ESC中制造連接件210。如圖所示，在第二位線金屬化跡線MX-BL-B與第二位線有源區域導電部件AA-BL-B之間的第一列IC中的每一個帶單元SC和ESC中制造連接件210。通過提供在帶單元處具有連接件的這些金屬化跡線，可以為陣列中的單元提供有助于確保信號或電源的完整性的低電阻路徑，而不需要提供陣列的每一個單元內的直接連接件。在一些實施例中，當陣列中的行數等于或小于64 (諸如介于4和64之間)時，可以考慮省略金屬化跡線MX-BLB-B、MX-BLB-A、MX-Vdd, MX-Vss, MX-BL-A和MX-BL-B，并且在其他實施例中，當陣列中的行數大于64時，可以考慮使用金屬化跡線 MX-BLB-B、MX-BLB-A、MX-Vdd、MX-Vss、MX-BL-A 和 MX-BL-B。可以根據單元的任何數量來使用或省略金屬化跡線MX-BLB-B、MX-BLB-A、MX-Vdd、MX-Vss、MX-BL-A和 MX-BL-B。
[0101]圖36示出了根據一些實施例的雙端口 SRAM位單元的陣列。圖36的陣列包括與關于圖35所討論的部件對應的部件，并且為了簡明的目的，本文不再重復那些部件的討論。在圖 36 中，示出了列 CC 的附加金屬化跡線 MX-BLB-B、MX-BLB-A、MX-Vdd、MX-Vss、MX-BL-A和MX-BL-B。沿著帶單元SC和ESC的行，網狀金屬化跡線MY-Vss和MY-Vdd在Y方向上延伸。對于每一個網狀金屬化跡線MY-Vss和MY-Vdd，連接件212位于網狀金屬化跡線MY-Vss和MY-Vdd與每一列的對應的金屬化跡線MX-Vss和MX-Vdd之間。網狀金屬化跡線MY-Vss和MY-Vdd與金屬化跡線MX-Vss和MX-Vdd為不同的金屬化件。連接件212可以包括位于金屬化件之間的通孔或多個通孔的組合以及位于中間金屬化件中的一個或多個中間接合焊盤。通過使網狀金屬化跡線MY-Vss和MY-Vdd耦合至如圖所示的每一列中的金屬化跡線MX-Vss和MX-Vdd，多個第二電源電壓金屬化跡線MX-Vss中的電勢在整個陣列中可以保持為更加一致，并且多個第一電源電壓金屬化跡線MX-Vdd中的電勢在整個陣列中可以保持為更加一致。
[0102]一些實施例可以實現優點。一些實施例可以包括VGAA晶體管的新興技術。此外，一些實施例可以實施有源區域導電部件作為用于電源電壓Vdd和Vss、用于位線BL-A和BL-B以及用于互補位線BLB-A和BLB-B的導體，從而可以消除每一個單元內的一些連接件。一些實施例還可以提高光刻圖案化裕度(諸如通過使用VGAA布局)，從而可以進一步減小單元布局尺寸。此外，如先前所述，通過增大寬高比，信號的布線可以變得更短，從而可以進一步增大速度。
[0103]第一個實施例是一種結構。結構包括雙端口靜態隨機存取存儲器(DPSRAM)單元。DPSRAM單元包括第一下拉晶體管、第二下拉晶體管、第一上拉晶體管、第二上拉晶體管、第一傳輸門晶體管、第二傳輸門晶體管、第三傳輸門晶體管和第四傳輸門晶體管。第一下拉晶體管包括:第一源極/漏極區域，位于襯底的第一有源區域中；第一垂直溝道，延伸至第一有源區域之上；以及第二源極/漏極區域，位于第一垂直溝道上。第二下拉晶體管包括:第三源極/漏極區域，位于第一有源區域中；第二垂直溝道，延伸至第一有源區域之上；以及第四源極/漏極區域，位于第二垂直溝道之上。通過第一有源區域將第一源極/漏極區域電耦合至第三源極/漏極區域。第一上拉晶體管包括:第五源極/漏極區域，位于襯底的第二有源區域中；第三垂直溝道，延伸至第二有源區域之上；以及第六源極/漏極區域，位于第三垂直溝道之上。第二上拉晶體管包括:第七源極/漏極區域，位于第二有源區域中；第四垂直溝道，延伸至第二有源區域之上；以及第八源極/漏極區域，位于第四垂直溝道之上。通過第二有源區域將第五源極/漏極區域電耦合至第七源極/漏極區域。第一傳輸門晶體管包括:第九源極/漏極區域，位于襯底的第三有源區域中；第五垂直溝道，延伸至第三有源區域之上；以及第十源極/漏極區域，位于第五垂直溝道之上。第二傳輸門晶體管包括:第十一源極/漏極區域，位于襯底的第四有源區域中；第六垂直溝道，延伸至第四有源區域之上；以及第十二源極/漏極區域，位于第六垂直溝道之上。第三傳輸門晶體管包括:第十三源極/漏極區域，位于襯底的第五有源區域中；第七垂直溝道，延伸至第五有源區域之上；以及第十四源極/漏極區域，位于第七垂直溝道之上。第四傳輸門晶體管包括:第十五源極/漏極區域，位于襯底的第六有源區域中；第八垂直溝道，延伸至第六有源區域之上；以及第十六源極/漏極區域，位于第八垂直溝道之上。第一柵電極圍繞第一垂直溝道和第三垂直溝道中的每一個。第二柵電極圍繞第二垂直溝道和第四垂直溝道中的每一個。第三柵電極圍繞第五垂直溝道。第四柵電極圍繞第六垂直溝道。第五柵電極圍繞第七垂直溝道。第六柵電極圍繞第八垂直溝道。第一導電部件位于第二源極/漏極區域和第六源極/漏極區域上并且物理耦合至第二源極/漏極區域和第六源極/漏極區域。第一導電部件還電耦合至第二柵電極、第十源極/漏極區域和第十四源極/漏極區域。第二導電部件位于第四源極/漏極區域和第八源極/漏極區域上并且物理耦合至第四源極/漏極區域和第八源極/漏極區域。第二導電部件還電耦合至第一柵電極、第十二源極/漏極區域和第十六源極/漏極區域。
[0104]另一個實施例是一種結構。結構包括存儲器陣列。存儲器陣列包括布置為列和行的多個雙端口靜態隨機存取存儲器(DPSRAM)單元，并且在存儲器陣列的DPSRAM單元的每一列中都有第一電源節點有源區域、第二電源節點有源區域、第一位線節點有源區域、第一互補位線節點有源區域、第二位線節點有源區域和第二互補位線節點有源區域。每一個DPSRAM單元都包括第一下拉垂直晶體管、第二下拉垂直晶體管、第一上拉垂直晶體管、第二上拉垂直晶體管、第一傳輸門垂直晶體管、第二傳輸門垂直晶體管、第三傳輸門垂直晶體管和第四傳輸門垂直晶體管。第一下拉垂直晶體管、第一上拉垂直晶體管、第一傳輸門垂直晶體管和第三傳輸門垂直晶體管的對應的第一源極/漏極區域耦合在一起并且耦合至第二上拉垂直晶體管和第二下拉垂直晶體管的對應的柵極。第二下拉垂直晶體管、第二上拉垂直晶體管、第二傳輸門垂直晶體管和第四傳輸門垂直晶體管的對應的第一源極/漏極區域耦合在一起并且耦合至第一上拉垂直晶體管和第一下拉垂直晶體管的對應的柵極。第一電源節點有源區域位于襯底中并且沿著對應的列延伸。對應列中的每一個DPSRAM單元的第一上拉垂直晶體管和第二上拉垂直晶體管的對應的第二源極/漏極區域設置在第一電源節點有源區域中。第二電源節點有源區域位于襯底中并且沿著對應列延伸。對應列中的每一個DPSRAM單元的第一下拉垂直晶體管和第二下拉垂直晶體管的對應的第二源極/漏極區域設置在第二電源節點有源區域中。第一位線節點有源區域位于襯底中并且沿著對應列延伸。對應列中的每一個DPSRAM單元的第一傳輸門垂直晶體管的第二源極/漏極區域設置在第一位線節點有源區域中。第一互補位線節點有源區域位于襯底中并且沿著對應列延伸。對應列中的每一個DPSRAM單元的第二傳輸門垂直晶體管的第二源極/漏極區域設置在第一互補位線節點有源區域中。第二位線節點有源區域位于襯底中并且沿著對應列延伸。對應列中的每一個DPSRAM單元的第三傳輸門垂直晶體管的第二源極/漏極區域設置在第二位線節點有源區域中。第二互補位線節點有源區域位于襯底中并且沿著對應列延伸。對應列中的每一個DPSRAM單元的第四傳輸門垂直晶體管的第二源極/漏極區域設置在第二位線互補節點有源區域中。
[0105]又一個實施例是一種方法。在襯底中限定第一電源節點有源區域、第二電源節點有源區域、第一位線節點有源區域、第一互補位線節點有源區域、第二位線節點有源區域和第二互補位線節點有源區域。在區域中形成第一垂直溝道結構、第二垂直溝道結構、第三垂直溝道結構、第四垂直溝道結構、第五垂直溝道結構、第六垂直溝道結構、第七垂直溝道結構和第八垂直溝道結構。第一、第二、第三、第四、第五和第六垂直溝道結構中的每一個都包括:第一源極/漏極區域，設置在對應有源區域中；溝道區域，位于第一源極/漏極區域之上；以及第二源極/漏極區域，位于溝道區域之上。第一垂直溝道結構的第一源極/漏極區域設置在第一電源節點有源區域中。第二垂直溝道結構的第一源極/漏極區域設置在第一電源節點有源區域中。第三垂直溝道結構的第一源極/漏極區域設置在第二電源節點有源區域中。第四垂直溝道結構的第一源極/漏極區域設置在第二電源節點有源區域中。第五垂直溝道結構的第一源極/漏極區域設置在第一位線節點有源區域中。第六垂直溝道結構的第一源極/漏極區域設置在第一互補位線節點有源區域中。第七垂直溝道結構的第一源極/漏極區域設置在第二位線節點有源區域中。第八垂直溝道結構的第一源極/漏極區域設置在第二互補位線節點有源區域中。在襯底上方形成第一柵電極、第二柵電極、第三柵電極、第四柵電極、第五柵電極和第六柵電極。第一柵電極圍繞第一垂直溝道結構和第三垂直溝道結構。第二柵電極圍繞第二垂直溝道結構和第四垂直溝道結構。第三柵電極圍繞第五垂直溝道結構。第四柵電極圍繞第六垂直溝道結構。第五柵電極圍繞第七垂直溝道結構。第六柵電極圍繞第八垂直溝道結構。第一垂直溝道結構、第三垂直溝道結構、第五垂直溝道結構和第七垂直溝道結構的對應的第二源極/漏極區域電耦合在一起并且電耦合至第二柵電極，并且第二垂直溝道結構、第四垂直溝道結構、第六垂直溝道結構和第八垂直溝道結構的對應的第二源極/漏極區域電耦合在一起并且電耦合至第一柵電極。
[0106]上面論述了若干實施例的部件，使得本領域普通技術人員可以更好地理解本發明的各個方面。本領域普通技術人員應該理解，可以很容易地使用本發明作為基礎來設計或更改其他用于達到與這里所介紹實施例相同的目的和/或實現相同優點的處理和結構。本領域普通技術人員也應該意識到，這種等效構造并不背離本發明的精神和范圍，并且在不背離本發明的精神和范圍的情況下，可以進行多種變化、替換以及改變。
【主權項】
1.一種結構，包括: 雙端口靜態隨機存取存儲器單元，包括: 第一下拉晶體管，包括:第一源極/漏極區域，位于襯底的第一有源區域中；第一垂直溝道，延伸至所述第一有源區域之上；以及第二源極/漏極區域，位于所述第一垂直溝道之上; 第二下拉晶體管，包括:第三源極/漏極區域，位于所述第一有源區域中；第二垂直溝道，延伸至所述第一有源區域之上；以及第四源極/漏極區域，位于所述第二垂直溝道之上；通過所述第一有源區域將所述第一源極/漏極區域電耦合至所述第三源極/漏極區域； 第一上拉晶體管，包括:第五源極/漏極區域，位于所述襯底的第二有源區域中；第三垂直溝道，延伸至所述第二有源區域之上；以及第六源極/漏極區域，位于所述第三垂直溝道之上； 第二上拉晶體管，包括:第七源極/漏極區域，位于所述第二有源區域中；第四垂直溝道，延伸至所述第二有源區域之上；以及第八源極/漏極區域，位于所述第四垂直溝道之上；通過所述第二有源區域將所述第五源極/漏極區域電耦合至所述第七源極/漏極區域； 第一傳輸門晶體管，包括:第九源極/漏極區域，位于所述襯底的第三有源區域中；第五垂直溝道，延伸至所述第三有源區域之上；以及第十源極/漏極區域，位于所述第五垂直溝道之上； 第二傳輸門晶體管，包括:第十一源極/漏極區域，位于所述襯底的第四有源區域中；第六垂直溝道，延伸至所述第四有源區域之上；以及第十二源極/漏極區域，位于所述第六垂直溝道之上； 第三傳輸門晶體管，包括:第十三源極/漏極區域，位于所述襯底的第五有源區域中；第七垂直溝道，延伸至所述第五有源區域之上；以及第十四源極/漏極區域，位于所述第七垂直溝道之上； 第四傳輸門晶體管，包括:第十五源極/漏極區域，位于所述襯底的第六有源區域中；第八垂直溝道，延伸至所述第六有源區域之上；以及第十六源極/漏極區域，位于所述第八垂直溝道之上； 第一柵電極，圍繞所述第一垂直溝道和所述第三垂直溝道中的每一個； 第二柵電極，圍繞所述第二垂直溝道和所述第四垂直溝道中的每一個； 第三柵電極，圍繞所述第五垂直溝道； 第四柵電極，圍繞所述第六垂直溝道； 第五柵電極，圍繞所述第七垂直溝道； 第六柵電極，圍繞所述第八垂直溝道； 第一導電部件，位于所述第二源極/漏極區域和所述第六源極/漏極區域上并且物理耦合至所述第二源極/漏極區域和所述第六源極/漏極區域，所述第一導電部件還電耦合至所述第二柵電極、所述第十源極/漏極區域和所述第十四源極/漏極區域；以及 第二導電部件，位于所述第四源極/漏極區域和所述第八源極/漏極區域上并且物理耦合至所述第四源極/漏極區域和所述第八源極/漏極區域，所述第二導電部件還電耦合至所述第一柵電極、所述第十二源極/漏極區域和所述第十六源極/漏極區域。2.根據權利要求1所述的結構，其中，所述第一有源區域、所述第二有源區域、所述第三有源區域、所述第四有源區域、所述第五有源區域和所述第六有源區域中的每一個都延伸至所述雙端口晶體管隨機存取存儲器單元的區域之外。3.根據權利要求1所述的結構，其中，所述第一有源區域包括第三導電部件，所述第二有源區域包括第四導電部件，所述第三有源區域包括第五導電部件，所述第四有源區域包括第六導電部件，所述第五有源區域包括第七導電部件，以及所述第六有源區域包括第八導電部件。4.根據權利要求1所述的結構，其中，所述雙端口靜態隨機存取存儲器單元包括:第一P阱，位于所述襯底中；n阱，位于所述襯底中；以及第二 P阱，位于所述襯底中，所述η阱設置在所述第一 P阱與所述第二 P阱之間，所述第一有源區域、所述第三有源區域和所述第五有源區域設置在所述第一P阱中，所述第二有源區域設置在所述η阱中，所述第四有源區域和所述第六有源區域設置在所述第二P阱中。5.根據權利要求1所述的結構，其中，所述第一垂直溝道、所述第三垂直溝道、所述第五垂直溝道和所述第八垂直溝道沿著第一方向對齊，所述第二垂直溝道、所述第四垂直溝道、所述第六垂直溝道和所述第七垂直溝道沿著第二方向對齊，所述第一方向和所述第二方向中的每一個都與所述第一有源區域、所述第二有源區域、所述第三有源區域、所述第四有源區域、所述第五有源區域和所述第六有源區域中的每一個相交。6.根據權利要求1所述的結構，其中，所述第一導電部件位于所述第十源極/漏極區域上并且物理耦合至所述第十源極/漏極區域，并且所述第二導電部件位于所述第十二源極/漏極區域上并且物理耦合至所述第十二源極/漏極區域。7.根據權利要求1所述的結構，其中，所述第一垂直溝道、所述第三垂直溝道、所述第五垂直溝道和所述第六垂直溝道沿著第一方向對齊，所述第二垂直溝道、所述第四垂直溝道、所述第七垂直溝道和所述第八垂直溝道沿著第二方向對齊，所述第一方向和所述第二方向中的每一個都與所述第一有源區域、所述第二有源區域、所述第三有源區域、所述第四有源區域、所述第五有源區域和所述第六有源區域中的每一個相交。8.根據權利要求1所述的結構，其中，所述第一導電部件位于所述第十源極/漏極區域上并且物理耦合至所述第十源極/漏極區域，并且所述第二導電部件位于所述第十六源極/漏極區域上并且耦合至所述第十六源極/漏極區域。9.一種結構，包括: 存儲器陣列，包括: 多個雙端口靜態隨機存取存儲器(DPSRAM)單元，所述DPSRAM單元布置為列和行，每一個所述DPSRAM單元都包括第一下拉垂直晶體管、第二下拉垂直晶體管、第一上拉垂直晶體管、第二上拉垂直晶體管、第一傳輸門垂直晶體管、第二傳輸門垂直晶體管、第三傳輸門垂直晶體管和第四傳輸門垂直晶體管，所述第一下拉垂直晶體管、所述第一上拉垂直晶體管、所述第一傳輸門垂直晶體管和所述第三傳輸門垂直晶體管的對應的第一源極/漏極區域耦合在一起并且耦合至所述第二上拉垂直晶體管和所述第二下拉垂直晶體管的對應的柵極，所述第二下拉垂直晶體管、所述第二上拉垂直晶體管、所述第二傳輸門垂直晶體管和所述第四傳輸門垂直晶體管的對應的第一源極/漏極區域耦合在一起并且耦合至所述第一上拉垂直晶體管和所述第一下拉垂直晶體管的對應的柵極；以及 在所述存儲器陣列中的DPSRAM單元的每一列中: 第一電源節點有源區域，位于襯底中并且沿著對應列延伸，所述對應列中的每一個DPSRAM單元的第一上拉垂直晶體管和第二上拉垂直晶體管的對應的第二源極/漏極區域設置在所述第一電源節點有源區域中； 第二電源節點有源區域，位于所述襯底中并且沿著所述對應列延伸，所述對應列中的每一個DPSRAM單元的第一下拉垂直晶體管和第二下拉垂直晶體管的對應的第二源極/漏極區域設置在所述第二電源節點有源區域中； 第一位線節點有源區域，位于所述襯底中并且沿著所述對應列延伸，所述對應列中的每一個DPSRAM單元的第一傳輸門垂直晶體管的第二源極/漏極區域設置在所述第一位線節點有源區域中； 第一互補位線節點有源區域，位于所述襯底中并且沿著所述對應列延伸，所述對應列中的每一個DPSRAM單元的第二傳輸門垂直晶體管的第二源極/漏極區域設置在所述第一互補位線節點有源區域中； 第二位線節點有源區域，位于所述襯底中并且沿著所述對應列延伸，所述對應列中的每一個DPSRAM單元的第三傳輸門垂直晶體管的第二源極/漏極區域設置在所述第二位線節點有源區域中；以及 第二互補位線節點有源區域，位于所述襯底中并且沿著所述對應列延伸，所述對應列中的每一個DPSRAM單元的第四傳輸門垂直晶體管的第二源極/漏極區域設置在所述第二互補位線節點有源區域中。10.一種方法，包括: 在襯底中限定第一電源節點有源區域、第二電源節點有源區域、第一位線節點有源區域、第一互補位線節點有源區域、第二位線節點有源區域和第二互補位線節點有源區域；在區域中形成第一垂直溝道結構、第二垂直溝道結構、第三垂直溝道結構、第四垂直溝道結構、第五垂直溝道結構、第六垂直溝道結構、第七垂直溝道結構和第八垂直溝道結構，所述第一垂直溝道結構、第二垂直溝道結構、第三垂直溝道結構、第四垂直溝道結構、第五垂直溝道結構、第六垂直溝道結構、第七垂直溝道結構和第八垂直溝道結構中的每一個都包括:第一源極/漏極區域，設置在對應有源區域中；溝道區域，位于所述第一源極/漏極區域之上；以及第二源極/漏極區域，位于所述溝道區域之上，所述第一垂直溝道結構的第一源極/漏極區域設置在所述第一電源節點有源區域中，所述第二垂直溝道結構的第一源極/漏極區域設置在所述第一電源節點有源區域中，所述第三垂直溝道結構的第一源極/漏極區域設置在所述第二電源節點有源區域中，所述第四垂直溝道結構的第一源極/漏極區域設置在所述第二電源節點有源區域中，所述第五垂直溝道結構的第一源極/漏極區域設置在所述第一位線節點有源區域中，所述第六垂直溝道結構的第一源極/漏極區域設置在所述第一互補位線節點有源區域中，所述第七垂直溝道結構的第一源極/漏極區域設置在所述第二位線節點有源區域中，所述第八垂直溝道結構的第一源極/漏極區域設置在所述第二互補位線節點有源區域中； 在所述襯底上方形成第一柵電極、第二柵電極、第三柵電極、第四柵電極、第五柵電極和第六柵電極，所述第一柵電極圍繞所述第一垂直溝道結構和所述第三垂直溝道結構，所述第二柵電極圍繞所述第二垂直溝道結構和所述第四垂直溝道結構，所述第三柵電極圍繞所述第五垂直溝道結構，所述第四柵電極圍繞所述第六垂直溝道結構，所述第五柵電極圍繞所述第七垂直溝道結構，所述第六柵電極圍繞所述第八垂直溝道結構；以及 將所述第一垂直溝道結構、所述第三垂直溝道結構、所述第五垂直溝道結構和所述第七垂直溝道結構的對應的第二源極/漏極區域電耦合在一起并且電耦合至所述第二柵電極，并且將所述第二垂直溝道結構、所述第四垂直溝道結構、所述第六垂直溝道結構和所述第八垂直溝道結構的對應的第二源極/漏極區域電耦合在一起并且電耦合至所述第一柵電極。
【文檔編號】H01L27/11GK106024788SQ201510569365
【公開日】2016年10月12日
【申請日】2015年9月9日
【發明人】廖忠志
【申請人】臺灣積體電路制造股份有限公司