半導體裝置以及半導體裝置的制造方法
【專利摘要】半導體裝置(100)在由碳化硅構成的n型的半導體基板(1)上具有n型的半導體層(2)、p型的基區(4)、n型的源區(6)、p型的接觸區(7)、柵絕緣膜(9)、柵電極(10)和源電極(13)。半導體裝置(100)在半導體基板(1)的背面具有漏電極(12)。在柵電極(10)的表面上設有層間絕緣膜(11)。層間絕緣膜(11)具有多層，該多層中的至少一層是由氮化硅膜(11b)構成。通過這樣設置能夠抑制半導體裝置的特性的劣化。另外，能夠抑制制造時的工序數量的增加。
【專利說明】
半導體裝置以及半導體裝置的制造方法
技術領域
[0001]本發明涉及一種半導體裝置以及半導體裝置的制造方法。
【背景技術】
[0002]以往，對于使用了碳化娃(SiC)的M0SFET(MetalOxide Semiconductor Field-Effect Transistor:金屬氧化物半導體場效應晶體管)，進行高溫柵偏壓(HTGB: HighTemperature Gate Bias)試驗。在高溫柵偏壓試驗中，在高溫環境下對柵極和源極之間長時間地施加電壓。已知在該高溫柵偏壓試驗中，柵極和源極之間的閾值電壓(Vth)降低。
[0003]閾值電壓的降低是由來自外部的雜質的擴散而引起的。作為抑制閾值電壓的降低的方法，公開了在MOSFET的表面形成防止雜質擴散的例如鈦(Ti)系的金屬(例如，參考專利文獻I)。另外，為了防止雜質的擴散，考慮利用擴散系數比氧化硅(S12)膜小的物質即氮化硅(SiN)膜(例如，參考非專利文獻1、2)。
[0004]現有技術文獻
[0005]專利文獻
[0006]專利文獻I:日本特開號公報
[0007]非專利文獻
[0008]非專利文獻1:W.G.Perkins，共兩名，“Diffus1n and Permeat1n of He,Ne,Ar,Kr,and D2through Silicon Oxide Thin Films”，J.Chem.Phys.，vol.54，n0.4，p.1683-1694,(1971)
[0009]非專利文獻2:W.M.Arnoldbik，共五名，“Dynamic behav1r of hydrogen insilicon nitride and oxynitride films made by low-pressure chemical vapordeposit1n”,Phys.Rev.B,vol.48，n0.8，p.5444-5456，(1993)

【發明內容】

[0010]技術問題
[0011]然而，在利用鈦系的金屬在MOS結構上形成勢皇金屬的情況下，由于MOS的表面結構復雜，因此有可能勢皇金屬的一部分缺損，并且在該影響下閾值電壓降低。另外，在電極焊墊用鋁(Al)構成的情況下，由于作為勢皇金屬的鈦系的金屬與鋁的蝕刻的方法不同，因此存在制造時工序數量增加的問題。另外，在使用氮化硅膜的情況下，由于氮化硅膜的硬度高，因此不適用于形成MOS這樣復雜的表面結構。
[0012]本發明的目的在于，為解決上述因現有技術引起的問題，提供一種能夠抑制閾值電壓的降低并抑制半導體裝置的特性劣化的半導體裝置。另外，目的在于提供一種能夠抑制制造時的工序數量增加的半導體裝置以及半導體裝置的制造方法。
[0013]技術方案
[0014]為了解決上述問題并達成目的，本發明的半導體裝置具有以下特征。具備由第一導電型的碳化硅構成的半導體基板，在上述半導體基板的第一主面上設有雜質濃度比上述半導體基板低的第一導電型的半導體層。在上述半導體層的表面上設有第二導電型的基區，在上述基區的表面區設有第一導電型的源區。在上述基區的表面區設有雜質濃度比上述基區高的第二導電型的接觸區，并具備與上述源區和上述接觸區接觸的源電極。在上述基區的被上述半導體層和上述源區夾住的區域的表面上設有柵絕緣膜，在上述柵絕緣膜的表面上設有柵電極。在上述柵電極的表面上設有層間絕緣膜，在上述半導體基板的第二主面上設有漏電極。并且，上述層間絕緣膜具有多層，且上述多層中的至少一層由氮化硅膜構成。
[0015]為了解決上述問題并達成目的，本發明的半導體裝置具有以下特征。具備由第一導電型的碳化硅構成的半導體基板，在上述半導體基板的第一主面上設有雜質濃度比上述半導體基板低的第一導電型的半導體層。在上述半導體層的表面區的一部分設有第二導電型的半導體區，在上述半導體區的表面上設有雜質濃度比上述半導體區低的第二導電型的基區。在上述半導體層的表面上設有與上述基區接觸，且由雜質濃度比上述半導體基板低的第一導電型的碳化硅構成的阱區，在上述基區的表面區設有與上述阱區分離，且雜質濃度比上述阱區高的第一導電型的源區。上述基區的表面上設有與上述源區連接，且雜質濃度比上述基區高的第二導電型的接觸區，并具備與上述源區和上述接觸區接觸的源電極。在上述基區的被上述阱區和上述源區夾住的區域的表面上設有柵絕緣膜，在上述柵絕緣膜的表面上設有柵電極。在上述柵電極的表面上設有層間絕緣膜，并具備設置于上述半導體基板的第二主面上的漏電極。并且，上述層間絕緣膜具有多層，且上述多層之中的至少由氮化硅膜構成。
[0016]另外，具有以下特征，S卩，在上述層間絕緣膜中由上述氮化硅膜構成的層被由氧化娃膜構成的層夾住。
[0017]另外，具有以下特征，S卩，在上述層間絕緣膜中由上述氮化硅膜構成的層的厚度為0.2μηι 以上。
[0018]另外，具有以下特征，S卩，在上述層間絕緣膜中由上述氮化硅膜構成的層之上的由上述氧化硅膜構成的層由玻璃制成，上述玻璃是將硼和磷添加到氧化硅中而成。
[0019]另外，具有以下特征，S卩，在上述層間絕緣膜中由上述氮化硅膜構成的層是最上層。
[0020]另外，具有以下特征，S卩，在上述層間絕緣膜中由上述氮化硅膜構成的層的厚度為0.5μηι以上。
[0021]另外，具有以下特征，S卩，上述半導體基板的上述第一主面的晶面指數是相對于(000-1)面平行的面或傾斜了 10度以內的面。
[0022]另外，具有以下特征，S卩，上述半導體基板的上述第一主面的晶面指數是相對于(0001)面平行的面或傾斜了 10度以內的面。
[0023]另外，該發明的半導體裝置的制造方法中的半導體裝置具備:半導體基板，由第一導電型的碳化硅構成;第一導電型的半導體層，設置于上述半導體基板的第一主面上，且雜質濃度比上述半導體基板低;第二導電型的基區，設置于上述半導體層的表面上;第一導電型的源區，設置于上述基區的表面區；第二導電型的接觸區，設置于上述基區的表面區，且雜質濃度比上述基區高;源電極，與上述源區和上述接觸區接觸;柵絕緣膜，設置于上述基區的被上述半導體層和上述源區夾住的區域的表面上;柵電極，設置于上述柵絕緣膜的表面上;層間絕緣膜，設置于上述柵電極的表面上；以及漏電極，設置于上述半導體基板的第二主面上;在該發明的半導體裝置的制造方法中，具有以下特征。以多層的方式形成上述層間絕緣膜，且利用氮化硅膜形成上述多層中的至少一層。
[0024]另外，該發明的半導體裝置的制造方法中的半導體裝置具備:半導體基板，由第一導電型的碳化硅構成;第一導電型的半導體層，設置于上述半導體基板的第一主面上，且雜質濃度比上述半導體基板低；第二導電型的半導體區，設置于上述半導體層的表面區的一部分;第二導電型的基區，設置于上述半導體區的表面上，且雜質濃度比上述半導體區低；阱區，與上述基區接觸而設置于上述半導體層的表面上，且由雜質濃度比上述半導體基板低的第一導電型的碳化硅構成；第一導電型的源區，與上述阱區分離而設置于上述基區的表面區，且雜質濃度比上述阱區高;第二導電型的接觸區，與上述源區接觸而設置于上述基區的表面上，且雜質濃度比上述基區高;源電極，與上述源區和上述接觸區接觸;柵絕緣膜，設置于上述基區的被上述阱區和上述源區夾住的區域的表面上;柵電極，設置于上述柵絕緣膜的表面上；層間絕緣膜，設置于上述柵電極的表面上；以及漏電極，設置于上述半導體基板的第二主面上;在該發明的半導體裝置的制造方法中，具有以下特征。以多層的方式形成上述層間絕緣膜，且利用氮化硅膜形成上述多層中的至少一層。
[0025]根據本發明，利用層間絕緣膜中的由氮化硅膜構成的層，從而防止了成為引起閾值電壓降低的原因的元素擴散至氧化硅膜和半導體的界面，因此抑制了閾值電壓的降低。
[0026]另外，氮化硅膜的硬度高，因此與氧化硅膜相比覆蓋性差，容易產生裂痕等，但通過在氮化硅膜之下的層存在氧化硅膜，從而改善了覆蓋性，能夠避免產生裂痕等的問題。另外，與層間絕緣膜中由氮化硅膜構成的層的厚度不足0.2μπι的情況相比，能夠減小閾值電壓的變化量。
[0027]發明效果
[0028]根據本發明，能夠抑制閾值電壓的降低，并抑制半導體裝置的特性劣化。另外，能夠抑制制造時工序數量增加。
【附圖說明】
[0029]圖1是示出本發明的實施方式一的半導體裝置的一例的截面圖。
[0030]圖2是示出本發明的實施方式一的半導體裝置的制造方法的一例中制造過程中的狀態的截面圖。
[0031]圖3是示出圖2的接下來的狀態的截面圖。
[0032]圖4是示出圖3的接下來的狀態的截面圖。
[0033]圖5是示出圖4的接下來的狀態的截面圖。
[0034]圖6是示出圖5的接下來的狀態的截面圖。
[0035]圖7是示出本發明的實施方式一的半導體裝置的實施例一、實施方式二的半導體裝置的實施例二以及比較例的閾值電壓變化特性的一例的特性圖。
[0036]圖8是示出本發明的實施方式二的半導體裝置的一例的截面圖。
[0037]符號說明
[0038]1: η+半導體基板
[0039]2: η半導體層
[0040]3: p+半導體區
[0041 ]4: P基區
[0042]5a: p—半導體區
[0043]5b: p——半導體區
[0044]6:n+源區
[0045]7: P+接觸區
[0046]8: η阱區
[0047]9:柵絕緣膜
[0048]10:柵電極
[0049]11:層間絕緣膜
[0050]I Ia:氧化硅膜
[0051]I Ib:氮化硅膜
[0052]I Ic:第二氧化硅膜
[0053]12:漏電極
[0054]13:源電極
[0055]14:源電極焊墊
[0056]15:保護膜
[0057]16:漏電極焊墊
[0058]21:第一離子注入區
[0059]22:第二半導體層
[0060]23:第二離子注入區[0061 ]24:第三離子注入區
[0062]25:第四離子注入區
[0063]26:第五離子注入區
[0064]27:第六離子注入區
[0065]100、200:半導體裝置
【具體實施方式】
[0066]以下參考附圖，對本發明的半導體裝置以及半導體裝置的制造方法的優選的實施方式進行詳細說明。在本說明書以及附圖中，前綴有η或P的層和區域中，分別表示電子或空穴為多數載流子。另外，標記于η或P的+和-分別表示雜質濃度比未標記+和-的層和區域的雜質濃度高和低。另外，標記于P的一表示雜質濃度比標記有-的P型的層和區域的雜質濃度低。另外，在本說明書中，關于密勒指數的標記，表示附加于緊隨其后的指數的橫線(bar)，通過在指數前附加來表示負的指數。
[0067]在此，以半導體裝置為例如1200V的耐壓級別的MOSFET的情況為例進行了說明，但本發明所涉及的半導體裝置并不限于1200V耐壓級別的M0SFET。應予說明，在以下的實施方式的說明以及附圖中，對同樣的構成標記相同的符號，并省略重復的說明。
[0068](實施方式一)
[0069].實施方式一的半導體裝置的一例
[0070]圖1是示出本發明的實施方式一的半導體裝置的一例的截面圖。如圖1所示，實施方式一的半導體裝置100具有活性區101和耐壓結構部102。耐壓結構部102也可以以包圍活性區101的方式配置。半導體裝置100具備由碳化硅構成的n+半導體基板I和η半導體層2。
[0071]η+半導體基板I例如也可以為氮原子(N)以2 X 1018/cm3左右的雜質濃度摻雜到碳化硅中而成的碳化硅單結晶基板。η+半導體基板I例如成為漏區。η+半導體基板I的第一主面例如也可以為(000-1)面。η+半導體基板I的第一主面例如也可以為相對于(000-1)面平行的面，或者為相對于(000-1)面以10度以內的角度傾斜的面。η+半導體基板I的第一主面例如也可以為在〈11-20〉方向上具有4度左右的偏角(offangle)的(000-1)面。在本實施方式的說明中，將η+半導體基板I的正面設為第一主面，背面設為第二主面。
[0072]η半導體層2設置于η+半導體基板I的第一主面上。η半導體層2的雜質濃度比η+半導體基板I低。η半導體層2例如也可以為氮原子以I X 11Vcm3左右的雜質濃度摻雜到碳化硅中而成的半導體層。η半導體層2例如成為η型的漂移層。η半導體層2的厚度例如也可以為10μπι左右。η半導體層2也可以通過外延生長法而層疊在η+半導體基板I之上。
[0073]針對活性區101的結構進行說明。在活性區101中，在η+半導體基板I的第一主面側形成有半導體裝置100的MOS結構，即元件結構。應予說明，在圖1所示的例子中，在活性區101只表示了一個MOS結構，但也可以并列設置有多個MOS結構。
[0074]半導體裝置100具備例如P+半導體區3、ρ基區4、η+源區6、ρ+接觸區7、源電極13、柵絕緣膜9和柵電極10作為MOS結構。在活性區101中，在η+半導體基板I的第二主面側設置有例如成為漏電極12的背面電極以及成為漏電極焊墊16的背面電極焊墊。
[0075]P+半導體區3設置于η半導體層2的表面區的一部分。P+半導體區3例如也可以設置為夾住η半導體層2的表面區的另外一部分。P+半導體區3例如也可以為鋁原子以3 X 118/cm3左右的雜質濃度摻雜到碳化硅中而成的半導體區。P+半導體區3的寬度例如也可以為13μm左右。ρ+半導體區3的深度例如也可以為0.5μπι左右。相鄰的ρ+半導體區3與ρ+半導體區3之間的區域是η半導體層2的區域。相鄰的P+半導體區3與P+半導體區3之間的距離例如也可以為2μπ?左右。
[0076]P基區4設置在P+半導體區3的表面上。P基區4的雜質濃度比P+半導體區3低。P基區4例如也可以為鋁原子以8 X 11Vcm3左右的雜質濃度摻雜到碳化硅中而成的半導體區。P基區4的厚度例如可以為0.5μηι左右基區4也可以通過使利用外延生長法而在η半導體層2之上層疊的P半導體層圖案化來形成。
[0077]η阱區8設置在η半導體層2的相鄰P+半導體區3與P+半導體區3之間的區域的表面上。η阱區8設置為與P基區4接觸。η阱區8的雜質濃度比η+半導體基板I低。η阱區8的雜質濃度例如也可以為2 X 11Vcm3左右。η阱區8例如也可以為通過磷原子的離子注入和熱處理而使上述那樣通過外延生長法在η半導體層2之上層疊的P半導體層的一部分的導電型反轉而成的區域。η阱區8中的一部分的硅原子(Si)被離子注入的磷原子置換。η阱區8例如與η半導體層2共同成為η型的漂移區。η阱區8的深度例如可以為0.6μπι左右。η阱區8的寬度例如也可以為2μπι左右。
[0078]η+源區6設置于P+半導體區3之上的P基區4的表面區。η+源區6設置為與η阱區8分離。η+源區6的雜質濃度比η阱區8高。
[0079]P+接觸區7以夾住P基區4的方式設置于η阱區8的相反側，即與η阱區8分離而設置于耐壓結構部102側。p+接觸區7與n+源區6接觸。p+接觸區7貫通例如上述那樣成為η半導體層2之上的P基區4的P半導體層，從而與P+半導體區3接觸。P+接觸區7的雜質濃度比P基區4
尚O
[0080]柵絕緣膜9設置于P基區4的被η阱區8和η+源區6夾住的區域的表面上。柵絕緣膜9例如也可以從以夾住η阱區8的方式相鄰的一側的P基區4的表面上開始，經η阱區8的表面上而延伸至另一側的P基區4的表面上。柵絕緣膜9例如也可以延伸至耐壓結構部102。柵絕緣膜9例如也可以為氧化膜。柵絕緣膜9的厚度也可以為例如I OOnm左右。
[0081]柵電極10設置于柵絕緣膜9的表面上。柵電極10例如也可以從以夾住η阱區8的方式相鄰的一側的P基區4之上開始，經η阱區8之上而延伸至另一側的P基區4之上。柵電極10也可以由導電型的材料構成。柵電極10例如也可以由摻雜了磷原子的多晶硅構成。柵電極10例如也可以在圖1未明示的區域中與柵極焊墊電連接。
[0082]柵電極10被層間絕緣膜11覆蓋。層間絕緣膜11延伸至耐壓結構部102，并設置于柵電極10所設置的一側的整面。層間絕緣膜11為多層結構，例如也可以在下層具有氧化硅膜I Ia，在上層具有氮化娃膜I lb。氧化娃膜I Ia例如可以由無摻雜娃酸鹽玻璃(NSG:NondopedSilicate Glass)構成，也可以由磷娃玻璃(PSG:Phospho Silicate Glass)構成。氧化娃膜I Ia的厚度例如也可以為0.5μπι左右。氮化硅膜I Ib的厚度優選為例如3μπι以下。氮化硅膜Ilb的厚度例如可以為0.5μπι左右。
[0083]源電極13設置在接觸孔內，該接觸孔貫通例如設置在活性區101和耐壓結構部102的層間絕緣膜U、以及設置在活性區101和耐壓結構部102的柵絕緣膜9。源電極13與η+源區6和P+接觸區7接觸。源電極13電連接到η+源區6和P+接觸區7。源電極13通過層間絕緣膜11與柵電極10絕緣。
[0084]半導體裝置100也可以具有源電極焊墊14。源電極焊墊14以覆蓋源電極13以及位于活性部101的層間絕緣膜11的方式而設置。源電極焊墊14與源電極13接觸。源電極焊墊14與源電極13電連接。源電極焊墊14的在層間絕緣膜11之上的部分的厚度例如可以為5μπι。源電極焊墊14例如也可以由鋁(Al)構成。
[0085]漏電極12設置于η+半導體基板I的第二主面上。漏電極12可以由導電性的膜例如金屬膜構成。漏電極12例如也可以由鎳(Ni)構成。漏電極12與η+半導體基板I歐姆連接。
[0086]漏電極焊墊16設置于漏電極12的表面上。漏電極焊墊16可以由導電性的膜例如金屬膜構成。漏電極焊墊16例如也可以通過從漏電極12側依次層疊鈦(Ti)、鎳和金(Au)而構成。漏電極焊墊16與漏電極12電連接。
[0087]針對耐壓結構部102的結構進行說明。半導體裝置100也可以在耐壓結構部102具有P—半導體區5a、p——半導體區5b和保護膜15。
[0088]p—半導體區5a位于耐壓結構部102并設置于η半導體層2的表面區的一部分。p—半導體區5a例如與P+半導體區3接觸。ρ—半導體區5a也可以以圍繞P+半導體區3的方式設置。ρ—半導體區5a也可以為例如招原子摻雜到碳化娃中而成的半導體區半導體區5a的雜質濃度比P+半導體區3的雜質濃度低。
[0089]ρ——半導體區5b位于耐壓結構部102并設置于η半導體層2的表面區的一部分。ρ——半導體區5b例如與ρ—半導體區5a接觸。ρ——半導體區5b也可以以圍繞ρ—半導體區5a的方式設置。P--半導體區5b也可以為例如鋁原子摻雜到碳化硅中而成的半導體區。ρ——半導體區5b的雜質濃度比P—半導體區5a的雜質濃度低。
[0090]如此，半導體裝置100也可以具有以通過第一 ρ—型區5a和第二 ρ——型區5b使雜質濃度不同的兩個P型區接觸的方式并列而成的雙區JTE(Junct1n Terminat1n Extens1n:結終端擴展)結構。應予說明，半導體裝置100不限于雙區JTE結構，也可以具有以雜質濃度不同的三個以上的P型區接觸的方式并列而成的多區JTE結構。另外，半導體裝置100也可以具有例如如場限環(Field Limiting Ring)結構那樣多個ρ型區以預定間隔配置而成的終端結構。
[0091]保護膜15也可以以覆蓋源電極焊墊14的耐壓結構部102側的端部的方式設置。保護膜15成為鈍化膜。保護膜15具有防止放電的功能。保護膜15例如也可以由聚酰亞胺構成。
[0092].實施方式一的半導體裝置的制造方法的一例
[0093]圖2是示出本發明的實施方式一的半導體裝置的制造方法的一例中制造過程中的狀態的截面圖。圖3是示出圖2的接下來的狀態的截面圖。圖4是示出圖3的接下來的狀態的截面圖。圖5是示出圖4的接下來的狀態的截面圖。圖6是示出圖5的接下來的狀態的截面圖。
[0094]首先，如圖2所示，準備由η型的碳化硅構成的η+半導體基板I。然后，在該η+半導體基板I的第一主面上使摻雜η型的雜質例如氮原子并且由碳化硅構成的η半導體層2外延生長至例如ΙΟμπι左右的厚度。至此的狀態示出于圖2。
[0095]接下來，如圖3所示，在η半導體層2的表面上形成通過光刻技術而具有所期望的開口部的未圖示的掩模。然后，通過離子注入法離子注入P型的雜質例如鋁原子。由此，如圖3的虛線所示，以使例如相鄰的第一離子注入區21與第一離子注入區21之間的距離為2μπι左右的方式，在η半導體層2的表面區的一部分設置例如寬度為13μπι左右且深度為0.5μπι左右的第一離子注入區21。該第一離子注入區21通過例如后述的熱處理，從而成為ρ+半導體區
3。也可以以例如使ρ+半導體區3的雜質濃度為3Χ 11Vcm3左右的方式，對用于設置第一離子注入區21的離子注入時的劑量進行設定。
[0096]接下來，除去在用于設置第一離子注入區21的離子注入時使用的掩模。然后，在η半導體層2的表面上使摻雜ρ型的雜質例如鋁原子并且由碳化硅構成的第二半導體層22外延生長至例如0.5μπι左右的厚度。該第二半導體層22通過經由例如后述的光刻技術和蝕刻處理，從而成為P基區4。也可以以例如使ρ基區4的雜質濃度為8 X 11Vcm3左右的方式，對用于設置第二半導體層22的離子注入時的劑量進行設定。至此的狀態示出于圖3。
[0097]接下來，如圖4所示，在第二半導體層22的表面上形成通過光刻技術而具有所希望的開口部的未圖示的掩模。然后，進行蝕刻處理而使第二半導體層22圖案化，由此形成ρ基區4，并且在成為耐壓結構部102的區域，以例如0.7μπι左右的深度除去第二半導體層22，從而露出η半導體層2。然后，除去用于使第二半導體層22圖案化的在蝕刻處理時使用的掩模。
[0098]接下來，在露出的η半導體層2的表面上以及ρ基區4的表面上形成通過光刻技術而具有所希望的開口部的未圖示的掩模。然后，通過離子注入法離子注入P型的雜質例如鋁原子。由此，如圖4中虛線所示，在成為耐壓結構部102的區域，第二離子注入區23以例如與第一離子注入區21接觸的方式設置在η半導體層2的表面區的一部分。該第二離子注入區23通過經由例如后述的熱處理，從而成為例如上述的雙區JTE結構中的ρ—半導體區5a。也可以將用于設置第二離子注入區23的離子注入時的劑量設定為例如2X 11Vcm2左右。然后，除去用于設置第二離子注入區23的在離子注入時使用的掩模。
[0099]接下來，在露出的η半導體層2的表面上以及ρ基區4的表面上形成通過光刻技術而具有所希望的開口部的未圖示的掩模。然后，通過離子注入法離子注入P型的雜質例如鋁原子。由此，如圖4中虛線所示，在成為耐壓結構部102的區域，第三離子注入區24以例如與第二離子注入區23接觸的方式設置在η半導體層2的表面區的一部分。該第三離子注入區24通過經由例如后述的熱處理，從而成為例如上述的雙區JTE結構中的ρ——半導體區5b。也可以將用于設置第三離子注入區24的離子注入時的劑量設定為例如I X 11Vcm2左右。然后，除去用于設置第三離子注入區24的在離子注入時使用的掩模。至此的狀態示出于圖4。
[0100]接下來，如圖5所示，在露出的η半導體層2的表面上以及ρ基區4的表面上形成通過光刻技術而具有所希望的開口部的未圖示的掩模。然后，通過離子注入法離子注入η型的雜質例如磷原子。由此，如圖5中虛線所示，在第二半導體層22，在由相鄰的第一離子注入區21和第一離子注入區21所夾住的η半導體層2的區域之上的區域，設有例如寬度為2μπι左右且深度為0.6μπι左右的第四離子注入區25。該第四離子注入區25通過經由例如后述的熱處理，從而成為例如η阱區8。也可以以例如η阱區8的雜質濃度為2 X 1lfVcm3左右的方式，對用于設置第四離子注入區25的離子注入時的劑量進行設定。然后，除去用于設置第四離子注入區25的在離子注入時使用的掩模。
[0101]接下來，在露出的η半導體層2的表面上以及ρ基區4的表面上形成通過光刻技術而具有所希望的開口部的未圖示的掩模。然后，通過離子注入法離子注入η型的雜質。由此，如圖5中虛線所示，在第二半導體層22的表面區，在與第四離子注入區25分離的區域設有第五離子注入區26。該第五離子注入區26通過經由例如后述的熱處理，從而成為例如η+源區6。也可以以使雜質濃度比第四離子注入區25高的方式，對用于設置第五離子注入區26的離子注入時的劑量進行設定。然后，除去用于設置第五離子注入區26的在離子注入時使用的掩模。
[0102]接下來，在露出的η半導體層2的表面上以及ρ基區4的表面上形成通過光刻技術而具有所希望的開口部的未圖示的掩模。然后，通過離子注入法離子注入P型的雜質。由此，如圖5中虛線所示，在第二半導體層22，在第一離子注入區21之上的區域且在與ρ基區4和第五離子注入區26接觸的區域，設有第六離子注入區27。該第六離子注入區27通過經由例如后述的熱處理，從而成為例如P+接觸區7。也可以以使雜質濃度比ρ基區4高的方式，對用于設置第六離子注入區27的離子注入時的劑量進行設定。然后，除去用于設置第六離子注入區27的在離子注入時使用的掩模。
[0103]應予說明，用于分別設置第二離子注入區23、第三離子注入區24、第四離子注入區25、第五離子注入區26和第六離子注入區27的離子注入的順序不限于上述的順序而能夠進行各種改變。至此的狀態示出于圖5。
[0104]接下來，如圖6所示，進行熱處理(退火)，從而使例如第一離子注入區21、第二離子注入區23、第三離子注入區24、第四離子注入區25、第五離子注入區26和第六離子注入區27活性化。由此，第一離子注入區21成為ρ+半導體區3。第四離子注入區25通過將離子注入的磷原子與硅原子置換而使導電型反轉，從而成為η阱區8。第五離子注入區26成為η+源區6。第六離子注入區27成為ρ+接觸區7。第二離子注入區23成為ρ—半導體區5a。第三離子注入區24成為ρ——半導體區5b。熱處理的溫度例如也可以為1620 °C左右。熱處理的時間例如也可以為2分鐘左右。應予說明，可以如上述那樣通過一次的熱處理而使各離子注入區一起活性化，也可以在每次進行離子注入時進行熱處理以使之活性化。
[0105]接下來，使設置了 ρ基區4、n+源區6、p+接觸區7、n阱區8、p—半導體區5a和ρ——半導體區5b的一側的面熱氧化，從而在例如該整個面設置例如厚度為10nm左右的柵絕緣膜9。該熱氧化處理可以通過在例如氧氣氣氛中以例如1000°C左右的溫度進行熱處理而實現。
[0106]接下來，在柵絕緣膜9上設置摻雜了例如磷原子的多晶硅層。使該多晶硅層圖案化，從而使之殘留在P基區4的被n+源區6和η阱區8夾住的區域上的柵絕緣膜9之上，由此設置柵電極10。
[0107]接下來，以覆蓋柵絕緣膜9和柵電極10的方式，使例如無摻雜硅酸鹽玻璃(NSG)或磷硅玻璃(PSG)成膜為例如0.5μπι左右的厚度，從而設置成為層間絕緣膜11的下層的氧化硅膜11a。然后，以覆蓋氧化硅膜Ila的方式，使氮化硅成膜為例如0.5μπι左右的厚度，從而設置成為層間絕緣膜11的上層的氮化硅膜lib。通過氧化硅膜Ila和氮化硅膜Ilb完成層間絕緣膜11。也可以通過例如等離子體CVD (Chemical Vapor Deposit1n:化學氣相沉積)法使氮化硅膜Ilb成膜。至此的狀態示出于圖6。
[0108]接下來，如圖1所示，使氮化硅膜Ilb、氧化硅膜I Ia和柵絕緣膜9圖案化從而選擇性地除去，由此形成接觸孔，從而使n+源區6和ρ+接觸區7露出。之后，進行熱處理(回流)從而使層間絕緣膜11平坦化。
[0109]接下來，在接觸孔內和層間絕緣膜11之上設置成為源電極13的導電性的膜。選擇性地除去該導電性的膜，僅在例如接觸孔內殘留源電極13。
[0110]接下來，在η+半導體基板I的第二主面上設置由例如鎳的膜構成的漏電極12。之后，在例如970°C左右的溫度下進行熱處理，從而使η+半導體基板I與漏電極12歐姆連接。
[0111]接下來，通過例如濺射法，以覆蓋源電極13和層間絕緣膜11的方式，將例如鋁(Al)的膜設置為在層間絕緣膜11之上的部分的厚度為例如5μπι左右。之后，選擇性地除去Al的膜，從而使之以覆蓋源電極13和活性區101中的層間絕緣膜11的方式殘留，由此形成源電極焊墊14。
[0112]接下來，在成為耐壓結構部102的區域，以覆蓋源電極焊墊14的耐壓結構部102側的端部的方式，設置由例如聚酰亞胺構成的保護膜15。
[0113]接下來，通過在漏電極12的表面依次層疊例如鈦、鎳和金，從而設置漏電極焊墊16。通過以上處理，完成圖1所示的半導體裝置100。
[0114]?實施例一
[0115]將層間絕緣膜11由下層的氧化硅膜Ila和上層的氮化硅膜Ilb構成的半導體裝置100作為實施例一。將半導體裝置100中，層間絕緣膜11僅由氧化硅膜構成的半導體裝置作為比較例。
[0116]針對實施例一和比較例，對閾值電壓(Vth)的變化量(ΔVth)進行了評價。在這個評價中，將初期閾值電壓值與在200 0C下對柵極-源極之間施加-20V的電壓1分鐘后的閾值電壓值的差作為A Vth。對評價AVth后的結果進行說明。圖7是示出本發明的實施方式一的半導體裝置的實施例一、實施方式二的半導體裝置的實施例二以及比較例的閾值電壓變化特性的一例的特性圖。在圖7中，縱軸是閾值電壓Vth的變化量△ Vth(單位:V)，橫軸是氮化硅膜的膜厚度(單位:μπι)。在比較例，氮化硅膜的膜厚度為零。如圖7所示，評價的結果能夠確認在比較例，AVth變為-1IV以上，在實施例一，AVth與比較例相比被改善。另外，能夠確認通過設定氮化娃膜IIb的厚度在0.5μηι以上，使得Δ Vth被改善至-0.1V以下。
[0117]根據實施方式一，通過在層間絕緣膜11中存在由氮化硅膜Ilb構成的層，從而防止了成為引起閾值電壓降低的原因的元素擴散至氧化硅膜與半導體的界面，因此抑制了閾值電壓的降低。由此，能夠抑制半導體裝置100的特性劣化。另外，根據實施方式一，能夠避免例如由高溫柵偏壓(HTGB)試驗等可靠性試驗得到的可靠性降低。另外，根據實施方式一，由于在氮化硅膜Ilb之下的層，存在覆蓋性比氮化硅膜Ilb優異的氧化硅膜11a，因此能夠改善了層間絕緣膜11的覆蓋性，避免產生裂痕等問題。因此，能夠實現作為MOS結構的層間絕緣膜的功能，并且改善閾值電壓的變化量。另外，根據實施方式一，由于不需要鈦系的勢皇金屬，因此除源電極焊墊14的蝕刻之外不進行鈦系的金屬的蝕刻就可完成，能夠抑制制造時的工序數量的增加。
[0118](實施方式二)
[0119].實施方式二的半導體裝置的一例
[0120]圖8是示出本發明的實施方式二的半導體裝置的一例的截面圖。如圖8所示，實施方式二的半導體裝置200是這樣的裝置，S卩，作為層間絕緣膜11，在下層具有氧化硅膜11a，在中間層具有氮化硅膜11b，在最上層具有第二氧化硅膜11c。應予說明，層間絕緣膜11也可以是四層以上的結構，但在實施方式二中，對三層結構進行說明。
[0121]第二氧化硅膜Ilc例如可以由無摻雜硅酸鹽玻璃(NSG)構成，也可以由磷硅玻璃(PSG)構成。第二氧化硅膜11 c例如可以由在氧化硅中添加了硼和磷而成的玻璃(BPSG:Boro-Phospho Silicate Glass(硼磷娃玻璃))構成。若第二氧化娃膜IIc由BPSG構成，貝Ij會取得能夠實現由回流進行的最適的平坦化的效果。
[0122]對于實施方式二的半導體裝置200的其他的結構，由于與實施方式一的半導體裝置100的構成相同，因此省略重復的說明。
[0123].實施方式二的半導體裝置的制造方法的一例
[0124]與實施方式一的半導體裝置100的制造方法相同，設置柵電極10，在層間絕緣膜11設置了成為下層的氧化硅膜Ila以及成為中間層的氮化硅膜Ilb之后，設置成為最上層的第二氧化硅膜I Ic。由此，通過氧化硅膜I la、氮化硅膜I Ib和第二氧化硅膜I Ic，完成層間絕緣膜11。
[0125]接下來，使第二氧化硅膜IIc、氮化硅膜I Ib、氧化硅膜I Ia和柵絕緣膜9進行圖案化而選擇性地除去，由此形成接觸孔，使n+源區6和ρ+接觸區7露出。之后，進行熱處理(回流)從而使層間絕緣膜11平坦化。此后與實施方式一的半導體裝置100的制造方法相同，因此省略重復說明。
[0126]?實施例二
[0127]將層間絕緣膜11由下層的氧化硅膜11a、中間層的氮化硅膜Ilb和最上層的第二氧化硅膜Ilc構成的半導體裝置200作為實施例二。在半導體裝置200中，將層間絕緣膜11僅由氧化硅膜構成的半導體裝置作為比較例。實施方式二中的比較例與實施方式一中的比較例相同。
[0128]針對實施例二和比較例，對閾值電壓(Vth)的變化量(ΔVth)進行了評價。在這個評價中，將初期閾值電壓值與在200 0C下對柵極-源極之間施加-20V的電壓1分鐘后的閾值電壓值的差作為A Vth。對評價△ Vth后的結果進行說明。如圖7所示，評價的結果能夠確認在實施例二，A Vth與比較例相比被改善了。另外，能夠確認通過設定氮化硅膜Ilb的厚度在
0.2μηι以上，Δ Vth被改善至-0.1V以下。
[0129]根據實施方式二，與實施方式一相同，由于在層間絕緣膜11中存在由氮化娃膜Ilb構成的層，由此抑制了閾值電壓的降低，因此能夠抑制半導體裝置200的特性劣化。另外，根據實施方式二，與實施方式一相同地，能夠避免由可靠性試驗得到的可靠性降低。另外，根據實施方式二，與實施方式一相同地，由于在層間絕緣膜11中存在由氧化硅膜Ua構成的層，因此能夠實現作為MOS結構的層間絕緣膜的功能，并且改善閾值電壓的變化量。另外，根據實施方式二，與實施方式一相同地，由于不需要鈦系的勢皇金屬，因此能夠抑制制造時的工序數量的增加。
[0130]以上的本發明并不限于上述的各實施方式，能夠進行各種改變。例如，η+半導體基板I的第一主面的晶面方位等能夠進行各種改變。例如，也可以將η+半導體基板I的第一主面設為與(0001)面平行的面，或者設為相對于(0001)面傾斜了 10度以內的角度的面，例如設為在<11_20>方向上具有4度左右的偏角的(0001)面。例如，在各實施方式中所記載的尺寸和/或濃度等為一例，本發明并不限定于這些值。另外，在各實施方式中，將第一導電型設定為η型，將第二導電型設定為ρ型，但將第一導電型設定為ρ型，將第二導電型設定為η型，本發明也同樣成立。
[0131]產業上的可利用性
[0132]如上所述，本發明的半導體裝置例如適用于高耐圧半導體裝置，特別地，適用于在例如電力轉換裝置和/或各種工業用機械等電源裝置等中使用的高耐壓半導體裝置。
【主權項】
1.一種半導體裝置，其特征在于，具備: 半導體基板，由第一導電型的碳化硅構成； 第一導電型的半導體層，設置于所述半導體基板的第一主面上，且雜質濃度比所述半導體基板低； 第二導電型的基區，設置于所述半導體層的表面上； 第一導電型的源區，設置于所述基區的表面區； 第二導電型的接觸區，設置于所述基區的表面區，且雜質濃度比所述基區高； 源電極，與所述源區和所述接觸區接觸； 柵絕緣膜，設置于所述基區的被所述半導體層和所述源區夾住的區域的表面上； 柵電極，設置于所述柵絕緣膜的表面上； 層間絕緣膜，設置于所述柵電極的表面上；以及 漏電極，設置于所述半導體基板的第二主面上， 其中，所述層間絕緣膜具有多層，且所述多層中的至少一層由氮化硅膜構成。2.一種半導體裝置，其特征在于，具備: 半導體基板，由第一導電型的碳化硅構成； 第一導電型的半導體層，設置于所述半導體基板的第一主面上，且雜質濃度比所述半導體基板低； 第二導電型的半導體區，設置于所述半導體層的表面區的一部分； 第二導電型的基區，設置于所述半導體區的表面上，且雜質濃度比所述半導體區低；阱區，與所述基區接觸而設置于所述半導體層的表面上，且由雜質濃度比所述半導體基板低的第一導電型的碳化硅構成； 第一導電型的源區，與所述阱區分離而設置于所述基區的表面區，且雜質濃度比所述講區尚； 第二導電型的接觸區，與所述源區接觸而設置于所述基區的表面上，且雜質濃度比所述基區尚; 源電極，與所述源區和所述接觸區接觸； 柵絕緣膜，設置于所述基區的被所述阱區和所述源區夾住的區域的表面上； 柵電極，設置于所述柵絕緣膜的表面上； 層間絕緣膜，設置于所述柵電極的表面上；以及 漏電極，設置于所述半導體基板的第二主面上， 其中，所述層間絕緣膜具有多層，且所述多層中的至少一層由氮化硅膜構成。3.根據權利要求1或2所述的半導體裝置，其特征在于，在所述層間絕緣膜中由所述氮化硅膜構成的層被由氧化硅膜構成的層夾住。4.根據權利要求3所述的半導體裝置，其特征在于，在所述層間絕緣膜中由所述氮化硅膜構成的層的厚度為0.2μπι以上。5.根據權利要求4所述的半導體裝置，其特征在于，在所述層間絕緣膜中由所述氮化硅膜構成的層之上的由所述氧化硅膜構成的層由玻璃制成，所述玻璃是將硼和磷添加到氧化硅中而成。6.根據權利要求1或2所述的半導體裝置，其特征在于，在所述層間絕緣膜中由所述氮化硅膜構成的層是最上層。7.根據權利要求6所述的半導體裝置，其特征在于，在所述層間絕緣膜中由所述氮化硅膜構成的層的厚度為0.5μπι以上。8.根據權利要求1或2所述的半導體裝置，其特征在于，所述半導體基板的所述第一主面的晶面指數是相對于(000-1)面平行的面或傾斜了 10度以內的面。9.根據權利要求1或2所述的半導體裝置，其特征在于，所述半導體基板的所述第一主面的晶面指數是相對于(0001)面平行的面或傾斜了 10度以內的面。10.一種半導體裝置的制造方法，其特征在于，所述半導體裝置具備:半導體基板，由第一導電型的碳化硅構成;第一導電型的半導體層，設置于所述半導體基板的第一主面上，且雜質濃度比所述半導體基板低;第二導電型的基區，設置于所述半導體層的表面上;第一導電型的源區，設置于所述基區的表面區；第二導電型的接觸區，設置于所述基區的表面區，且雜質濃度比所述基區高;源電極，與所述源區和所述接觸區接觸;柵絕緣膜，設置于所述基區的被所述半導體層和所述源區夾住的區域的表面上;柵電極，設置于所述柵絕緣膜的表面上；層間絕緣膜，設置于所述柵電極的表面上；以及漏電極，設置于所述半導體基板的第二主面上， 在所述半導體裝置的制造方法中，以多層的方式形成所述層間絕緣膜，且利用氮化硅膜形成所述多層中的至少一層。11.一種半導體裝置的制造方法，其特征在于，所述半導體裝置具備:半導體基板，由第一導電型的碳化硅構成;第一導電型的半導體層，設置于所述半導體基板的第一主面上，且雜質濃度比所述半導體基板低;第二導電型的半導體區，設置于所述半導體層的表面區的一部分；第二導電型的基區，設置于所述半導體區的表面上，且雜質濃度比所述半導體區低；阱區，與所述基區接觸而設置于所述半導體層的表面上，且由雜質濃度比所述半導體基板低的第一導電型的碳化硅構成；第一導電型的源區，與所述阱區分離而設置于所述基區的表面區，且雜質濃度比所述阱區高;第二導電型的接觸區，與所述源區接觸而設置于所述基區的表面上，且雜質濃度比所述基區高；源電極，與所述源區和所述接觸區接觸;柵絕緣膜，設置于所述基區的被所述阱區和所述源區夾住的區域的表面上;柵電極，設置于所述柵絕緣膜的表面上；層間絕緣膜，設置于所述柵電極的表面上；以及漏電極，設置于所述半導體基板的第二主面上， 在所述半導體裝置的制造方法中，以多層的方式形成所述層間絕緣膜，且利用氮化硅膜形成所述多層中的至少一層。
【文檔編號】H01L29/417GK105849877SQ201580003426
【公開日】2016年8月10日
【申請日】2015年7月15日
【發明人】木下明將, 星保幸, 原田祐, 原田祐一, 酒井善行, 巖谷將伸, 呂民雅
【申請人】富士電機株式會社