半導體裝置及其制造方法
【專利摘要】提供一種采用使用氧化物半導體膜的晶體管的新穎的半導體裝置，其中將包含Cu的導電膜用作布線或電極等。該半導體裝置包括：第一絕緣膜；第一絕緣膜上的氧化物半導體；隔著柵極絕緣膜與氧化物半導體重疊的柵電極：與柵電極的側表面接觸的第二絕緣膜；以及與柵電極的頂表面接觸的第三絕緣膜。柵電極包括Cu?X合金膜(X為Mn、Ni、Cr、Fe、Co、Mo、Ta、Ti、Zr、Mg、Ca或這些元素中兩個以上的混合物)。
【專利說明】
半導體裝置及其制造方法
技術領域
[0001]本發明涉及一種使用氧化物半導體的半導體裝置及半導體裝置的制造方法。
[0002]注意，本發明的實施方式不限于上述技術領域。本說明書等所公開的本發明的一個方式的技術領域涉及一種物體、方法或制造方法。此外，本發明的一個方式涉及一種工序(process)、機器(machine)、產品(manufacture)或者組合物(composit1n of matter)。本說明書等所公開的本發明的一個方式的技術領域的實例包括半導體裝置、顯示裝置、液晶顯示裝置、發光裝置、照明裝置、蓄電裝置、存儲裝置、驅動它們中任一個的方法和制造它們中任一個的方法。
[0003]在本說明書等中，半導體裝置通常是指能夠利用半導體特性而工作的裝置。顯示裝置、光電裝置、半導體電路和電子設備在一些情況下包括半導體裝置。
【背景技術】
[0004]近幾年，包括晶體管的半導體裝置(例如，中央處理器(CPU)和動態隨機存取存儲器(DRAM))被要求操作速率的改善。連接至晶體管的布線電阻可以為妨礙操作速率的改善的一個因素;因此，布線電阻的降低是需要的。
[0005]通常，鋁膜已被廣泛地使用，作為布線、信號線等的材料。為了更進一步降低電阻，廣泛地進行使用銅(Cu)膜作為材料的研究及開發。然而，銅膜缺點在于:銅膜與基底膜的粘合性低;對銅膜進行干式蝕刻是困難的；以及因從銅膜擴散至晶體管的半導體層內的銅而使晶體管的特性容易劣化。
[0006]硅類半導體材料被廣泛地認為適用于晶體管的半導體薄膜的材料，并且，氧化物半導體作為另一材料有受到關注(參照專利文件I)。
[0007]已知使用氧化物半導體膜的晶體管在截止狀態下具有極低的漏電流。例如，已公開了低功率CPU等利用使用氧化物半導體薄膜的低泄漏電流的晶體管(參照專利文件2)。
[0008]作為使使用氧化物半導體膜的晶體管具有穩定的電特性的方法，已公開了將氧對氧化物半導體膜進行摻雜的技術(參照專利文件3)。通過使用專利文件3所公開的技術，可以降低氧化物半導體膜中的雜質濃度和氧缺陷。其結果是，可以降低使用氧化物半導體膜的晶體管的電特性的變動且提高可靠性。
[0009]此外，已公開了作為Cu-Mn合金，形成于包括包含銦的氧化物半導體材料的半導體層上的歐姆電極(參照專利文件4)。
[0010]然而，在使用包括氧化物半導體的晶體管情況下，氧化物半導體的一部分被用作溝道區，有如下問題:柵極BT壓力測試(S卩，晶體管的可靠性測試之一)中得到的晶體管特性在Cu擴散至溝道區內時劣化。
[0011][專利文獻]
[0012][專利文件I]日本專利申請公開號公報
[0013][專利文件2]日本專利申請公開號公報
[0014][專利文件3]日本專利申請公開號公報
[0015][專利文件4]PCT國際公開第2012/002573號

【發明內容】

[0016]根據專利文件4所公開的結構，Cu-Mn合金膜形成于氧化物半導體上，然后對Cu-Mn合金膜進行熱處理，而使在氧化物半導體和Cu-Mn合金膜之間的接合界面形成Mn氧化物。在這樣形成Mn氧化物的方式，Cu-Mn合金膜中的Mn向氧化物半導體擴散且傾向于與包含在氧化物半導體中的氧鍵結。由于使Mn還原的氧化物半導體的區域含有豐富的氧缺陷，所以該區域具有高載流子濃度，因此具有高導電性。此外，Mn擴散至氧化物半導體使得Cu-Mn合金變成純Cu，由此得到具有低電阻的歐姆電極。
[0017]然而，在上述結構中，未考慮在電極形成后從電極擴散的Cu的影響。例如，在氧化物半導體上形成包括Cu-Mn合金膜的電極上，然后進行熱處理，因此在氧化物半導體和Cu-Mn合金膜之間的接合界面形成Mn氧化物。由于Mn氧化物的形成，即使可以減少從Cu-Mn合金膜擴散至氧化物半導體的Cu的量，從Cu-Mn合金膜的側表面擴散或者從通過從Cu-Mn合金膜釋放Mn而得到的純銅膜的側表面或表面擴散的Cu附著于氧化物半導體的表面上。或者，在為了形成電極，通過圖案化去除Mn氧化物的情況下，Cu從Cu-Mn合金膜的表面擴散。
[0018]鑒于上述問題，本發明的一個方式的目的是提供一種使用包含Cu的導電膜作為布線或電極的半導體裝置。本發明的一個方式的另一個目的是提供一種使用包含Cu的導電膜作為布線或電極的半導體裝置的制造方法。本發明的一個方式的另一個目的是提供一種使用包含Cu的導電膜且具有良好的形狀的新穎半導體裝置。本發明的一個方式的另一個目的是提供一種新穎半導體裝置及新穎半導體裝置的制造方法。
[0019]本發明的一個方式的另一個目的是提供一種具有穩定的電特性的半導體裝置。本發明的一個方式的另一個目的是提供一種高可靠性的半導體裝置。
[0020]注意，這些目的的描述，不排除其他目的的存在。在本發明的一個方式中，沒有必要達到所有目的。另外，可以從說明書、附圖、權利要求書等描述顯見，并從所述描述中得出上述目的以外的目的。
[0021]本發明的一個方式為一種半導體裝置，包括:第一絕緣膜;第一絕緣膜上的氧化物半導體;隔著柵極絕緣膜與氧化物半導體重疊的柵電極:以及與柵電極的側表面接觸的第二絕緣膜。柵電極包括Cu-X合金膜(XSMn、N1、Cr、Fe、Co、Mo、Ta、T1、Zr、Mg、Ca或這些元素中兩個以上的混合物)。
[0022]在上述實施方式中，柵電極可以包括Cu-Mn合金膜。
[0023]在上述實施方式中，柵電極可以包括Cu-Mn合金膜及Cu-Mn合金膜上的Cu膜。
[0024]在上述實施方式中，柵電極可以包括第一Cu-Mn合金膜、第一Cu-Mn合金膜上的Cu膜以及Cu膜上的第二Cu-Mn合金膜。
[0025]在上述實施方式中，第一絕緣膜可以具有阻擋氫、氧等的功能。
[0026]在上述實施方式中，第二絕緣膜可以具有阻擋Cu等的功能。
[0027]在上述實施方式中，氧化物半導體可以具有疊層結構。
[0028]本發明的一個方式為一種半導體裝置，包括:第一絕緣膜;第一絕緣膜上的氧化物半導體;隔著柵極絕緣膜與氧化物半導體重疊的柵電極;與柵電極的側表面接觸的第二絕緣膜；以及與柵電極的頂表面接觸的第三絕緣膜。柵電極包括Cu-X合金膜(X為Mn、N1、Cr、卩6、(:0、]?0、了3、11、2廣]\%、03或這些元素中兩個以上的混合物)。
[0029]在上述實施方式中，柵電極可以包括Cu-Mn合金膜。
[0030]在上述實施方式中，柵電極可以包括Cu-Mn合金膜及Cu-Mn合金膜上的Cu膜。
[0031]在上述實施方式中，柵電極可以包括第一Cu-Mn合金膜、第一Cu-Mn合金膜上的Cu膜以及Cu膜上的第二Cu-Mn合金膜。
[0032]在上述實施方式中，第一絕緣膜可以具有阻擋氫、氧等的功能。
[0033]在上述實施方式中，第二絕緣膜可以具有阻擋氫、氧等的功能。
[0034]在上述實施方式中，第三絕緣膜可以具有阻擋Cu等的功能。
[0035]在上述實施方式中，氧化物半導體可以具有疊層結構。
[0036]本發明的一個方式為一種半導體裝置，包括:第一絕緣膜;第一絕緣膜上的第二絕緣膜;第二絕緣膜上的氧化物半導體;隔著柵極絕緣膜與氧化物半導體重疊的柵電極;與柵電極的側表面接觸的第三絕緣膜；以及與柵電極的頂表面接觸的第四絕緣膜。柵電極包括Cu-X合金膜(X為胞、祖、0小6、(:0、]\10、了3、11、2&]\%、03或這些元素中兩個以上的混合物)。
[0037]在上述實施方式中，柵電極可以包括Cu-Mn合金膜。
[0038]在上述實施方式中，柵電極可以包括Cu-Mn合金膜及Cu-Mn合金膜上的Cu膜。
[0039]在上述實施方式中，柵電極可以包括第一Cu-Mn合金膜、第一Cu-Mn合金膜上的Cu膜以及Cu膜上的第二Cu-Mn合金膜。
[0040]在上述實施方式中，第一絕緣膜可以具有阻擋氫、氧等的功能。
[0041 ]在上述實施方式中，第二絕緣膜可以是包含過剩氧的絕緣膜。
[0042]在上述實施方式中，第三絕緣膜可以具有阻擋氫、氧等的功能。
[0043]在上述實施方式中，第四絕緣膜可以具有阻擋Cu等的功能。
[0044]在上述實施方式中，氧化物半導體可以具有疊層結構。
[0045]通過本發明的一個方式，可以提供一種使用包含Cu的導電膜作為布線或電極等的新穎半導體裝置。通過本發明的一個方式，可以提供一種使用包含Cu的導電膜作為布線或電極等的新穎半導體裝置的制造方法。通過本發明的一個方式，可以提供一種使用包含Cu的導電膜且具有良好的形狀的新穎半導體裝置。通過本發明的一個方式，可以提供一種高可靠性的半導體裝置。通過本發明的一個方式，可以提供一種具有穩定的電特性的半導體裝置。通過本發明的一個方式，可以提供一種新穎半導體裝置及新穎半導體裝置的制造方法。
[0046]注意，這些效果的描述，不排除其他效果的存在。在本發明的一個方式中，沒有必要具有所有效果。另外，可以從說明書、附圖、權利要求書等描述顯見，并從所述描述中得出上述效果以外的效果。
【附圖說明】
[0047]在附圖中:
[0048]圖1A為半導體裝置的俯視圖，以及圖1B和圖1C為其截面圖；
[0049]圖2A為半導體裝置的俯視圖，以及圖2B和圖2C為其截面圖；
[0050]圖3A為半導體裝置的俯視圖，以及圖3B和圖3C為其截面圖；
[0051]圖4示出疊層膜的能帶；
[0052]圖5A至圖5C為說明半導體裝置的制造方法的截面圖；
[0053]圖6A和圖6B為說明半導體裝置的制造方法的截面圖；
[0054]圖7A和圖7B為說明半導體裝置的制造方法的截面圖；
[0055]圖8A和圖SB為說明半導體裝置的制造方法的截面圖；
[0056]圖9A和圖9B為說明半導體裝置的制造方法的截面圖；
[0057]圖1OA和圖1OB為說明半導體裝置的制造方法的截面圖；
[0058]圖1IA和圖1IB為半導體裝置的截面圖；
[0059]圖12A和圖12B為半導體裝置的截面圖；
[0060]圖13A和圖13D為半導體裝置的截面圖，以及圖13B和圖13C為半導體裝置的電路圖；
[0061 ]圖14A和圖14B為各說明存儲裝置的例子的電路圖；
[0062]圖15A為俯視圖及圖15B和圖15C為電路圖，各說明顯示裝置的例子；
[0063]圖16A至圖16F為各說明的電子設備的例子的外觀圖；
[0064]圖17A至圖17F各示出RFIC的使用例子；
[0065]圖18A至圖18C為CAAC-OS截面的Cs校正高分辨率TEM圖像，以及圖18D為CAAC-OS的截面示意圖；
[0066]圖19A至圖19D為CAAC-OS層的平面的Cs校正高分辨率TEM圖像；
[0067]圖20A至圖20C示出通過XRD的CAAC-OS膜和單晶氧化物半導體的結構分析；
[0068]圖21A和圖21B示出CAAC-OS的電子衍射的圖；
[0069]圖22示出因為電子照射的晶體部分的In-Ga-Zn氧化物的變化；
[0070]圖23A和圖23B為半導體裝置的截面圖；以及
[0071]圖24A和圖24B為半導體裝置的截面圖。
【具體實施方式】
[0072]下面，參照附圖對實施方式進行說明。但是，實施方式可以以多個不同方式來實施，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是其方式和詳細內容可以被變換為各種各樣的形式而不脫離本發明的宗旨及其范圍。因此，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。
[0073]在各附圖中，為了明確起見，在有些情況下夸大表示其大小、層厚度或區域。因此，本發明的實施方式并不限定于這種尺寸。注意，各附圖是示出理想的例子的示意圖，并且，本發明的實施方式不局限于附圖所示的形狀或數值。并且，在如下實施方式及實施例中，在不同的附圖之間共同使用相同的附圖標記來表示相同的部分或具有相同功能的部分，而省略其重復說明。
[0074]注意，在本說明書中，序數詞如“第一”、“第二”及“第三”是為了避免結構要素的混淆而使用的，而該序數詞不會在數字上限制構成要素。
[0075]注意，在本說明書中，為了便于參照【附圖說明】構成要素之間的位置關系，而使用“上”、“之上”、“下”及“之下”等說明配置的詞句。另外，根據描述各構成要素的方向適當地改變構成要素之間的位置關系。因此，對本說明書所使用的詞句沒有特別的限制，而可以根據情況適當地使用其他詞句來進行說明。
[0076]在本說明書等中，晶體管是指至少包括柵極、漏極以及源極這三個端子的元件。此夕卜，晶體管在漏極(漏極端子、漏區或漏電極)與源極(源極端子、源區或源電極)之間具有溝道區，并且電流能夠流過漏極、溝道區以及源極。注意，在本說明書等中，溝道區是指電流主要流過的區域。
[0077]另外，例如當使用極性不同的晶體管的情況或電路工作中的電流方向變化時，源極及漏極的功能有時互相調換。因此，在本說明書中，“源極”和“漏極”可以互相調換。
[0078]在本說明書等中，“電性連接”包括構成要素通過“具有某種電作用的對象”連接的情況。“具有某種電作用的對象”只要可以進行連接對象間的電信號的授受，就對其沒有特別的限制。例如，“具有某種電作用的對象”不僅包括電極和布線，而且還包括晶體管等的開關元件、電阻器、電感器、電容器、其他具有各種功能的元件等。
[0079]注意，即使記載為“半導體”，例如，當導電性充分低時，“半導體”也有時具有作為“絕緣體”的特性。有時“半導體”與“絕緣體”之間的界限模糊，不能嚴格地區別“半導體”與“絕緣體”。因此，有時可以將在本說明書中記載的“半導體”換稱為“絕緣體”。同樣地，有時可以將在本說明書中記載的“絕緣體”換稱為“半導體”。
[0080]注意，即使記載為“半導體”，例如，當導電性充分高時，“半導體”也有時具有作為“導電體”的特性。有時“半導體”與“導電體”之間的界限模糊，不能嚴格地區別“半導體”與“導電體”。因此，有時可以將在本說明書中記載的“半導體”換稱為“導電體”。同樣地，有時可以將在本說明書中記載的“導電體”換稱為“半導體”。
[0081]此外，半導體層中的雜質例如是指半導體層的主要成分以外的元素。例如，濃度小于0.1atomic %的元素是雜質。當包含雜質時，例如，載流子陷講有可能形成在半導體層中，載流子迀移率有可能降低，或者結晶性有可能降低。在半導體層是氧化物半導體層的情況下，改變半導體層特性的雜質的例子包括第I族元素、第2族元素、第14族元素、第15族元素、主要成分以外的過渡金屬;尤其是，例如有氫(包含于水)、鋰、鈉、硅、硼、磷、碳、氮。在半導體層是氧化物半導體層的情況下，例如，氧缺陷有可能因雜質的混入而形成。此外，當半導體層是硅層時，改變半導體層的特性的雜質的例子包括氧、除了氫以外的第I族元素、第2族元素、第13族元素、第15族元素。
[0082]在本說明書中，過剩氧例如是指超過化學計量組成的量的氧。或者，過剩氧例如是指通過加熱釋放的氧。過剩氧例如能夠在膜或層的內部移動。過剩氧的移動包括在膜或層的原子之間移動的情況以及以與構成膜或層的氧置換的方式像臺球一樣移動的情況。此夕卜，包含過剩氧的絕緣膜例如相當于通過熱處理釋放氧的絕緣膜。
[0083]實施方式I
[0084]在本施方式中，將參考附圖對本發明的一個方式的半導體裝置進行說明。
[0085]〈半導體裝置結構實施例〉
[0086]圖1A為本發明的一個方式的半導體裝置100的俯視圖。圖1B示出晶體管101在溝道長度方向上的沿著圖1A的虛線A1-A2的截面圖。圖1C示出晶體管101在溝道寬度方向上的沿著圖1A的虛線A3-A4的截面圖。注意，在圖1A中，為了避免復雜，沒有示出半導體裝置100的一些構成要素。
[0087]注意，溝道長度指的是，例如，在半導體(或當晶體管導通時在半導體中電流流動的部分)和柵電極彼此重疊的區域中，或者在晶體管的俯視圖中形成有溝道的區域中，源極(源區或源電極)和漏極(漏區或漏電極)之間的距離。在一個晶體管中，所有區域的溝道長度未必相同。換句話說，在一些情況下晶體管的溝道長度不固定在一個值。因此，在本說明書中，在形成有溝道的區域中，溝道長度為任一個值、最大值、最小值或平均值。
[0088]溝道寬度指的是，例如，在半導體(或當晶體管導通時在半導體中電流流動的部分)和柵電極彼此重疊的區域中，或者在晶體管的俯視圖中形成有溝道的區域中，源極和漏極彼此面對的部分的長度。在一個晶體管中，所有區域的溝道寬度未必相同。換句話說，在一些情況下晶體管的溝道寬度不固定在一個值。因此，在本說明中，在形成有溝道的區域中，溝道寬度為任一個值、最大值、最小值或平均值。
[0089]注意，根據晶體管的結構，在一些情況下，實際上形成有溝道的區域中的溝道寬度(以下，稱為有效溝道寬度)與俯視晶體管時的溝道寬度(以下，稱為表觀溝道寬度)不同。例如，在具有三維(three-dimens1nal)結構的晶體管中，有效溝道寬度大于俯視晶體管時的表觀溝道寬度，并且其影響在一些情況下不能被忽略。例如，在一個具有三維結構的微型晶體管中，形成于半導體的側表面的溝道區的比例有時比形成于半導體的頂表面的溝道區的比例高。在這種情況下，當實際上形成有溝道時，所得到的有效溝道寬度大于俯視晶體管時所示的表觀溝道寬度。
[0090]在具有三維結構的晶體管中，有效溝道寬度有時難以測量。例如，為了從設計值估計有效溝道寬度，必須假定半導體的形狀如已知的假設條件一樣。因此，在無法準確知道半導體的形狀的情況下，不容易精確地測量有效溝道寬度。
[0091 ]因此，在本說明書中，在俯視晶體管時，有時表觀溝道寬度，即在半導體和柵電極彼此重疊的區域中源極和漏極彼此面對的部分的長度，指的是圍繞溝道寬度(surroundedchannel width, SCff)。此外，在本說明書中，在“溝道寬度”被簡單地使用的情況下，也可表示圍繞溝道寬度或表觀溝道寬度。可替代地，在本說明書中，在“溝道寬度”被簡單地使用的情況下，有時也可表示為有效溝道寬度。注意，溝道長度、溝道寬度、有效溝道寬度、表觀溝道寬度、圍繞溝道寬度等可以通過獲得和分析的截面TEM圖像等來確定。
[0092]注意，在電場迀移率情況下，晶體管的每個溝道寬度的電流值等是由計算獲得的，圍繞溝道寬度可以用來計算。在這種情況下，其值不同于其中一些情況下有效溝道寬度被用以計算所獲得的值。
[0093]具有晶體管101的半導體裝置100包括:襯底110上的絕緣膜120;絕緣膜120上的絕緣膜121;在絕緣膜121上依次形成有氧化物半導體131和氧化物半導體132的疊層;與疊層電連接的源電極140和漏電極150;覆蓋疊層的一部分、源電極140和漏電極150的氧化物半導體133;覆蓋氧化物半導體133的柵極絕緣膜160;與疊層的一部分、源電極140的一部分、漏電極150的一部分、氧化物半導體133的一部分及柵極絕緣膜160的一部分重疊的柵電極170;與柵電極170的側表面接觸且覆蓋柵極絕緣膜160的一部分的絕緣膜180;絕緣膜180上的絕緣膜181;以及與柵電極170的頂表面接觸的絕緣膜182。柵電極170包括由導電膜171及導電膜172形成的結構，其中依次形成有導電膜171及導電膜172。氧化物半導體131、氧化物半導體132和氧化物半導體133被總稱為氧化物半導體130。
[0094]在晶體管101中，導電膜172至少包括Cu。可替代地，導電膜也可以使用低電阻材料，如Cu、Al、Au或Ag、包含這些材料的合金、作為主要成分包含這些材料的化合物。
[0095]在晶體管101中，導電膜171至少包括Cu-X合金膜(X為Mn、N1、Cr、Fe、Co、Mo、Ta、T1、Zr、Mg、Ca或這些元素中兩個或多個的混合物)(以下，簡稱為Cu-X合金膜)。例如，導電膜171可以具有Cu-X合金膜的單層結構或包括Cu-X合金膜及含有如氮化鈦、氮化鎢或氮化鉭等化合物的薄膜的疊層結構。
[0096]優選的是，導電膜171所包括的Cu-X合金膜與柵極絕緣膜160和絕緣膜180接觸。在柵極絕緣膜160和絕緣膜180為含有氧的薄膜的情況下，在Cu-X合金膜與這些絕緣膜接觸時，Cu-X合金膜中的X(X為Mn、N1、Cr、Fe、Co、Mo、Ta、T1、Zr、Mg、Ca或這些元素中兩個或多個的混合物)可能在這些絕緣膜的界面形成X的氧化膜。可替代地，如Cu-Ca-O的氧化物的膜可以直接地形成在導電膜171和絕緣膜180之間以及在導電膜171和柵極絕緣膜160之間，代替X的氧化膜。以上述方式形成的氧化物薄膜可以防止Cu-X合金膜中的Cu或在導電膜172中含有的Cu經過這些絕緣膜到達氧化物半導體130。
[0097]例如，Cu-Mn合金膜用于導電膜171。通過將Cu-Mn合金膜用于導電膜171，可以提高柵極絕緣膜160和絕緣膜180的粘合性。
[0098]例如，Cu膜用于導電膜172。通過將具有低電阻的Cu膜用于導電膜172，可以制造布線延遲得到降低的半導體裝置。
[0099]絕緣膜182優選具有阻擋銅等的功能。與柵電極170的頂表面接觸的絕緣膜182可以防止Cu從柵電極170的頂表面的擴散。例如，氮化物絕緣膜可以被用作絕緣膜182。氮化物絕緣膜使用氮化硅、氮氧化硅、氮化鋁、氮氧化鋁等形成。另外，也可以提供氧化物絕緣膜，代替氮化物絕緣膜。當氧化物絕緣膜具有阻擋功能時，可以提供氧化鋁膜、氧氮化鋁膜、氧化鎵膜、氧氮化鎵膜、氧化釔膜、氧氮化釔膜、氧化鉿膜、氧氮化鉿膜。
[0100]通過如上所述形成用作柵電極170的導電膜171和172及絕緣膜182，可以抑制Cu進入至氧化物半導體130中，并可以提供布線延遲得到降低的具有高可靠性的半導體裝置。
[0101]絕緣膜120具有阻擋氫、氧、含有氫的化合物或含有氧的化合物的功能。具體地說，絕緣膜120具有防止氫、水和雜質從襯底110擴散的功能以及防止氧從氧化物半導體130擴散的功能。此外，在如下所述其他器件形成于襯底110上的情況下，優選對絕緣膜120進行化學機械拋光(chemical mechanical polishing，CMP)等而使其表面平坦化。此外，在其他器件為使用硅作為有源層的晶體管的情況下，絕緣膜120優選具有防止硅從襯底110擴散到氧化物半導體130中的功能。
[0102]作為絕緣膜120，氧化物絕緣膜包括氧化鋁、氧化鎂、氧化硅、氧氮化硅、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等;氮化物絕緣膜包括氮化硅、氮氧化硅、氮化鋁、氮氧化鋁等;或任何這些混合材料的膜可以使用。
[0103]絕緣膜180具有阻擋氫、氧、含有氫的化合物或含有氧的化合物的功能。通過設置絕緣膜180，可以防止從氧化物半導體130的向外擴散的氧及來自外部的氫、水等進入氧化物半導體130內。
[0104]作為絕緣膜180，氧化物絕緣膜包括氧化鋁、氧化鎂、氧化娃、氧氮化娃、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等;氮化物絕緣膜包括氮化硅、氮氧化硅、氮化鋁、氮氧化鋁等;或任何這些混合材料的膜可以被使用。
[0105]注意，氧化鋁薄膜優選被用作絕緣膜120及絕緣膜180，因為該膜具有防止氫、氧、含有氫的化合物或含有氧的化合物穿過膜的功能，即，針對這些元素或化合物的阻擋功能是優越的。因此，氧化鋁薄膜可以適合地用作防止如下情況:將引起晶體管的電特性的偏移的氫或水等雜質進入氧化物半導體130;氧化物半導體130的主要成分的氧在晶體管的制造工序中及工序后從氧化物半導體釋放；以及來自基底絕緣膜121的氧的非必要的釋放。此夕卜，包含在氧化鋁薄膜中的氧可以擴散至氧化物半導體內。
[0106]因此，通過如上所述形成絕緣膜120和絕緣膜180，可以氫、水等向氧化物半導體130內的進入及來自氧化物半導體130的氧的擴散得到抑制，由此晶體管特性變穩定，從而可以提供具有高可靠性的半導體裝置。
[0107]注意，在溝道寬度方向上的截面圖的圖1C中，柵電極170的電場也對氧化物半導體132的橫向側施加。例如，在晶體管的溝道寬度小于或等于lOOnm，優選小于或等于60nm，更優選小于或等于40nm的情況下，施加到氧化物半導體132的橫向側的電場的貢獻是大的。因此，泄漏電流、場效應迀移率等在晶體管導通時增加，泄漏電流等在晶體管截止時減少。此夕卜，隧道效應可以被抑制。因此，即使晶體管具有短溝道長度，可以獲得常截止型(norma I ly_of f)電特性。因此，晶體管具有優良的電特性。
[0108]下面，詳細地說明本實施方式的半導體裝置的其他構成要素。
[0109]〈襯底〉
[0110]襯底110不限制于簡單支持襯底，也可以為形成有諸如晶體管等其他器件的襯底。在此情況下，晶體管的柵電極170、源電極140和漏電極150中的一個可以與上述器件電連接。
[0111]〈基底絕緣膜〉
[0112]絕緣膜121具有將氧供應至氧化物半導體130的功能。由于這個原因，絕緣膜121優選為含有氧的絕緣膜，更優選為含有超過化學計量組成的氧的絕緣膜。例如，當利用TDS分析時，絕緣膜121是換算為氧原子的氧的釋放量大于或等于1.0X1018atoms/cm3，優選大于或等于3.0 X 1020atoms/cm3的氧化物絕緣膜。另外，在TDS分析中膜表面的溫度優選地大于或等于100°C和低于或等于700°C，或者大于或等于100°C和低于或等于500°C。此外，絕緣膜121也可以具有如上述的絕緣膜120防止雜質從襯底110擴散的功能。
[0113]作為絕緣膜121，可以以單層使用氧化硅膜、氧氮化硅膜、氮氧化硅膜、氮化硅膜、氧化鋁膜、氧化鉿膜、氧化釔膜、氧化鋯膜、氧化鎵膜、氧化鉭膜、氧化鎂膜、氧化鑭膜、氧化鈰膜或氧化釹膜等的絕緣膜，或者以疊層使用任何這些絕緣膜的絕緣膜。優選使用氧化硅膜、氧氮化硅膜、氮氧化硅薄膜或氮化硅薄膜等的單層絕緣膜或任何這些絕緣膜的疊層絕緣膜。
[0114]〈氧化物半導體〉
[0115]氧化物半導體130的典型例子為In-Ga氧化物、In-Zn氧化物和In-M-Zn氧化物(Μ表示1^、6&、￥、2匕1^、06、制、311或!^)。特別是，優選使用111-]\1-211氧化物(]\1表示11、63、￥、2『、La、Ce、Nd、Sn或Hf)作為氧化物半導體130。
[0116]注意，氧化物半導體130不局限于含有In的氧化物。氧化物半導體130例如可以為Zn-Sn氧化物或Ga-Sn氧化物。
[0117]在氧化物半導體130為通過濺鍍法形成的In-M-Zn氧化物膜(Μ表示T1、Ga、Y、Zr、La、Ce、Nd、Sn或Hf)的情況下，優選的是，用來形成In-M-Zn氧化物的派鍍革E材的金屬元素的原子數比滿足In > M且Zn > M。作為上述派鍍革E材的金屬元素的原子數比，優選為In:M: Zn =1:1:1、In:M:Zn =1:1:1.2及In:M:Zn = 3:1:2。注意，氧化物半導體130中的金屬元素的原子數比在±40%的范圍內從上述濺鍍靶材的金屬元素原子數比變化作為誤差。
[0118]接著，將參考圖4的能帶結構說明形成有氧化物半導體131至氧化物半導體133的疊層的氧化物半導體130的功能和效果。圖4示出沿著圖1C的點劃線C1-C2的部分的能帶結構圖。此外，圖4示出晶體管101的溝道形成區的能帶結構圖。
[0119]在圖4中，Ecl21、Ecl31、Ecl32、Ecl33和Ecl60分別示出絕緣膜121、氧化物半導體131、氧化物半導體132、氧化物半導體133和柵極絕緣膜160的導帶底的能量。
[0120]此處，真空能級(vacuumlevel)與導帶底的能量差(該差異也被稱為“電子親和能(electron affinity)”)相當于從真空能級和價帶頂的能量差(該異差也被稱為游離能(1nizat1n potential))減去能隙獲得的值。另外，可以利用光譜橢偏儀(HORIBA JOBINYVON公司制造的UT-300)測定能隙。另外，真空能級與價電子帶頂的能量差可以利用紫外線光電子能譜(UPS:Ultrav1let Photoelectron Spectroscopy)裝置(PHI公司制造的VersaProbe)測定。
[0?21 ] 使用In:Ga: Zn = 1: 3: 2(原子數比)的派鍍革E材形成的In-Ga-Zn氧化物具有大約3.5eV的能隙及大約4.5eV的電子親和能。使用In: GaiZn= 1:3:4(原子數比)的派鍍革E材形成的In-Ga-Zn氧化物具有大約3.4e V的能隙及大約4.5eV的電子親和能。使用I η: Ga: Zn = 1:3:6(原子數比)的派鍍革E材形成的In-Ga-Zn氧化物具有大約3.3eV的能隙及4.5eV的電子親和能。使用In: Ga: Zn = 1:6:2 (原子數比)的派鍍革E材形成的In-Ga-Zn氧化物具有大約3.9eV的能隙及大約4.3eV的電子親和能。使用In: Ga: Zn = 1:6: 8 (原子數比)的派鍍革E材形成的In-Ga-Zn氧化物具有大約3.5eV的能隙及大約4.4eV的電子親和能。使用In:Ga:Zn=l:6:10(原子數比)的派鍍革E材形成的In-Ga-Zn氧化物具有大約3.5eV的能隙及大約4.5eV的電子親和能。使用In: Ga: Zn=1:1:1 (原子數比)的派鍍革E材形成的In-Ga-Zn氧化物具有大約
3.2eV的能隙及大約4.7eV的電子親和能。使用In: Ga: Zn = 3:1: 2(原子數比)的濺鍍靶材形成的In-Ga-Zn氧化物具有大約2.8eV的能隙及大約5.0eV的電子親和能。
[0122]由于絕緣膜121和柵極絕緣膜160為絕緣體，所以Ecl21和Ecl60比Ecl31、Ecl32及Ecl33更接近真空能級(具有較小的電子親和能)。
[0123]另外，Ecl31比Ecl32更接近于真空能級。具體而言，Ecl31優選比Ecl32更接近于真空能級0.05eV以上、0.07eV以上、0.16￥以上或0.156￥以上且26￥以下、16￥以下、0.56￥以下或0.4eV以下。
[0124]此外，Ecl33比Ecl32更接近于真空能級。具體而言，Ecl33優選比Ecl32更接近于真空能級0.05eV以上、0.07eV以上、0.16￥以上或0.156￥以上且26￥以下、16￥以下、0.56￥以下或0.4eV以下。
[0125]在氧化物半導體131和氧化物半導體132之間的界面附近及氧化物半導體132和氧化物半導體133之間的界面附近，形成有混合區；因此，導帶底的能量連續地變化。換句話說，在這些界面沒有陷阱能級或幾乎沒有存在陷阱能級。
[0126]因此，電子主要通過具有上述能帶結構的疊層結構中的氧化物半導體132移動。因此，即使當界面能級存在于氧化物半導體131和絕緣膜121之間的界面或氧化物半導體133和柵極絕緣膜160之間的界面，界面能級幾乎不影響電子的移動。此外，由于沒有界面能級或界面能級幾乎沒有存在于氧化物半導體131和氧化物半導體132之間及氧化物半導體133和氧化物半導體132之間的界面，在區域中的電子移動不被中斷。因此，在具有上述氧化物半導體的疊層結構的晶體管101中可以獲得高場效應迀移率。
[0127]注意，雖然由于雜質或缺陷的陷阱能級Et300可能形成在如圖4所示的氧化物半導體131和絕緣膜121之間界面附近和氧化物半導體133和柵極絕緣膜160之間的界面附近，但是可以因氧化物半導體131和氧化物半導體133的存在而使氧化物半導體132從陷阱能級分離。
[0128]在本實施方式所示的晶體管101中，在溝道寬度方向，氧化物半導體132的頂表面和側表面與氧化物半導體133接觸，氧化物半導體132的底表面與氧化物半導體131接觸(參照圖1C)。在這種方式中，氧化物半導體132由氧化物半導體131和氧化物半導體133包圍，由此可以進一步減少陷講能級的影響。
[0129]然而，當Ecl31和Ecl32之間的能量差或Ecl33和Ecl32之間的能量差小時，氧化物半導體132中的電子通過能量差到達陷阱能級。由于電子被陷阱能級捕捉，固定負電荷在與絕緣膜的界面處產生，導致了晶體管的閾值電壓向正方向偏移。
[0130]因此，將每個Ec 131和Ec 132之間的能量差及Ec 133和Ec 132之間的能量差優選設定為大于或等于0.leV，更優選大于或等于0.15eV，在這種情況下，可以減少晶體管的閾值電壓的變化，并且晶體管可以具有良好的電特性。
[0131]氧化物半導體131和氧化物半導體133都優選具有比氧化物半導體132寬的帶隙。
[0132]例如，作為氧化物半導體131及氧化物半導體133可以使用如下材料:包含Al、T1、Ga、Ge、Y、Zr、Sn、La、Ce或Hf且該元素的原子數比高于氧化物半導體132的材料。具體而言，上述元素的原子數比為氧化物半導體132的1.5倍以上，優選為2倍以上，更優選為3倍以上。上述元素與氧堅固地鍵合，所以具有抑制在氧化物半導體中產生氧缺陷的功能。由此可說，與氧化物半導體132相比，在氧化物半導體131及氧化物半導體133中難以產生氧缺陷。
[0133]另外，在氧化物半導體131、氧化物半導體132及氧化物半導體133為至少包含銦、鋅及1(1為々1、1';[、63、66、￥、21'、311、1^工6或!^等金屬)的111-]\1-211氧化物，且氧化物半導體131的原子數比為1]1:1:211 = 11:71:21，氧化物半導體132的原子數比為111:1:211 = 12:72:22，氧化物半導體133的原子數比為In:M: Zn = x3:y3: Z3的情況下，yi/χι及y3/X3優選大于y〗/X2。yi/χι及y3/x3為y2/x2的1.5倍以上，優選為2倍以上，更優選為3倍以上。此時，在氧化物半導體132中，在y2*X2以上的情況下，能夠使晶體管具有穩定的電特性。但是，在y2Sx2的3倍以上的情況下，晶體管的場效應迀移率降低，因此y2優選小于K的3倍。
[0134]當不考慮Zn及O時，氧化物半導體131及氧化物半導體133中的In與M的原子百分比優選為如下:In的比率低于50atomic%，]\1的比率為50atomic%以上，更優選為如下:In的比率低于25atomic%，M的比率為75atomic%以上。另外，當不考慮Zn及O時，氧化物半導體132中的In與M的原子百分比優選為如下:In的比率為25atomic%以上，M的比率低于75atomic%，更優選為如下:In的比率為34atomic%以上，M的比率低于66atomic%。
[0135]氧化物半導體131及氧化物半導體133的厚度為3nm以上且10nm以下，優選為3nm以上且50nm以下。另外，氧化物半導體132的厚度為3]11]1以上且200111]1以下，優選為3nm以上且10nm以下，更優選為3nm以上且50nm以下。另外，氧化物半導體132優選比氧化物半導體131及氧化物半導體133厚。
[0136]另外，為了對將氧化物半導體用作溝道的晶體管賦予穩定的電特性，通過降低氧化物半導體中的雜質濃度，來使氧化物半導體成為本征或實質上本征是有效的。在此，“實質上本征”是指氧化物半導體的載流子密度低于I X 1017/cm3，優選低于I X 11Vcm3或更優選低于 lX1013/cm3。
[0137]在氧化物半導體中，氫、氮、碳、硅以及主要成分以外的金屬元素是雜質。例如，氫和氮引起施主能級的形成，而增高載流子密度。硅引起氧化物半導體層中的雜質能級的形成。該雜質能級成為陷阱，有可能使晶體管的電特性劣化。因此，優選降低氧化物半導體131、氧化物半導體132及氧化物半導體133中及氧化物半導體之間的界面的雜質濃度。
[0138]為了使氧化物半導體成為本征或實質上本征，例如，在二次離子質譜分析(SIMS)中，在氧化物半導體的某個深度或氧化物半導體的某個區域的硅濃度優選低于IX1019atoms/cm3，更優選低于5 X 1018atoms/cm3，進一步優選低于I X 1018atoms/cm3。此外，在氧化物半導體的某個深度或氧化物半導體的某個區域的氫濃度優選為2 X 102()atOmS/Cm3以下，更優選為5 X 1019atoms/cm3以下，進一步優選為I X 1019atoms/cm3以下，更進一步優選為5X1018atomS/Cm3以下。此外，在氧化物半導體的某個深度或氧化物半導體的某個區域的氮濃度優選低于5 X 1019atoms/cm3，更優選為5 X 1018atoms/cm3以下，進一步優選為I X1018atoms/cm3 以下，更進一步優選為5 X 1017atoms/cm3 以下。
[0139]在本實施方式中，氧化物半導體中的Cu的濃度優選為IX 1018atoms/cm3以下。
[0140]當氧化物半導體包含結晶時，如果以高濃度包含硅或碳，氧化物半導體的結晶性則有可能降低。為了防止氧化物半導體的結晶性的降低，例如，在氧化物半導體的某個深度或氧化物半導體的某個區域中的硅濃度優選低于I X 10193〖0!118/(31113，更優選低于5乂1018atoms/cm3，進一步優選低于I X 1018atoms/cm3。此外，例如，在氧化物半導體的某個深度或氧化物半導體的某個區域中的碳濃度優選低于1\1019&〖01^/(^3，更優選低于5\1018atoms/cm3，進一步優選低于I X 1018atoms/cm3。
[0141]將上述被高度純化的氧化物半導體層用于溝道形成區的晶體管具有極低的截止態電流(off-state current)。在源極與漏極之間的電壓被設定為0.1V、5V或1V左右的情況下，例如，可以使在晶體管的溝道寬度上被歸一化的截止態電流降低到幾yA(Yoctoamperes)AimlljLzA(Zeptoamperes)Aim0
[0142]在作為一個例子本實施方式所說明的晶體管101中，在溝道寬度方向上柵電極170以電圍繞氧化物半導體130的方式形成，因此，柵電場除了垂直方向之外還施加于半導體130的側表面方向(參照圖1C)。換句話說，柵電場施加于整個氧化物半導體，因此電流流動在用作溝道的整個氧化物半導體132中，從而進一步提高導通態電流。
[0143]〈導電膜〉
[0144]源電極140和漏電極150可以使用從鋁、鈦、鉻、鈷、鎳、銅、釔、鋯、鉬、銀、鉭和鎢中選擇的單一物質的導電膜的單層或疊層;含有一個或多個上述物質種類的氮化物;含有一個或多個上述物質種類的氧化物；或含有一個或多個上述物質種類的合金。注意，源電極140和漏電極150可以具有相同的組成物或不同的組成物。
[0145]此外，鋅、鉻、錳、鋯、硅、釩、鈦、鋁、錳、鈣等可以添加到源電極140和漏電極150作為添加物。
[0146]此外，各源電極140和漏電極150可以至少包括Cu-X合金膜;例如，優選使用單層結構的Cu-X合金膜或疊層結構的Cu-X合金膜以及包含如銅(Cu)、鋁(Al)、金(Au)或銀(Ag)等低電阻材料、這些材料的合金、或者含有這些材料作為主要成分的化合物的導電膜。
[0147]源電極140和漏電極150所包括的Cu-X合金膜優選與氧化物半導體130接觸。當Cu-X合金膜與氧化物半導體130接觸時，在Cu-X合金膜中的X(X為Mn、N1、Cr、Fe、Co、Mo、Ta、T1、Zr、Mg、Ca或者兩個或多個這些元素的混合物)可以在與氧化物半導體的界面形成X的氧化物膜。該X的氧化物膜可以抑制Cu-X合金膜中的Cu進入氧化物半導體130。
[0148]柵電極170、源電極140和漏電極150也可以被用作引線布線等。因此，通過柵電極170、源電極140和漏電極150都包含銅，可以實現布線延遲得到降低的半導體裝置。
[0149]〈柵極絕緣膜〉
[0150]柵極絕緣膜160可以使用含有氧化鋁、氧化鎂、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭中的一個或多個的絕緣膜形成。柵極絕緣膜160可以為任何上述材料的疊層。柵極絕緣膜160可以含有鑭(La)、氮或鋯(Zr)作為雜質。
[0151]在將氧化鉭用于柵極絕緣膜160的情況下，通過添加氧化釔、氧化鎢、氧化鋁、氧化硅或氧化鈮等氧化物作為雜質，可以提高介電常數和絕緣特性等電特性，所以是優選的。
[0152]另外，說明柵極絕緣膜160的疊層結構的一個例子。柵極絕緣膜160例如包含氧、氮、娃或給。具體地，柵極絕緣膜160優選包括氧化給及氧化娃或氧化給及氧氮化娃。
[0153 ]氧化給具有比氧化娃和氮氧化娃高的介電常數。因此，通過使用氧化給，可以使物理厚度比等效氧化物厚度大；因此，即使在等效氧化物厚度小于或等于1nm或小于或等于5nm的情況下，可以使因隧道電流而導致的泄漏電流低。也就是說，可以提供具有低截止態電流的晶體管。此外，結晶結構的氧化鉿具有比非晶結構的氧化鉿高的介電常數。因此，為了提供低截止態電流的晶體管，優選使用結晶結構的氧化鉿。作為結晶結構的例子，舉出單斜晶結構、正方晶結構或立方體晶結構。注意，本發明的一個方式不限制于上述例子。
[0154]另外，在包括結晶結構的氧化鉿被形成于其上的面中有時具有起因于缺陷的界面能級。該界面能級有時用作陷阱中心。由此，當氧化鉿鄰近地設置在晶體管的溝道區時，有時該界面能級引起晶體管的電特性的劣化。于是，為了減少界面能級的影響，有時優選在晶體管的溝道區與氧化鉿之間設置其他層而使它們互相離開。該層具有緩沖功能。具有緩沖功能的層可以為包含于柵極絕緣膜160的層或者包含于氧化物半導體133的層。就是說，作為具有緩沖功能的層，可以使用氧化硅、氧氮化硅、氧化物半導體等。另外，作為具有緩沖功能的層，例如使用其能隙比成為溝道區的半導體大的半導體或絕緣體。另外，作為具有緩沖功能的層，例如使用其電子親和勢比成為溝道區的半導體小的半導體或絕緣體。另外，作為具有緩沖功能的層，例如使用其電離能比成為溝道區的半導體大的半導體或絕緣體。
[0155]另一方面，通過使包括上述結晶結構的氧化鉿的被形成面的界面能級(陷阱中心)俘獲電荷，有時可以控制晶體管的閾值電壓。為了穩定地存在該電荷，例如在溝道區與氧化鉿之間可以設置其能隙比氧化鉿大的絕緣體。或者，可以設置其電子親和勢比氧化鉿小的半導體或絕緣體。此外，可以設置其電離能比氧化鉿大的半導體或絕緣體。通過使用這種絕緣體，可以不容易釋放被界面能級俘獲的電荷，從而可以長時間保持電荷。
[0156]絕緣體的例子包括氧化硅和氧氮化硅。為了使在柵極絕緣膜160中的界面能級捕捉電荷，電子可以從氧化物半導體130移動至柵電極170。作為具體例子，柵電極170的電位在高溫度(例如，溫度高于或等于125°C和低于或等于450°C，典型地高于或等于150°C和低于或等于300 °C )的情況下，保持高于源電極140的電位或漏電極150的電位一秒或更長的時間，典型地為一分鐘或更長的時間。
[0157]在使柵極絕緣膜160等中的界面能級捕捉預定的量的電子的晶體管中，閾值電壓向正方向偏移。通過調整柵電極170的電壓或其電壓施加時間，可以控制被捕捉的電子的量(閾值電壓變化的量)。注意，電荷被捕捉的位置不局限于在柵極絕緣膜160內，只要電荷可以在其中被捕捉。可以將具有相似結構的疊層薄膜用于絕緣膜121或/和絕緣膜180。
[0158]〈層間絕緣膜〉
[0159]優選形成絕緣膜181。絕緣膜181可以使用含有氧化鎂、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭中的一個或多個的絕緣膜。可替代地，絕緣膜181可以是任何上述材料的疊層。
[0160]〈制造方法〉
[0161]接著，將參照圖5A至圖5C、圖6A和圖6B、圖7A和圖7B、圖8A和圖8B、圖9A和圖9B以及圖1OA和圖1OB說明包括本實施方式所示的晶體管1I的半導體裝置100的制造方法。在圖5A至圖5C、圖6A和圖6B、圖7A和圖7B、圖8A和圖8B、圖9A和圖9B以及圖1OA和圖1OB中，其左側示出溝道長度方向上的晶體管的截面A1-A2，其右側示出溝道長度方向上的晶體管的截面A3-A4o
[0162]首先，絕緣膜形成于襯底110上，該絕緣膜的表面通過CMP方法平坦化，由此形成絕緣膜120 (參照圖5A)。絕緣膜120可以通過濺鍍法、PECVD方法、熱CVD方法、真空蒸鍍方法、PLD法等形成。
[0163]接著，形成絕緣膜121a。絕緣膜121 a可以通過濺鍍法、PECVD方法、熱CVD方法、真空蒸鍍方法、PLD法等來形成。
[0164]另外，也可以將氧添加至絕緣膜121a，以形成包括過剩氧的絕緣膜。例如，在如下條件下添加氧即可:利用離子注入法；加速電壓為2kV以上且10kV以下；并且濃度為5 X10141ns/cm2以上且5 X 10161ns/cm2以下。通過添加氧，可以使絕緣膜121進一步容易將氧提供至氧化物半導體130。
[0165]接著，依次形成氧化物半導體131a及氧化物半導體132a(參照圖5B)。氧化物半導體131a及氧化物半導體132a可以通過濺鍍法、CVD方法、MBE法、ALD方法或PLD方法來形成。
[0166]接著，在氧化物半導體132a上形成用作硬掩模層145的層及用作抗蝕劑掩模層155的層形成。通過對用作抗蝕劑掩模層155的層進行電子束光刻，形成抗蝕劑掩模層155。
[0167]另外，用作硬掩模層145的層為能夠對氧化物半導體層131a及氧化物半導體層132a進行選擇性蝕刻的層。用作硬掩模層145的層可以以單層結構或疊層結構使用例如單一物質、氮化物或含有鎢、鉬、鈦和鉭中的一個或多個的合金形成。可替代地，使用至少含有In和Zn的氧化物或氧氮化物。例如，可以使用In-Ga-Zn-O-N類材料。
[0168]用作硬掩模層145的層可以以單層或疊層含有由選自鋁、鈦、鉻、鈷、鎳、銅、釔、鋯、鉬、銀、鉭和鎢的單一物質;含有一種或多種上述物質種類的氮化物;含有一種或多種上述物質種類的氧化物;或含有一種或多種上述物質的合金的導電膜形成。可替代地，用作硬掩模層145的層可以包括Cu-X合金膜。例如，用作硬掩模層145的層可具有單層結構的Cu-X合金膜或疊層層結構的Cu-X合金膜以及包含如銅(Cu)、鋁(Al)、金(Au)或銀(Ag)等低電阻材料、任何這些材料的合金或含有任何這些材料作為主要成分的化合物的導電膜。
[0169]用作抗蝕劑掩模層155的層可以使用感光性或電子感光性有機層或者無機層形成。作為抗蝕劑掩模層155的層，可以通過旋轉涂敷方法等形成。
[0170]有機涂敷膜可以設置在用作抗蝕劑掩模層155的層和用作硬掩模層145的層之間。通過提供有機涂敷膜，可以使用作硬掩模層145的層和有機涂敷膜之間的粘合性以及有機涂敷膜和用作抗蝕劑掩模層155的層之間的粘合性良好，由此可以提高生產性及可靠性。
[0171]作為有機涂敷膜，可以使用SWK_T7(東京應化工業株式會社制造)等底部反射防止(bottom ant1-reflective coating，BARC)膜、安智增粘劑(AZ ELECTRONIC MATERIALS制造)等增粘劑等。
[0172]這里，在能夠照射電子束的電子束寫入裝置中，例如，加速電壓優選為5kV以上且50kV以下。電流密度優選為5 X 10—12A以上且I X 10—11A以下。最小電子束徑優選為2nm以下。最小可能圖案線寬度優選為8nm以下。
[0173]在上述條件下，例如，可以將抗蝕劑掩模層155的寬度設定為Inm以上且30nm以下，優選為20nm以下，更優選為8nm以下。
[0174]作為電子束的曝光，優選的是，抗蝕劑掩模層155越薄越好，因此抗蝕劑掩模層155具有微細的線寬度。為了使抗蝕劑掩模層155薄，優選抗蝕劑掩模層155被形成于其上的面越平越好。在本實施方式的制造半導體裝置的方法中，通過對絕緣膜120等進行拋光處理(例如，CMP處理)、蝕刻(干蝕刻或濕蝕刻)處理、等離子體處理等平坦化處理，可以降低起因于絕緣膜120的凹凸，因此可以使抗蝕劑掩模變薄。由此，容易進行電子束的曝光。
[0175]用作抗蝕劑掩模層155的層可以被使用光掩模的光照射，代替使用電子束和離子束。作為該光，可以使用KrF受激準分子激光、ArF受激準分子激光、極紫外(EUV)光等。可替代地，可以采用液體浸漬(I iquid immers1n)技術，其中在襯底和投射透鏡之間的部分填充液體(例如，水)的情況下進行曝光。
[0176]在使用光掩模的情況下，抗蝕劑掩模層155使用如下方法形成:使襯底110浸漬在顯影劑中并去除或殘留用作抗蝕劑掩模層155的層的被曝光的區。
[0177]接著，使用抗蝕劑掩模層155對用作硬掩模層145的層進行蝕刻，因此形成硬掩模層145(參照圖5C)。
[0178]此后，抗蝕劑掩模層155被去除(參照圖6A)。抗蝕劑掩模層155可以通過等離子體處理、化學液處理等來進行去除。優選的是，通過等離子體灰化去除抗蝕劑掩模層155。
[0179]接著，通過使用硬掩模層145對氧化物半導體131a和氧化物半導體132a進行蝕刻，由此形成島狀氧化物半導體131b和132b(參照圖6B)。此時，對絕緣膜121a的一部分進行半蝕刻來成為絕緣膜121。
[0180]作為對氧化物半導體131a的一部分和氧化物半導體132a的一部分進行蝕刻的方法，優選采用干蝕刻處理。干蝕刻處理在含有甲烷和稀有氣體的大氣中進行。
[0181]接著，用作抗蝕劑掩模層的層形成在硬掩模層145的一部分上，硬掩模層145被部分地去除，由此形成源電極140及漏電極150(參照圖7A)。此時，在溝道寬度方向上的截面中，氧化物半導體131b和132b上的硬掩模層145被去除，由此形成氧化物半導體131及氧化物半導體132。
[0182]當對硬掩模層145的一部分進行蝕刻時，優選采用干蝕刻。例如，在硬掩模層145為媽層的情況下，在含有四氟化碳(carbontetraf Iuoride)和氧的氣氛可以進行干蝕刻處理。
[0183]即使在本實施方式中，對使用硬掩模層145形成源電極140和漏電極150的情況進行說明，本發明的一個方式不限于上述情況。例如，可以在去除硬掩模層之后形成另一個導電層，使用導電層來形成源電極和漏電極。此外，在源電極140和漏電極150具有疊層結構的情況下，硬掩模層145可以被用作疊層的一部分。
[0184]接著，依次形成氧化物半導體133、柵極絕緣膜160和犧牲層173a(參照圖7B)。氧化物半導體133可以通過濺鍍法、CVD方法、MBE法、ALD法或PLD法形成。柵極絕緣膜160可以使用作為柵極絕緣膜160的例子舉出的任何絕緣膜形成。柵極絕緣膜160可以通過濺鍍法、CVD法、MBE法、ALD法或PLD法形成。
[0185]犧牲層173a可以為任何種類的膜，諸如絕緣膜、半導體薄膜或導電膜，只要可以對后面形成的絕緣膜180和絕緣膜181進行選擇性蝕刻就好。在本實施方式中，用作犧牲層173a的層例如使用例如單一物質、氮化物或含有鎢、鉬、鈦和鉭中的一個或多個的合金形成。可替代地，可以使用至少含有In和Zn的氧化物或氧氮化物。例如，可以使用In-Ga-Zn-O-N類材料。
[0186]另外，在形成氧化物半導體133之后，優選進行第一熱處理。第一熱處理以大于或等于250°C和小于或等于650°C，優選大于或等于300°C和小于或等于500°C進行。第一熱處理在惰性氣體氣氛或者含有1ppm以上、I %以上或10%以上的氧化氣體氣氛下進行。第一熱處理可以在減壓下進行。可替代地，第一熱處理在采用惰性氣體氣氛進行熱處理之后，為了填補脫離了的氧在包含1ppm以上、1%以上或10%以上的氧化氣體氣氛下進行，即可。第一熱處理可以提高氧化物半導體131、132和133的結晶性，且也可以去除來自氧化物半導體131、132和133的氫、水等的雜質。
[0187]接著，通過光刻方法等，使犧牲層173a加工為犧牲層173b(參照圖8A)。
[0188]接著，在柵極絕緣膜160和犧牲層173b上形成絕緣膜180a和絕緣膜181a(參照圖8B) ο絕緣膜180a和絕緣膜181 a可以使用作為絕緣膜180和絕緣膜181的例子所說明的任何絕緣膜來形成。絕緣膜180a和絕緣膜181 a可以通過濺鍍法、CVD法、MBE法、ALD法或PLD法形成。
[0189]此時，優選進行第二熱處理。第二熱處理可以在選自第一熱處理所示的條件中進行，或者可以以比第一熱處理更低的溫度進行。第二熱處理也可以兼作第一熱處理。
[0190]接著，去除絕緣膜180a的一部分、絕緣膜181a的一部分和犧牲層173b的一部分，使得絕緣膜180a和181a及犧牲層172b的頂表面在相同高度(level)，因此形成具有露出了的頂表面的犧牲層173(參照圖9A)。通過部分地去除絕緣膜180a和181a及犧牲層173b，使它們在相同高度的頂表面可以分開地執行。可替代地，可以同時進行絕緣膜180a和181a的部分的去除，并且可以分開進行犧牲層173b的部分的去除。進一步可替代地，可以同時進行絕緣膜180a、絕緣膜181 a及犧牲層173b的部分的去除。
[0191]作為通過去除絕緣膜180a和181a及犧牲層173b的各自一部分而使它們的頂表面在相同高度的方法，可以使用化學機械拋光(CMP)處理。可替代地，通過形成平坦化薄膜而使頂表面為同高度，然后在控制蝕刻速率的情況下從頂部進行蝕刻。
[0192]接著，在絕緣膜180b和絕緣膜181b沒有被蝕刻的條件下進行犧牲層173的蝕刻，因此選擇性地去除犧牲層173(參照圖9B)。通過去除犧牲層173，柵極絕緣膜160的一部分露出。
[0193]此時，可以在氧化物半導體130未由源電極140及漏電極150覆蓋的區域中進行氧離子注入處理。通過氧的添加而減少氧缺陷，由此可以使對應于形成有溝道的區域的氧化物半導體130區域的電阻選擇性地增加。通過上述方法獲得的氧化物半導體130的高電阻溝道區具有低雜質濃度及少氧缺陷。也就是說，這成為極大地減少了載流子產生源的溝道形成區。因此，包括這樣的氧化物半導體的晶體管具有非常低的截止態電流及穩定的電特性。
[0194]此外，在被覆蓋源電極140和漏電極150的氧化物半導體130的區域中，電阻不增加且保持低電阻。因此，包括這樣的氧化物半導體的晶體管具有相當低的寄生電阻(parasitic resistance)及優異的導通態特性。
[0195]接著，依次形成導電膜171a和導電膜172a(參照圖10A)。導電膜171a和導電膜172a可以通過濺鍍法、CVD法、MBE法、ALD法或PLD法使用導電膜171和導電膜172的例子所說明的導電膜來形成。
[0196]接著，通過去除導電膜171a的一部分和導電膜172a的一部分，導電膜171a和172a的頂表面位于相同高度。然后，還去除絕緣膜180b的一部分、絕緣膜181b的一部分、導電膜171a的一部分及導電膜172a的一部分，由此絕緣膜180b和181b及導電膜171a和172a的頂表面在相同高度，由此形成由導電膜171和導電膜172構成的柵電極170及其頂表面位于與柵電極170相同高度的絕緣膜180和絕緣膜181(參照圖10B)。另外，通過還部分地去除絕緣膜180b和181b及導電膜171a和172a，可以降低襯底110及其他層所導致的凹凸的影響，從而可以提尚晶體管的可靠性。
[0197]可替代地，當去除導電膜171a的一部分和導電膜172a的一部分，使得它們的頂表面在相同高度時，絕緣膜180b的一部分和絕緣膜181b的一部分也被去除，使得絕緣膜180b和181b的頂表面在與導電膜171a和172a的頂表面相同的高度。
[0198]作為去除導電膜171a的一部分和導電膜172a的一部分及絕緣膜180b的一部分和絕緣膜181b的一部分使得它們的頂表面在相同高度的方法，可以利用化學機械拋光(CMP)處理。可替代地，可以執行一次CMP而使頂表面為同高度，然后在控制蝕刻速率的情況下從頂部進行蝕刻。
[0199]接著，在由導電膜171、導電膜171構成的柵電極170、絕緣膜180及絕緣膜181上絕緣膜18 2形成(參照圖1B及圖1C)。絕緣膜182可以通過濺鍍法、CVD法、MBE法、ALD法或PLD法來形成。
[0200]經過上述步驟，可以制造圖1A至圖1C所示的晶體管。
[0201]本實施方式所說明的導電膜、氧化物半導體膜、無機絕緣膜等各種膜可以通過濺鍍法或等離子體CVD法形成;但是，這些膜也可以通過熱化學氣相沉積(CVD)法等其他方法形成。作為熱CVD法的例子，也可以采用金屬有機化學氣相沉積(MOCVD)法或原子層沉積(ALD)法。
[0202]因為熱CVD法不使用等離子體來形成膜，所以熱CVD法具有不產生起因于等離子體破壞的缺陷的優點。
[0203]可以以如下方法進行利用熱CVD法的沉積:將源氣體及氧化劑同時供應到處理室內，將處理室內的壓力設定為大氣壓或減小的壓力，使其在襯底附近或在襯底上彼此發生反應。
[0204]可以以如下方法進行利用ALD法的沉積:將處理室內的壓力設定為大氣壓或減小的壓力，將用于反應的源氣體依次引入處理室，然后重復該氣體引入的順序。例如，通過切換各開關閥(也稱為高速閥)來將兩種以上的源氣體依次供應到處理室內。例如，引入第一源氣體，在引入第一氣體的同時或之后引入惰性氣體(例如，氬或氮)等，使得這些源氣體并不混合，然后引入第二源氣體。注意，當同時引入第一源氣體及惰性氣體時，惰性氣體用作載流子氣體，并且也可以在引入第二源氣體的同時引入惰性氣體。另外，也可以利用真空抽氣將第一源氣體排出來代替引入惰性氣體，然后可以引入第二源氣體。第一源氣體附著到襯底的表面上以形成第一層;之后引入第二源氣體以與該第一層起反應;其結果，第二層被層疊在第一層上，由此形成薄膜。重復該氣體引入的順序多次，直到獲得所希望的厚度為止，由此可以形成臺階覆蓋性良好的薄膜。可以根據該氣體引入的順序的重復次數來調節薄膜的厚度；因此，ALD法可以準確地調節厚度，由此適用于制造微型FET。
[0205]利用MOCVD法或ALD法等熱CVD法，可以形成以上所示的實施方式所說明的導電膜、氧化物半導體膜、無機絕緣膜等的各種膜。例如，在形成In-Ga-Zn-O膜的情況下，可以使用三甲基銦、三甲基鎵及二甲基鋅。三甲基銦的化學式為In(CH3)3t5三甲基鎵的化學式為Ga(CH3)3。二甲基鋅的化學式為Zn(CH3)2t3對上述組合沒有特別的限制，也可以使用三乙基鎵(化學式:Ga(C2H5)3)代替三甲基鎵，并使用二乙基鋅(化學式:Zn(C2H5)2)代替二甲基鋅。
[0206]例如，在利用ALD法的沉積裝置形成氧化鉿膜的情況下，使用兩種氣體，即，用作氧化劑的臭氧(O3)以及通過使包含溶劑和鉿前體化合物的液體(鉿醇鹽溶液，典型例子為四二甲基酰胺鉿(TDMAH))氣化而得到的源氣體。四二甲基酰胺鉿的化學式為Hf [N( CH3) 2 ]4。其它材料液體的例子包括四(乙基甲基酰胺)鉿。
[0207]例如，在通過使用利用ALD法的沉積裝置形成氧化鋁膜的情況下，使用兩種氣體，例如，用作氧化劑的H2O及通過使包含溶劑和鋁前體化合物的液體(例如，三甲基鋁(TMA))氣化而得到的源氣體。三甲基鋁的化學式為Al (CH3)3。其它材料液體的例子包括三(二甲基酰胺)鋁、三異丁基鋁、鋁三(2，2，6，6_四甲基-3，5-庚二酮)。
[0208]例如，在使用采用ALD的沉積裝置形成氧化硅膜的情況下，六氯乙硅烷被吸附到將形成膜的表面上，吸附物所包含的氯被去除，供應氧化性氣體(例如，O2或一氧化二氮)的自由基以與吸附物起反應。
[0209]在使用采用ALD的沉積裝置形成鎢膜的情況下，例如，依次引入WF6氣體和腿6氣體多次以形成初始鎢膜，然后同時引入WF6氣體和H2氣體，使得形成了鎢膜。注意，也可以使用SiH4氣體代替B2H6氣體。
[0210]例如，在使用采用ALD的沉積裝置形成氧化物半導體膜如In-Ga-Zn-O膜的情況下，依次引入In(CH3)3氣體和O3氣體多次以形成InO層，同時引入Ga(CH3)3氣體和O3氣體以形成GaO層，之后同時引入Zn(CH3)2氣體和O3氣體以形成ZnO層。注意，這些層的順序不局限于上述例子。混合化合物層如In-Ga-O層、In-Zn-O層或Ga-Zn-O層也可以是通過混合這些氣體中的任何來形成的。注意，雖然也可以使用利用Ar等惰性氣體進行鼓泡而得到的H2O氣體代替O3氣體，但是優選使用不包含H的O3氣體。另外，也可以使用In(C2H5)3氣體來代替In(CH3)3氣體。此夕卜，也可以使用Ga(C2H5)3氣體來代替Ga(CH3)3氣體。此夕卜，還可以使用In(C2H5)3氣體來代替In(CH3)3氣體。另外，也可以使用Zn(CH3)2氣體。
[0211]注意，雖然在圖1A至圖1C中柵電極170具有與源電極140或漏電極150重疊的區域，本發明的一個實施方式不限制于這種結構。可以采用柵電極170沒有與源電極140及漏電極150重疊的結構。圖24A和圖24B示出將這種結構適用于圖1A至圖1C的情況。注意，這種結構不局限于圖24A和圖24B而可以與上述同樣地適用于其他附圖。
[0212]通過采用這種結構，在形成柵電極170之后，在將柵電極170、源電極140和漏電極150用作掩模的情況下，可以將雜質添加至氧化物半導體130，來形成雜質區域。其結果，可以增加晶體管的導通態電流的量。作為添加到氧化物半導體130中的雜質的例子，可以舉出氫、氦、氖、氬、氪、氙、硼、氮、磷和砷。然而，本發明一個方式不局限于此。
[0213]在本實施方式中說明溝道等形成在氧化物半導體中的例子，但是本發明一個方式不局限于此。例如，根據情況或條件，可以將含有硅、鍺、硅化鍺、砷化鎵等的材料用于溝道、溝道附近、源區、漏區等。
[0214]本實施方式可以與任何本說明書中的其他實施方式適當地組合。
[0215]實施方式2
[0216]在本實施方式中，將參考圖2A至圖2C對半導體裝置200包括本發明的一個方式的晶體管102進行說明。
[0217]圖2A為包括本發明的一個方式的晶體管102的半導體裝置200的俯視圖。除了氧化物半導體133的形狀不同以外，晶體管102具有與實施方式I所述的晶體管101相同的結構。具體來說，由柵極絕緣膜160覆蓋氧化物半導體133的側表面的晶體管102。
[0218]圖2B示出在溝道長度方向上沿著圖2A的虛線A1-A2的截面圖。圖2C示出在溝道長度方向上沿著圖2A的虛線A3-A4的截面圖。注意，在圖2A中，為了避免復雜，沒有示出半導體裝置200的一些構成要素。
[0219]與晶體管1I同樣，優選將Cu-X合金膜用作晶體管102的導電膜171。
[0220]與晶體管101同樣，晶體管102的導電膜172優選至少包含銅。
[0221]與晶體管101同樣，晶體管102的絕緣膜120具有阻擋氫、氧、含有氫的化合物或含有氧的化合物的功能。具體地說，絕緣膜120具有防止氫、水和雜質從襯底110擴散的功能以及防止氧從氧化物半導體130擴散的功能。
[0222]與晶體管101同樣，晶體管102的絕緣膜180具有阻擋氫、氧、含有氫的化合物或含有氧的化合物的功能。通過設置絕緣膜180，可以防止從氧化物半導體130的向外擴散的氧及來自外部的氫、水等進入氧化物半導體130內。
[0223]在圖2B和圖2C的截面圖中，由柵極絕緣膜160和絕緣膜121圍繞包括氧化物半導體133的氧化物半導體130。此外，由絕緣膜180和絕緣膜120圍繞柵極絕緣膜160、絕緣膜121和包括氧化物半導體130的氧化物半導體133。
[0224]因此，在本實施方式中，氧化物半導體130由具有阻擋功能的絕緣膜180和絕緣膜120圍繞，因此可以進一步有效地防止從氧化物半導體130向外擴散的氧及來自外部的氫、水等進入氧化物半導體130內。因此，可以制造可靠性得到提高的半導體裝置。
[0225]本實施方式可以與任何本說明書中的其他實施方式適當地組合。
[0226]實施方式3
[0227]在本施方式中，將參考圖3A至圖3C對包括本發明的一個方式的晶體管103的半導體裝置300進行說明。
[0228]圖3A為包括本發明的一個方式的晶體管103的半導體裝置300的俯視圖。除了將犧牲層173b用作掩模而進行圖案化來形成柵極絕緣膜160和氧化物半導體133之外，晶體管103具有與實施方式I所示的晶體管1I相同的結構。
[0229]圖3B示出在溝道長度方向上沿著圖3A的虛線A1-A2的截面圖。圖3C示出在溝道長度方向上沿著圖3A的虛線A3-A4的截面圖。注意，在圖3A中，為了避免復雜，沒有示出半導體裝置300的一些構成要素。
[0230 ]與晶體管1I同樣，優選將Cu-X合金膜用作晶體管103的導電膜171。
[0231]與晶體管101同樣，晶體管103的導電膜172優選至少包含銅。
[0232]與晶體管101同樣，晶體管103的絕緣膜120具有阻擋氫、氧、含有氫的化合物或含有氧的化合物的功能。具體地說，絕緣膜120具有防止氫、水和雜質從襯底110擴散的功能以及防止氧從氧化物半導體130擴散的功能。
[0233]與晶體管101同樣，晶體管103的絕緣膜180具有阻擋氫、氧、含有氫的化合物或含有氧的化合物的功能。通過設置絕緣膜180，可以防止從氧化物半導體130的向外擴散的氧及來自外部的氫、水等進入氧化物半導體130內。
[0234]在圖3B和圖3C的截面圖中，由絕緣膜180和絕緣膜120圍繞柵極絕緣膜160和包括氧化物半導體133的氧化物半導體130。
[0235]因此，在本實施方式中，氧化物半導體130及柵極絕緣膜160由具有阻擋功能的絕緣膜180和絕緣膜120圍繞，因此可以進一步有效地防止從氧化物半導體130向外擴散的氧及來自外部的氫、水等進入氧化物半導體130內。因此，可以制造可靠性得到提高的半導體裝置。此外，由于柵極絕緣膜160和氧化物半導體133可以將柵電極用作掩模而使圖案化，所以可以使制造工序簡化。
[0236]實施方式4
[0237]在本實施方式中，將參考圖1lA和圖1lB對本發明的一個方式的晶體管401和晶體管402進行說明。
[0238]圖11A所示的晶體管401除了布線190電性連接于柵電極170、布線191電性連接于源電極140且布線192電性連接于漏電極150之外，具有與實施方式I所述的晶體管101相同的結構。
[0239]圖1lB所示的晶體管402為布線191和布線192分別沒有穿過但是接觸于源電極140和漏電極150的晶體管。
[0240]與在實施方式I中的柵電極170所包括的導電膜171同樣，Cu-X合金膜優選被用作分別包括在布線190、布線191和布線192中的導電膜193、導電膜195及導電膜197。此外，如包括在柵電極170中的導電膜172所示，可以使用低電阻材料諸如銅、鋁、金或銀、包含這些材料的合金或者含有這些材料作為主要成分的化合物的導電膜，作為導電膜194、導電膜196和導電膜198。在各為Cu-X合金膜的導電膜195和導電膜197與氧化物半導體130接觸的情況下，當進行熱處理時，在Cu-X合金膜中的X(X為Mn、N1、Cr、Fe、Co、Mo、Ta、T1、Zr、Mg、Ca或兩個或多個這些元素的混合物)可以在與氧化物半導體130的界面形成X的氧化物膜。通過形成氧化物膜，可以抑制Cu-X合金膜中的Cu或者作為主要成分包括包含Cu的化合物導電膜中的Cu進入上述半導體130。由于Cu進入半導體130而可能會產生晶體管的電特性的惡化，所以防止銅進入上述半導體130是重要的。
[0241]此外，布線190、191和192也被用以引線布線等。因此，當布線190、191和192包括Cu-X合金膜及包括如銅、鋁、金或銀等低電阻材料時，可以制造能夠以高速工作的布線延遲得到降低的半導體裝置。
[0242]接著，下面將說明布線190、191和192的形成方法的例子。首先，絕緣膜183和絕緣膜184形成于絕緣膜182上。然后，通過使用硬掩模層等，進行使柵電極170和半導體132或半導體131露出的處理。然后，形成成為布線190、布線191和布線192的導電膜而對導電膜進行加工，因此形成布線190、布線191和布線192(參照圖11A)。
[0243]在對源電極140和漏電極150進行了露出處理而如圖1lA所示地未露出氧化物半導體132或氧化物半導體131的情況下，布線191和布線192分別與源電極140和漏電極150的露出面接觸。在此情況下，布線191和布線192不與氧化物半導體131和氧化物半導體132直接接觸，但是分別通過源電極140和漏電極150電性連接至氧化物半導體131和氧化物半導體131 (參照圖11B)。因此，可以進一步有效防止將Cu-X合金膜中的Cu或者包括含有Cu作為主要成分的化合物的導電膜中的Cu進入到氧化物半導體130。
[0244]作為在絕緣膜上形成絕緣膜和布線的詳細方法，參考其他絕緣膜、其他導電膜等的形成方法的說明。
[0245]布線190、191和192也被用以引線布線等。因此，當布線190、191和192包括Cu-X合金膜及包括如銅、鋁、金或銀等低電阻材料時，可以制造能夠以高速工作的布線延遲得到降低的半導體裝置。
[0246]本實施方式可以與任何本說明書中的其他實施方式適當地組合。
[0247]實施方式5
[0248]在本實施方式中，將參考圖12A和圖12B對本發明的一個方式的晶體管501和晶體管502進行說明。
[0249]圖12A所示的晶體管501除了沒有設置源電極140和漏電極150以外，都具有與實施方式4所示的晶體管401相同的結構。對圖12B所示的晶體管502設置有背柵電極111。
[0250]與在實施方式I中的柵電極170所包括的導電膜171同樣，Cu-X合金膜優選被用作包括在布線190、布線191和布線192中的導電膜193、導電膜195及導電膜197。此外，如包括在柵電極170中的導電膜172所示，可以使用低電阻材料諸如銅、鋁、金或銀、包含這些材料的合金或者含有這些材料作為主要成分的化合物的導電膜，作為導電膜194、導電膜196和導電膜198。在各為Cu-X合金膜的導電膜195和導電膜197與氧化物半導體130接觸的情況下，當進行熱處理時，在Cu-X合金膜中的X(X為Mn、N1、Cr、Fe、Co、Mo、Ta、T1、Zr、Mg、Ca或兩個或多個這些元素的混合物)可以在與氧化物半導體130的界面形成X的氧化物膜。通過形成氧化物膜，可以抑制Cu-X合金膜中的Cu或者作為主要成分包括包含Cu的化合物導電膜中的Cu進入上述半導體130。由于Cu進入半導體130中而可能會產生晶體管的電特性的惡化，所以防止銅進入上述半導體130是重要的。
[0251]布線190、191和192也被用以引線布線等。因此，當布線190、191和192包括Cu-X合金膜及包括如銅、鋁、金或銀等低電阻材料時，可以制造能夠以高速工作的布線延遲得到降低的半導體裝置。
[0252]作為布線190、191和192的形成方法，參考實施方式4的說明。
[0253]作為背柵電極111，可以參照實施方式I使用柵電極170的材料和形成方法。
[0254]通過在晶體管502中設置背柵電極111，可以進一步增加導通態電流且控制閾值電壓。為了增加導通態電流，例如，在柵電極170和背柵電極111具有相同的電位的情況下使晶體管驅動。此外，為了控制閾值電壓，對背柵電極111供應與柵電極170的電位不同的固定電位。
[0255]本實施方式可以與任何本說明書中的其他實施方式適當地組合。
[0256]實施方式6
[0257]在本施方式中，將參考圖13A至圖13D對包括本發明的一個方式晶體管的半導體裝置進行說明。
[0258][截面結構]
[0259]圖13A為本發明的一個方式的半導體裝置的截面圖。圖13A所示的半導體裝置包括晶體管2200及晶體管2100，該晶體管2200包含在其下部第一半導體材料，該晶體管2100包含在其上部第二半導體材料。在圖13A中，在實施方式I所說明的晶體管101所示的例子被用作含有第二半導體材料的晶體管2100。在晶體管的溝道長度方向上的截面圖是虛線的左側，晶體管的溝道寬度方向上的截面圖是虛線的右側。
[0260]在此，第一半導體材料和第二半導體材料優選為具有不同能隙的材料。例如，第一半導體材料可以為氧化物半導體以外的半導體材料(作為半導體材料的例子，舉出硅(包括應變硅)、鍺、硅化鍺、碳化硅、砷化鎵、砷化鋁鎵、磷化銦、氮化鎵及有機半導體)，第二半導體材料可以為氧化物半導體。通過采用使用單晶硅等氧化物半導體以外的材料的晶體管，可以容易高速工作。另一方面，包括氧化物半導體的晶體管具有低截止態電流。
[0261]晶體管2200可以是η溝道型晶體管或P溝道型晶體管，根據電路可以使用適當的晶體管。此外，除了采用使用氧化物半導體的本發明的一個方式的晶體管以外，半導體裝置的材料或結構等半導體裝置的具體結構不一定限制于在此所示的結構。
[0262]圖13Α示出晶體管2100隔著絕緣膜2201和絕緣膜2207設置在晶體管2200上的結構。多個布線2202設置于晶體管2200和晶體管2100之間。此外，設置在絕緣膜上及下的布線和電極通過埋入絕緣膜的多個栓塞2203彼此電性連接。另外，可以將覆蓋晶體管2100的絕緣膜2204、絕緣膜2204上的布線2205及對導電膜進行加工而形成的布線2206用于連接至晶體管2100的源電極和漏電極的布線。
[0263]通過層疊兩種晶體管，可以減少電路所占的區域，因此以高密度集成多個電路。
[0264]在此，在將硅類半導體材料用于設置在下部的晶體管2200的情況下，設置于晶體管2200的半導體膜附近的絕緣膜中的氫端接硅的懸鍵；因此，可以改善晶體管2200的可靠性。另一方面，在將氧化物半導體用于設置在上部的晶體管2100的情況下，設置于晶體管2100內的半導體膜附近的絕緣膜中的氫變成氧化物半導體中的載流子的因子；因此，晶體管2100的可靠性可以得到降低。因此，在將使用氧化物半導體的晶體管2100設置在使用硅類半導體材料的晶體管2200上的情況下，特別有效的是具有防止氫擴散功能的絕緣膜2207(其對應于晶體管101中的絕緣膜120)被設置在晶體管2100和晶體管2200之間。由于絕緣膜2207使氫保留在下部，所以改善晶體管2200的可靠性。此外，因為絕緣膜2207抑制氫從下部到上部的擴散，所以晶體管2100的可靠性也可以得到改善。
[0265]絕緣膜2207例如可以使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化乾、氧氮化?乙、氧化給、氧氮化給或氧化乾穩定氧化錯(YSZ)形成。
[0266]此外，具有防止氫擴散功能的阻擋膜2208(其相應于晶體管101中的絕緣膜180)優選形成在晶體管2100上，以覆蓋包括氧化物半導體膜的晶體管2100。作為阻擋膜2208，可以使用與絕緣膜2207相同的材料，其中特別優選使用氧化鋁膜。氧化鋁薄膜具有防止氧及氫、水等雜質滲透的高屏蔽(阻擋)功能。因此，通過使用氧化鋁膜作為覆蓋晶體管2100的阻擋膜2208，可以防止來自晶體管2100所包括的氧化物半導體的氧的釋放，并且可以防止水和氫進入氧化物半導體。
[0267]注意，晶體管2200可以是任何類型的晶體管而不限制于平面型晶體管。例如，晶體管2200可以是鰭式晶體管、三柵晶體管等。圖13D示出此種情況下的截面圖的例子。絕緣膜2212設置在半導體襯底2211上。半導體襯底2211包括具有薄尖端的突出部分(也被稱為鰭)。另外，絕緣膜可以設置在突出部分上。當形成突出部分時，絕緣膜被用作為防止半導體襯底2211被蝕刻的掩模。突出部分不一定具有薄尖端;也可以為長方體狀突出部分或具有厚尖端的突出部分。柵極絕緣膜2214設置在半導體襯底2211的突出部分上，柵電極2213設置在柵極絕緣膜2214上。源極和漏極區2215形成在半導體襯底2211中。注意，在此示出半導體襯底2211包括突出部分的例子;然而，本發明的一個方式不局限于此。例如，通過對SOI襯底進行加工，可以形成具有突出部分的半導體區域。
[0268]圖13A和圖13D所示的絕緣膜2204、絕緣膜2201或沒有符號的區域都由絕緣體構成。在這些區域中，可以使用含有選自氧化鋁、氧化鎂、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等中的一個或多個的材料。
[0269]圖23A示出圖13A的半導體裝置的其他例子，其中每個栓塞2203被氧化物膜2221圍繞。氧化物膜2221形成在栓塞2203的側表面上。
[0270]氧化物膜2221 通過對由包括 Cu-X(X 為 Mn、N1、Cr、Fe、Co、Mo、Ta、T1、Zr、Mg、Ca 或兩個或多個這些元素的混合物)合金的導電體形成的栓塞2203進行加熱來形成。在各栓塞2203和氧化物接觸的情況下，Cu-X中的X產生偏析且與氧反應，因此X的氧化物膜2221形成于氧化物和每個栓塞2203之間的界面。例如，當栓塞2203包括Cu-Mn合金時，氧化物膜2221包含氧化錳。氧化物膜2221具有抑制包含在栓塞2203的Cu擴散到栓塞2203的外部。
[0271]圖23B示出圖 23A 中的布線 2202 由包括 Cu-X(X 為Mn、N1、Cr、Fe、Co、Mo、Ta、T1、Zr、Mg、Ca或兩個或多個這些元素的混合物)合金的導電體來形成。如同栓塞2203，通過對布線2202進行加熱，使氧化物膜2221形成在氧化物和布線2202之間的界面。例如，當布線2202包括Cu-Mn合金時，氧化物膜2221包括氧化錳。氧化物膜2221具有抑制包含在布線2202的Cu擴散到布線2202的外部。
[0272]當栓塞2203或布線2202具有上述結構時，可以降低帶給晶體管2200或晶體管2100的不利影響的Cu擴散，并可以提供具有高導電性的半導體裝置。
[0273][電路結構的例子]
[0274]在上述結構中，晶體管2100和晶體管2200的電極可以以各種方式連接；因此，可以形成各種電路。下面示出通過使用本發明一個方式的半導體裝置可以達成的電路結構的例子。
[0275][CMOS電路]
[0276]在圖13B中的電路圖示出所謂的CMOS電路結構，其中，P型溝道晶體管2200和η型溝道晶體管2100串聯連接，并且它們的柵極彼此連接。
[0277][模擬開關]
[0278]在圖13C中的電路圖示出如下結構:晶體管2100的源極和晶體管2200的源極彼此連接，并且晶體管2100的漏極和晶體管2200的漏極彼此連接。通過使用這樣的結構，晶體管可以被用作所謂的模擬開關。
[0279][存儲裝置的例子]
[0280]圖14A和圖14B示出半導體裝置(存儲裝置)的例子，其包括本發明的一個實施方式的晶體管，其中即使在沒有電力供應的情況下也能夠保持存儲內容，并且，對寫入次數也沒有限制。
[0281]在圖14A所示的半導體裝置包括使用第一半導體材料的晶體管3200、使用第二半導體材料的晶體管3300和電容器3400。作為晶體管3300，可以使用上述實施方式所說明的本發明的一個實施方式的晶體管。
[0282]晶體管3300為溝道形成于包括氧化物半導體的半導體層中的晶體管。由于晶體管3300的截止態電流小，所以通過使用這種晶體管可以長時間保持存儲的數據。換言之，因為可以形成不需要刷新工作或刷新工作的頻度極低的半導體裝置，所以可以充分降低功耗。
[0283]在圖14A中，第一布線3001電性連接至晶體管3200的源電極。第二布線3002電性連接至晶體管3 200的漏電極。第三布線300 3電性連接至晶體管3300的源電極和漏電極中的一個。第四布線3004電性連接至晶體管3300的柵電極。晶體管3200的柵電極電性連接至晶體管3300的源電極和漏電極中的另一個及電容器3400的一個電極。第五布線3005電性連接至電容器3400的另一個電極。
[0284]在圖14A中的半導體裝置中，晶體管3200的柵電極的電位可以被保持，由此可以如下所示那樣進行數據的寫入、保持以及讀出。
[0285]對數據的寫入及保持進行說明。首先，第四布線3004的電位設定為晶體管3300導通時的電位，因此晶體管3300導通。因此，第三布線3003的電位供應至晶體管3200的柵電極及電容器3400。就是說，預定的電荷被供應至晶體管3200的柵極(寫入)。在此，施加賦予兩種不同電位電平的電荷(以下，稱為低電平電荷、高電平電荷)中的任一種。然后，通過將第四布線3004的電位設定為使晶體管3300截止的電位，來使晶體管3300截止。因此，保持施加到晶體管3200的柵電極的電荷(保持)。
[0286]因為晶體管3300的截止態電流極小，所以晶體管3200柵極的電荷被長時間地保持。
?0287] 接著，對數據的讀出進行說明。當預定的電位(恒定電位)施加至第一布線3001時，對第五布線3005施加適當的電位(讀出電位)，由此第二布線3002的電位的變化取決于保持在晶體管3200的柵極的電荷量。這是因為如下緣故:一般而言，當晶體管3200為η型溝道晶體管時，在對晶體管3200的柵電極供應高電平電荷的情況下，表觀閾值電壓(apparentthreshold voltage)Vth—H是低于在對晶體管3200的柵電極施加低電平電荷時的表觀閾值電壓Vth—L。在此，表觀閾值電壓指的是為了使晶體管3200成為導通狀態所需要的第五布線3005的電位。因此，通過將第五布線3005的電位設定為Vth—H和Vth—L之間的Vo，由此可以辨別施加至晶體管3200的柵電極的電荷。例如，在寫入時被供應高電平電荷的情況下，當第五布線3005的電位為VQ(>Vth—H)時，晶體管3200導通。在寫入時被供應低電平電荷的情況下，即使第五布線3005的電位為VQ(〈Vth—L)時，晶體管3200保持截止狀態。因此，通過辨別第二布線3002的電位，可以讀出儲存于柵電極層的數據。
[0288]在將存儲單元配置為陣列狀而使用的情況下，需要僅讀出所希望的存儲單元的數據。在上述不讀出數據的情況下，對第五布線3005供應不管是柵電極如何都使晶體管3200成為“截止狀態”的電位，即小于Vth—η的電位。另外，也可以對第五布線3005供應不管是柵電極如何都使晶體管3200成為“導通狀態”的電位，即大于Vth—L的電位。
[0289]圖14B所示的半導體裝置與圖14A所示的半導體裝置之間的不同之處在于:沒有設置晶體管3200。此外，在此情況下，可以通過與圖14A所示的半導體裝置相同的方式進行數據的讀出和保持工作。
[0290]接著，對數據的讀出工作進行說明。當晶體管3300導通時，處于浮動狀態的第三布線3003和電容器3400彼此電性連接，且在第三布線3003和電容器3400之間再次分配電荷。其結果是，第三布線3003的電位產生變化。第三布線3003的電位的變化量取決于電容器3400的第一端子的電位(或積累在電容器3400中的電荷)。
[0291]例如，再次分配電荷之后的第三布線3003的電位為(CBXVBQ+CXV)/(CB+C)，其中V為電容器3400的第一端子的電位，C為電容器3400的電容，Cb為第三布線3003的電容成分，以及Vbo為再次分配電荷之前的第三布線3003的電位。因此，可以知道:在假設存儲單元處于兩種狀態，其中電容器3400的第一端子的電位為VdPVo(V1)Vo)，保持電位￥!( = (CB X VBQ+CXV1) / (CB+C))的情況下的第三布線3003的電位高于保持電位Vo ( = ( Cb X VBQ+C X Vo) / (CB+C))的情況下的第三布線3003的電位。
[0292]接著，通過對第三布線3003的電位和預定的電位進行比較，可以讀出數據。
[0293]在此情況下，可以將包含第一半導體材料的晶體管用于用來驅動存儲單元的驅動電路，并可以將包括第二半導體材料的晶體管疊層在驅動電路上作為晶體管3300。
[0294]當將具有使用氧化物半導體形成的溝道形成區及具有極小的截止態電流的晶體管適用于本實施方式的半導體裝置時，半導體裝置可以極長期地保持存儲內容。換句話說，因為不需要進行刷新工作，或者，可以將刷新工作的頻度降低到極低，所以可以充分降低功耗。此外，即使在沒有電力供給的情況下(注意，優選固定電位)，也可以長期保持儲存的數據。
[0295]另外，在本實施方式所說明的半導體裝置中，數據的寫入不需要高電壓，并且也沒有元件劣化的問題。例如，不像現有的非易失性存儲器那樣，不需要對浮動柵極注入電子且從浮動柵極提取電子，因此不會發生如柵極絕緣膜的劣化等的問題。換句話說，在本發明的一個實施方式的半導體裝置中，現有的非易失性存儲器的問題的對重寫的次數沒有限制，并且大幅度地提高它們可靠性。再者，根據晶體管的導通狀態及截止狀態數據被寫入，由此可以容易實現高速工作。
[0296]注意，在本說明書等中，有時即使不指定與有源元件(例如，晶體管、二極管)、無源元件(例如，電容器、電阻器)等的所有端子連接的位置，所屬技術領域的普通技術人員也能夠構成發明的一個實施方式。就是說，即使未指定連接位置，發明的一個實施方式也可以是明確的。此外，在本說明書等中記載有連接位置的情況下，有時可判斷為不指定連接位置的發明的一個實施方式記載于本說明書等中。尤其是，在有可能與端子連接的位置的數量是復數的情況下，不一定必須要指定與該端子連接的位置。因此，有時通過僅指定與有源元件(例如，晶體管、二極管)、無源元件(例如，電容器、電阻器)等的一部分端子連接的位置就能夠構成發明的一個方式。
[0297]注意，在本說明書等中，當至少指定電路的連接位置時，所屬技術領域的普通技術人員可以指定發明。或者，當至少特定電路功能時，所屬技術領域的普通技術人員可以指定發明。也就是說，當電路功能被指定時，發明的一個實施方式可以是明確的。此外，可判斷為在本說明書等中記載有其功能被指定的發明的一個方式。因此，當指定電路的連接位置時，即使不指定其功能，該電路也被公開作為發明的一個實施方式，從而可以構成發明的一個實施方式。或者，當指定電路的功能時，即使不指定其連接位置，該電路也被公開作為發明的一個實施方式，從而可以構成發明的一個實施方式。
[0298]注意，在本說明書等中，可以在一個實施方式中所述的附圖或文章中提取附圖或文章中的一部分而構成本發明的一個實施方式。因此，在其中相關于某個部分的附圖或文章被描述的情況下，從附圖或文章中提取其一部分的內容也是作為本發明的一個實施方式而公開的，所以可以構成本發明的一個實施方式。因此，例如，在包括一個或多個有元件(晶體管、二極管等)、布線、無源元件(電容元件、電阻器等)、導電層、絕緣層、半導體層、有機材料、無機材料、構件、裝置、工作方法、制造方法等的附圖或文章中，提取其一部分而構成發明的一個方式。例如，可以從具有N個(N是整數)電路元件(晶體管、電容器等)構成的電路圖中提取M個(M是整數，M〈N)電路元件(晶體管、電容器等)來構成發明的一個方式。作為其他例子，可以從具有N個(N是整數)層構成的截面圖中提取M個(M是整數，M〈N)層來構成發明的一個實施方式。再者，作為其他例子，可以從具有N個(N是整數)要素構成的流程圖中取出M個(M是整數，M〈N)要素來構成發明的一個實施方式。
[0299 ]本實施方式可以與任何本說明書中的其他實施方式適當地組合。
[0300]實施方式7
[0301]在本施方式中，對使用本發明的一個方式的晶體管的顯示裝置的結構進行說明。
[0302][結構實例]
[0303]圖15A為本發明的一個實施方式的顯示裝置的俯視圖。圖15B為電路圖，其中示出在將液晶元件用于本發明的實施方式的顯示裝置的像素時可以使用的像素電路。圖15C為電路圖，其中示出在將有機EL元件用于本發明的一個實施方式的顯示裝置的像素時可以使用的像素電路。
[0304]像素部中的晶體管可以根據上述實施方式中的任一個形成。晶體管可以容易形成作為η溝道型晶體管，并且使用η溝道型晶體管形成的驅動電路的部分可以在與像素部的晶體管相同襯底上作為晶體管的像素部形成。如上所述，通過將上述實施方式所述的任何晶體管用于像素部或驅動電路，可以提供一種高可靠性的顯示裝置。
[0305]圖15Α示出有源矩陣型顯示裝置的俯視圖。像素部701、第一掃描線驅動電路702、第二掃描線驅動電路703和信號線驅動電路704形成在顯示裝置的襯底700上。在像素部701中，配置有從信號線驅動電路704延伸的多個信號線及從第一掃描線驅動電路702和第二掃描線驅動電路703延伸的多個掃描線。此外，在掃描線與信號線的交叉區域中以矩陣狀設置有分別具有顯示元件的像素。顯示裝置的襯底700通過FPC(Flexible Printed Circuit:柔性印刷電路)等連接部連接到時序控制電路(也稱為控制器、控制1C)。
[0306]在圖15A中，第一掃描線驅動電路702、第二掃描線驅動電路703和信號線驅動電路704形成在形成有像素部701的襯底700上。因此，可以減少如驅動電路等設置在外部的構件，因此可以實現成本的降低。此外，假設驅動電路設置在襯底700的外部，就可以增加需要被延伸的布線及布線連接的數量。當驅動電路設置在襯底700上時，可以減少布線連接的數量。其結果是，可以實現可靠性或成品率的提高。
[0307][液晶顯示裝置]
[0308]圖15B示出像素的電路結構的一個例子。在此，作為一個例子，對適合于VA液晶顯示裝置的像素電路進行說明。
[0309]上述像素電路可用于一個像素包括多個像素電極層的結構。像素電極層連接至不同的晶體管，該晶體管可以由不同的柵極信號驅動。由此，在多疇像素中，可以獨立地控制施加到各像素電極層的信號。
[0310]晶體管716的柵極布線712和晶體管717的柵極布線713為分離的，使得可以將不同的柵極信號可以供應至柵極布線712及柵極布線713。與此相反，晶體管716和晶體管717共同使用數據線714。作為晶體管716和晶體管717，可以適當地使用任何上述實施方式所述的晶體管。因此，可以提供一種高可靠性的液晶顯示裝置。
[0311]另外，說明電性連接至晶體管716的第一像素電極層和電性連接至晶體管717的第二像素電極層的形狀。第一像素電極層和第二像素電極層被狹縫彼此分離。第一像素電極層具有V形狀及第二像素電極層以圍繞第一像素電極層的方式配置。
[0312]晶體管716的柵電極連接至柵極布線712，晶體管717的柵電極連接至柵極布線713。當將不同的柵極信號供應至柵極布線712和柵極布線713時，晶體管716和晶體管717的工作時間可為不相同的。其結果是，可以控制液晶取向。
[0313]此外，可以使用電容布線710、用作電介質的柵極絕緣膜以及電性連接至第一像素電極層或第二像素電極層的電容電極形成存儲電容器。
[0314]該多疇像素包括第一液晶元件718和第二液晶元件719。第一液晶元件718包括第一像素電極層、對置電極層及它們之間的液晶層。第二液晶元件719包括第二像素電極層、對置電極層及它們之間的液晶層。
[0315]注意，本發明的像素電路不局限于圖15B所示的。例如，可以對圖15B所示的像素電路追加開關、電阻器、電容器、晶體管、傳感器、邏輯電路等。
[0316][有機EL顯示裝置]
[0317]圖15C示出像素的電路結構的其他例子。在此，示出使用有機EL元件的顯示裝置的像素結構。
[0318]在有機EL元件中，通過對發光元件施加電壓，電子和空穴從有機EL元件的一對電極分別注入包含發光有機化合物的層中，從而電流流過。電子和空穴重新結合，因此，發光有機化合物被激發。發光有機化合物從激發態返回基底態，由此發射光。由于上述機理，該發光元件被稱為電流激勵型發光元件。
[0319 ]圖15C示出可以適用于像素電路的例子。在此，一個像素包括兩個η溝道型晶體管。另外，可以將本發明的一個實施方式的金屬氧化物膜用于η溝道型晶體管的溝道形成區。此夕卜，像素電路可以采用數字時間灰度級驅動。
[0320]將對可適合的像素電路結構及采用數字時間灰度級驅動的像素的工作進行說明。
[0321]像素720包括開關晶體管721、驅動晶體管722、發光元件724和電容器723。開關晶體管721的柵電極層連接至掃描線726，開關晶體管721的第一電極(源電極層和漏電極層中的一個)連接至信號線725，開關晶體管721的第二電極(源電極層和漏電極層中的另一個)連接至驅動晶體管722的柵電極層。驅動晶體管722的柵電極層通過電容器723連接至電源供應線727，驅動晶體管722的第一電極連接至電源供應線727，驅動晶體管722的第二電極連接至發光元件724的第一電極(像素電極)。發光元件724的第二電極對應于公共電極728。公共電極728電性連接至形成在與公共電極728相同襯底上的公共電位線。
[0322]作為開關晶體管721和驅動晶體管722，可以適當地使用任何其它實施方式所示的晶體管。如上所述，可以提供一種高可靠性的有機EL顯示裝置。
[0323]發光元件724的第二電極(公共電極728)的電位設定為低電源供應電位。注意，低電源供應電位比供應至電源供應線727的高電源供應電位低。例如，低電源供應電位可以為GND、0V等。高電源供應電位和低電源供應電位可以被設定為大于或等于發光元件724的正向閾值電壓，將電位之間的差異供應至發光元件724而使電流流過發光元件724，以獲得發光。發光元件724的正向電壓指的是獲得所希望的亮度時的電壓，至少包括正向閾值電壓。
[0324]另外，也可以使用驅動晶體管722的柵極電容代替電容器723，因此可以省略電容器723。驅動晶體管722的柵極電容可以形成在溝道形成區和柵電極層之間。
[0325]接著，對輸入至驅動晶體管722的信號進行說明。在采用電壓輸入電壓驅動方法的情況下，用以充分地開啟或關閉驅動晶體管722的視頻信號被輸入至驅動晶體管722。為了使驅動晶體管722在線性區域中工作，將高于電源供應線727的電壓供應至驅動晶體管722的柵電極層。注意，將電源供應線電壓和驅動晶體管722的閾值電壓Vth的總和電壓以上的電壓供應至信號線725。
[0326]在進行模擬灰度級驅動的情況下，將發光元件724的正向電壓和驅動晶體管722的閾值電壓Vth的總和電壓以上的電壓供應至驅動晶體管722的柵電極層。以使驅動晶體管722工作在飽和區中的方式輸入視頻信號，因此將電流供應至發光元件724。為了使驅動晶體管722工作在飽和區中，將電源供應線727的電位設定高于驅動晶體管722的柵電位。當使用模擬視頻信號時，可以依據視頻信號將電流流過發光元件724，而進行模擬灰度級驅動。
[0327]注意，本發明的像素電路的結構不局限于圖15C所示的結構。例如，可以對圖15C所示的像素電路追加開關、電阻器，電容器、傳感器、晶體管或邏輯電路等。
[0328]在將上面任何實施方式所示的晶體管用于圖15A至圖15C所示的電路的情況下，源電極(第一電極)電性連接至低電位一側，漏電極(第二電極)電性連接至高電位一側。此外，可以通過控制電路等控制第一柵電極的電位，并且將比源電極低的電位等如上所示的電位通過未圖示的布線輸入至第二柵電極。
[0329]例如，在本說明書等中，顯示裝置、包括顯示元件的顯示裝置、發光元件以及包括發光元件的發光裝置可以采用各種方式或各種元件。顯示元件、顯示裝置、發光元件或發光裝置包括以下所示的至少一個:例如，EL(電致發光)元件(例如，包括有機材料和無機材料的EL元件、有機EL元件或無機EL元件)、LED(例如，白色LED、紅色LED、綠色LED或藍色LED)、晶體管(根據電流而發光的晶體管)、電子發射元件、液晶元件、電子墨水、電泳元件、光柵光閥(GLV)、等離子體顯示器(PDP)、微電機系統(MEMS)、數字微鏡設備(DMD)、數字微快門(DMS)、MIRAS0L(注冊商標)、IMOD(干涉測量調節)元件、電潤濕(electrowetting)元件、壓電陶瓷顯示器、使用碳納米管的顯示元件等。除此以外，還可以包括其對比度、亮度、反射率、透射率等因電作用或磁作用而變化的顯示媒體。具有EL元件的顯示裝置的例子包括EL顯示器。作為包括電子發射器的顯示裝置的例子，有場致發射顯示器(field emiss1ndi splay，FED)和 SED 型平板顯不器(SED: surf ace-con duct 1n electron-emitterdisplay)。作為包括液晶元件的顯示裝置的例子，有液晶顯示器(透射型液晶顯示器、半透射型液晶顯示器、反射型液晶顯示器、直觀型液晶顯示器、投射型液晶顯示器)等。作為使用電子墨水或電泳元件的顯示裝置的例子，有電子紙。
[0330]本實施方式可以與任何本說明書中的其他實施方式適當地組合。
[0331]實施方式8
[0332]根據本發明的一實施方式的半導體裝置可以用于顯示設備、個人計算機或具備記錄媒體的圖像再現裝置(典型的是，能夠再現記錄媒體如數字通用磁盤(DVD:DigitalVersatile Disc)等并具有可以顯示其圖像的顯示器的裝置)中。另外，作為可以使用根據本發明的一實施方式的半導體裝置的電子器件，可以舉出移動電話、包括便攜式游戲機的游戲機、便攜式信息終端、電子書閱讀器、攝像機、數碼相機等影像拍攝裝置、護目鏡型顯示器(頭部安裝顯示器)、導航系統、音頻再現裝置(汽車音響系統、數字音頻播放器等)、復印機、傳真機、打印機、多功能打印機、自動柜員機(ATM)以及自動售貨機等。在圖16A至圖16F中示出這些電子器件的具體例子。
[0333]圖16A示出一種便攜式游戲機，該便攜式游戲機包括殼體(hoUsing)901、殼體902、顯示部903、顯示部904、麥克風905、揚聲器906、操作鍵907以及觸屏筆908等。注意，雖然圖16A所示的便攜式游戲機包括兩個顯示部903和顯示部904，但是便攜式游戲機所具有的顯示部的數量不限于兩個。
[0334]圖16B示出便攜式信息終端，該便攜式信息終端包括第一殼體911、第二殼體912、第一顯示部913、第二顯示部914、連接部915以及操作鍵916等。第一顯示部913設置在第一殼體911中，第二顯示部914設置在第二殼體912中。第一殼體911和第二殼體912由連接部915連接，由連接部915可以改變第一殼體911和第二殼體912之間的角度。第一顯示部913的映像也可以根據連接部915所形成的第一殼體911和第二殼體912之間的角度切換。此外，也可以將附加有作為位置輸入裝置的功能的顯示裝置用于第一顯示部913和第二顯示部914中的至少一個。作為位置輸入裝置的功能可以通過在顯示裝置中設置觸摸屏而附加。或者，還可以通過將被稱為光傳感器的光電轉換元件設置在顯示裝置的像素部中附加作為位置輸入裝置的功能。
[0335]圖16C示出筆記本式個人計算機，其包括殼體921、顯示部922、鍵盤923、指向裝置924等。
[0336]圖16D示出電冷藏冷凍箱，其包括殼體931、冷藏室門932、冷凍室門933等。
[0337]圖16E示出攝像機(videocamera)，該攝像機包括第一殼體941、第二殼體942、顯示部943、操作鍵944、透鏡945以及連接部946等。操作鍵944及透鏡945設置在第一殼體941中，顯示部943設置在第二殼體942中。第一殼體941和第二殼體942由連接部946連接，由連接部946可以改變第一殼體941和第二殼體942之間的角度。顯示部943的映像也可以根據連接部946所形成的第一殼體941和第二殼體942之間的角度切換。
[0338]圖16F示出汽車，其包括車體951、車輪952、儀表盤953及燈954等。
[0339 ]本實施方式可以與任何本說明書中的其他實施方式或實施例適當地組合。
[0340]實施方式9
[0341 ]在本實施方式中，將參考圖17A至圖17F對本發明的一個實施方式的RFIC應用例子進行說明。RFIC的用途廣泛，例如可以設置于物品諸如鈔票、硬幣、有價證券類、不記名債券類、證件類(駕駛證、居民卡等，參照圖17A)、記錄媒體(DVD、錄像帶和存儲條等，參照圖17B)、車輛類(自行車等，參照圖17D)、包裝用容器類(包裝紙、瓶子等，參照圖17C)、個人物品(包、眼鏡等)、食物類、植物類、動物類、人體、衣物類、生活用品類、藥品或藥劑等醫療品、電子設備(液晶顯示裝置、EL顯示裝置、電視裝置或移動電話)等或者各物品的裝運標簽(參照圖17E及圖17F)等。
[0342]本發明的一個實施方式的RFIC4000以附著到物品表面上或者嵌入物品的方式固定。例如，RFIC4000嵌入在書本的紙張里，或者嵌入在包裝的有機樹脂中以在每個物品中固定。因為本發明的一個實施方式的RFIC4000實現了小型、薄型以及輕量，所以即使在固定到物品中也不會影響到該物品的設計性。此外，通過將根據本發明的一個方式的RFIC4000設置于鈔票、硬幣、有價證券類、不記名債券類或證件類等，可以賦予識別功能。通過利用該識別功能可以防止偽造。另外，可以通過在包裝用容器類、記錄媒體、個人物品、食物類、衣服、生活用品類或電子設備等中設置根據本發明的一個方式的RFIC，可以提高檢品系統等系統的效率。另外，通過在車輛類中安裝根據本發明的一個方式的RFIC，可以防止盜竊等而提高安全性。
[0343]如上所述，通過將本發明的一個實施方式的RFIC用于本實施方式所示的各用途，可以降低包括數據的寫入或讀出等的工作的功耗，因此能夠使最大通信距離長之外，即使在關閉電力供應的狀態下，也可以在極長的期間保持數據，所以上述RFIC適用于寫入或讀出的頻率低的用途。
[0344]本實施方式可以與任何本說明書中的其他實施方式適當地組合。
[0345]實施方式10
[0346]在本實施方式中，說明可用于本發明的一個實施方式的晶體管的氧化物半導體膜。
[0347]在本說明書中，“平行”意味著在兩條直線之間形成的角度大于或等于-10°且小于或等于10°，因此還包括該角度大于或等于-5°且小于或等于5°的情況。“垂直”意味著在兩條直線之間的角度大于或等于80°且小于或等于100°，因此還包括該角度大于或等于85°且小于或等于95°的情況。
[0348]在本說明書中，二方晶系及菱方晶系包括在六方晶系內。
[0349]氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體的例子包括c軸取向結晶氧化物半導體(CAAC-OS:C-Axis Aligned CrystallineOxide Semiconductor)、多晶氧化物半導體、微晶氧化物半導體以及非晶氧化物半導體等。
[0350]從其他觀點看來，氧化物半導體被分為非晶氧化物半導體和結晶氧化物半導體。作為結晶氧化物半導體的例子，包括單晶氧化物半導體、CAAC-0S、多晶氧化物半導體以及微晶氧化物半導體等。
[0351]首先，將對CAAC-OS進行說明。注意，也可以將CAAC-OS稱為包含c軸取向納米晶(CANC:C-Axis Aligned nanocrystals)的氧化物半導體。
[0352]CAAC-OS是具有多個c軸取向的結晶部(也稱為顆粒)的氧化物半導體之一。
[0353]在利用透射電子顯微鏡(TEM:Transmiss1nElectron Microscope)得到的CAAC-OS的亮視場圖像與衍射圖案的復合分析圖像(也稱為高分辨率TEM圖像)中，可以觀察到多個顆粒。然而，在高分辨率TEM圖像中，觀察不到顆粒間的明確的邊界，S卩，晶界(grainboundary)。因此，在CAAC-OS中，很少發生起因于晶界的電子迀移率的降低。
[0354]下面，將對利用TEM觀察的CAAC-OS進行說明。圖18A示出從大致平行于樣品表面的方向觀察到的CAAC-OS層的截面的高分辨率TEM圖像的一個例子。利用球面像差校正(Spherical Aberrat1n Corrector)功能得到高分辨率TEM圖像。將利用球面像差校正功能所得到的高分辨率TEM圖像特別稱為Cs校正高分辨率TEM圖像。例如可以使用日本電子株式會社制造的原子分辨率分析型電子顯微鏡JEM-ARM200F等得到Cs校正高分辨率TEM圖像。
[0355]圖18B是圖18A中的區域(I)的放大Cs校正高分辨率TEM圖像。圖18B示出在顆粒中金屬原子排列為層狀。各金屬原子層具有反映了形成CAAC-OS的面(在下文中，也將該面稱為形成面)或CAAC-OS的頂面的凸凹的結構并以平行于CAAC-OS的形成面或頂面的方式排列。
[0356]如圖18B所示，CAAC-OS具有特有的原子排列。圖18C中的輔助線示出特有的原子排列。由圖18B和圖18C可知，一個顆粒的尺寸大約為I nm至3nm，由顆粒的傾斜產生的空隙的尺寸大約為0.8nm。因此，也可以將顆粒稱為納米晶(nc:nanocrystal)。
[0357]在此，根據Cs校正高分辨率TEM圖像，以磚塊或塊體層疊的結構說明襯底5120上的CAAC-OS的顆粒5100的示意性配置(參照圖18D)。在圖18C中觀察到的顆粒傾斜的部分相當于圖18D所示的區域5161。
[0358]圖19A示出從大致垂直于樣品表面的方向觀察到的CAAC-OS的平面的Cs校正高分辨率TEM圖像。圖19B、圖19C和圖19D是圖19A中的區域(1)、區域(2)和區域(3)的放大Cs校正高分辨率TEM圖像。由圖19B、圖19C和圖19D可知在顆粒中金屬原子排列為三角形、四角形或六角形。但是，不同的顆粒之間金屬原子的排列沒有規律性。
[0359]接著，將說明利用X射線衍射(XRD:X-Ray Diffract1n)分析CAAC-0S。例如，當利用離面(out-of-P I ane)法分析包含InGaZnO4結晶的CAAC-OS的結構時，如圖20A所示在衍射角(2Θ)為31°附近出現峰值。由于該峰值來源于InGaZnO4結晶的(009)面，由此可知CAAC-OS中的結晶具有c軸取向性，并且c軸大致垂直于CAAC-OS的形成面或頂面的方向。
[0360]注意，在利用離面(out-of-plane)法的CAAC-0S的結構分析中，除了2Θ為31°附近的峰值以外，在2Θ為36°附近時也可能出現峰值。2Θ為36°附近的峰值表明CAAC-OS中的一部分包含不具有c軸取向性的結晶。優選的是，在利用離面(out-of-plane)法分析的CAAC-OS中，在2Θ為31°附近時出現峰值而在2Θ為36°附近時不出現峰值。
[0361]另一方面，在利用使X射線在大致垂直于c軸的方向上入射到樣品的面內(in-plane) 法的 CAAC-OS 的結構分析中 ，在 2Θ 為 56° 附近時出現峰值。該峰值來源于 InGaZnO4 結晶的(110)面。在CAAC-OS中，當在將2 Θ固定為56°附近并以樣品表面的法線向量為軸(Φ軸)旋轉樣品的條件下進行分析(Φ掃描)時，如圖20B所示，沒有明確地觀察到峰值。相比之下，在InGaZnO4的單晶氧化物半導體中，在將2Θ固定為56°附近來進行Φ掃描時，如圖20C所示，觀察到起因于與(110)面相等的結晶面的六個峰值。因此，由使用XRD的結構分析可知CAAC-OS中的a軸與b軸的方向不同。
[0362]接著，將說明利用電子衍射分析CAAC-OS。例如，當使束徑為300nm的電子束在平行于樣品表面的方向上入射到包含InGaZnO4結晶的CAAC-OS時，可能會獲得圖2IA所示的衍射圖案(也稱為選區透射電子衍射圖案)。在該衍射圖案中，包含起因于InGaZnO4結晶的(009)面的斑點。因此，由電子衍射也可知CAAC-OS所包含的顆粒具有c軸取向性并且c軸大致垂直于CAAC-OS的形成面或頂面的方向。另一方面，圖21B示出對相同的樣品在垂直于樣品面的方向上入射束徑為300nm的電子束得到的衍射圖案。如圖21B所示，觀察到環狀的衍射圖案。因此，由電子衍射也可知CAAC-OS所包含的顆粒的a軸和b軸不具有規則的取向性。可以認為圖21B中的第一環起因于InGaZnO4結晶的(010)面和(100)面等。另外，可以認為圖21B中的第二環起因于(110)面等。
[0363]另外，CAAC-OS是缺陷態密度低的氧化物半導體。作為氧化物半導體中的缺陷，例如有起因于雜質的缺陷和氧缺陷等。因此，可以將CAAC-OS看作雜質濃度低的氧化物半導體或者氧缺陷少的氧化物半導體。
[0364]包含于氧化物半導體的雜質可能成為載流子陷阱或載流子發生源。另外，氧化物半導體中的氧缺陷可能成為載流子陷阱或者當氫被俘獲時成為載流子發生源。
[0365]此外，雜質是指氧化物半導體的主要成分以外的元素，諸如氫、碳、硅或過渡金屬元素。例如，與氧化物半導體中的金屬元素相比，與氧的鍵合力更強的元素(具體地，硅等)從氧化物半導體中抽出氧，由此導致氧化物半導體的原子排列被打亂而使結晶性下降。另夕卜，由于鐵或鎳等重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，導致氧化物半導體的原子排列被打亂而使結晶性下降。
[0366]缺陷態密度低(氧缺陷少)的氧化物半導體可以具有低載流子密度。將這樣的氧化物半導體稱為高純度本征或實質上高純度本征的氧化物半導體。CAAC-OS的雜質濃度和缺陷態密度低。也就是說，CAAC-OS容易成為高純度本征或實質上高純度本征的氧化物半導體。因此，使用CAAC-OS的晶體管很少具有負閾值電壓的電特性(很少成為常導通)。高純度本征或實質上高純度本征的氧化物半導體的載流子陷阱少。被俘獲的電荷可能像固定電荷。因此，具有雜質濃度高且缺陷態密度高的氧化物半導體的晶體管可能具有不穩定的電特性。但是，使用CAAC-OS的晶體管電特性變動小且可靠性高。
[0367]由于CAAC-OS的缺陷態密度低，所以因光照射等而生成的載流子很少被缺陷態俘獲。因此，在使用CAAC-OS的晶體管中，起因于可見光或紫外光的照射的電特性的變動小。
[0368]接著，將說明微晶氧化物半導體。
[0369]在微晶氧化物半導體的高分辨率TEM圖像中有能夠觀察到結晶部的區域和不能明確地觀察到結晶部的區域。在大多數情況下，微晶氧化物半導體所包含的結晶部的尺寸大于或等于Inm且小于或等于10nm或者大于或等于Inm且小于或等于10nm。將包含尺寸大于或等于Inm且小于或等于1nm或者大于或等于Inm且小于或等于3nm的微晶的納米晶的氧化物半導體特別稱為納米晶氧化物半導體(nc_OS:nanocrystalline OxideSemi conductor)。例如，在nc_0S的高分辨率TEM圖像中，有時無法明確地觀察到晶界。注意，納米晶的來源有可能與CAAC-OS中的顆粒相同。因此，在下文中也可以將nc-OS的結晶部稱為顆粒。
[0370]在nc-0S中，微小的區域(例如，尺寸大于或等于Inm且小于或等于1nm的區域，特別是，尺寸大于或等于Inm且小于或等于3nm的區域)的原子排列具有周期性。nc-OS中的不同的顆粒之間結晶取向沒有規律性。因此，觀察不到整個膜的取向性。因此，根據分析方法，有時無法區分nc-OS與非晶氧化物半導體。例如，當利用使用其直徑比顆粒的尺寸大的X射線的XRD裝置通過離面(out-of-plane)法對nc-OS進行結構分析時，沒有出現表示結晶面的峰值。另外，在使用束徑(例如，大于或等于50nm)比顆粒的尺寸大的電子束對nc-OS進行電子衍射(電子衍射也可以稱為選區電子衍射)時，觀察到類似光暈圖案的衍射圖案。另一方面，當使用束徑接近或小于顆粒的尺寸的電子束時，在nc-OS的納米束電子衍射圖案中出現斑點。另外，在nc-OS的納米束電子衍射圖案中，有時出現具有高亮度的圓形(環狀)圖案的區域。另外，在nc-OS層的納米束電子衍射圖案中，有時在環狀區域內出現多個斑點。
[0371]由于上述顆粒(納米晶)之間的結晶取向沒有規律性，所以也可以將nc-OS稱為包含無規取向納米晶(RANC:Random Aligned nanocrystals)的氧化物半導體或包含無取向納米晶(NANC:Non-Aligned nanocrystals)的氧化物半導體。
[0372]因此，nc-OS是與非晶氧化物半導體相比規律性高的氧化物半導體。因此，nc-OS容易具有比非晶氧化物半導體低的缺陷態密度。但是，nc-OS中的不同的顆粒之間晶體取向沒有規律性。所以，nc-OS的缺陷態密度比CAAC-OS高。
[0373]接著，將說明非晶氧化物半導體。
[0374]非晶氧化物半導體是具有混亂的原子排列且不具有結晶部的氧化物半導體。例如，像石英那樣，非晶氧化物半導體具有無定形狀態。
[0375]在非晶氧化物半導體的高分辨率TEM圖像中無法發現結晶部。
[0376]在使用XRD裝置通過離面(out-of-plane)法對非晶氧化物半導體進行結構分析時，沒有出現表示結晶面的峰值。在對非晶氧化物半導體進行電子衍射時，觀察到光暈圖案。另外，在對非晶氧化物半導體進行納米束電子衍射時，觀察不到斑點而只出現光暈圖案。
[0377]關于非晶結構有各種見解。例如，有時將原子排列完全不具有有序性的結構稱為完全的非晶結構(completeIy amorphous structure)。同時，也將到最接近原子間距或到第二接近原子間距具有有序性而不具有長程有序性的結構稱為非晶結構。因此，根據最嚴格的定義，即使是原子排列略微具有有序性的氧化物半導體也不容許被稱為非晶氧化物半導體。至少不能將具有長程有序性的氧化物半導體稱為非晶氧化物半導體。因此，由于具有結晶部，例如不能將CAAC-OS和nc-OS稱為非晶氧化物半導體或完全的非晶氧化物半導體。
[0378]注意，氧化物半導體可以具有介于nc-OS與非晶氧化物半導體之間的結構。將具有這樣的結構的氧化物半導體特別稱為類非晶(amorphous-like)氧化物半導體(a-1 ikeOS)。
[0379]在a-l ike OS的高分辨率TEM圖像中，可能觀察到空洞(void)。另外，在高分辨率TEM圖像中，存在能夠明確地觀察到結晶部的區域和不能觀察到結晶部的區域。
[0380]由于a-likeOS包含空洞，所以其具有不穩定的結構。為了證明與CAAC-0S及nc_0S相比a-like OS具有不穩定的結構，下面將示出電子照射所導致的結構變化。
[0381 ] 作為進行電子照射的樣品，準備a-l ike OS(樣品A)、nc_0S(樣品B)和CAAC-OS (樣品C)。每個樣品都是In-Ga-Zn氧化物。
[0382]首先，取得各樣品的高分辨率截面TEM圖像。由高分辨率截面TEM圖像可知，每個樣品都具有結晶部。
[0383]注意，如下那樣決定將哪部分看作結晶部。例如，已知InGaZnO4結晶的單位晶格具有在c軸方向上層疊的包括三個In-O層和六個Ga-Zn-O層的9個層的結構。這些彼此鄰近的層的間距與(009)面的晶格間距(也稱為d值)相等，由結晶結構分析求出該值為0.29nm。由此，可以將晶格條紋間的晶格間距大于或等于0.28nm且小于或等于0.30nm的部分看作InGaZnO4結晶部。每個晶格條紋對應于InGaZnO4結晶的a_b面。
[0384]圖22示出各樣品的結晶部(22個部分至45個部分)的平均尺寸的變化。注意，結晶部尺寸相當于晶格條紋的長度。由圖22可知，a-likeOS中的結晶部的尺寸隨著累積電子劑量的增加而變大。具體而言，如圖22中的(I)所示，可知在TEM觀察的初期尺寸為1.2nm左右的結晶部(也稱為初始晶核)在累積電子劑量為4.2X108e—/nm2時生長到2.6nm左右。相比之下，nc-OS和CAAC-OS的結晶部的尺寸從開始電子照射到累積電子劑量變為4.2X108eVnm2幾乎沒有變化。具體而言，如圖22中的(2)及(3)所示，無論累積電子劑量如何，nc-OS及CAAC-OS的平均結晶尺寸都分別為I.4nm左右及2.Inm左右。
[0385]如此，電子照射引起a-like OS中的結晶部的生長。相反地，在nc_0S和CAAC-0S中，幾乎沒有電子照射所引起的結晶部的生長。因此，與CAAC-OS及nc-OS相比a-like OS具有不穩定的結構。
[0386]此外，由于a-like OS包含空洞，所以其密度比nc_0S及CAAC-0S低。具體地，a_likeOS的密度高于或等于具有相同組成的單晶氧化物半導體的密度的78.6%且低于其密度的92.3% ^c-OS的密度及CAAC-OS的密度高于或等于具有相同組成的單晶氧化物半導體的密度的92.3%且低于其密度的100 %。注意，很難形成密度低于單晶氧化物半導體的密度的78%的氧化物半導體。
[0387]例如，在具有In:Ga:Zn= l: 1:1的原子個數比的氧化物半導體中，具有菱形晶體結構的單晶InGaZnO4的密度為6.357g/cm3。因此，在具有In:Ga:Zn = l:l:l的原子個數比的氧化物半導體中，a-like OS的密度大于或等于5.0g/cm3且低于5.9g/cm3。例如，在具有In:Ga:Zn= 1:1:1的原子個數比的氧化物半導體中，nc-0S的密度和CAAC-OS的密度都高于或等于5.9g/cm3 且低于 6.3g/cm3。
[0388]注意，有時不存在相同組成的單晶。此時，通過以任意比例組合組成不同的單晶氧化物半導體，可以估計出相當于所希望的組成的單晶氧化物半導體的密度。根據組成不同的單晶氧化物半導體的組合比例利用加權平均可以計算出所希望的組成的單晶氧化物半導體的密度。注意，優選盡可能利用較少種類的單晶氧化物半導體來計算密度。
[0389]如上所述，氧化物半導體具有各種結構及各種特性。注意，氧化物半導體例如可以是包括非晶氧化物半導體、a-like OS、微晶氧化物半導體和CAAC-OS中的兩種或更多膜的疊層。
[0390]例如，CAAC-OS膜可以通過使用多晶氧化物半導體濺鍍靶材的濺鍍法來形成。
[0391]在氧化物半導體132使用In-M-Zn氧化物(M是Ga、Y、Zr、La、Ce或Nd)形成，并且被用來形成氧化物半導體132的派鍍革E材中的111、]\1及211的原子數比為&1: b1: ci的情況下，ai/bi優選大于或等于1/3且小于或等于6，更優選大于或等于I且小于或等于6，并且，(^/匕優選大于或等于1/3且小于或等于6，更優選大于或等于I且小于或等于6。注意，當d/h大于或等于I且小于或等于6時，作為氧化物半導體132容易形成CAAC-OS膜。靶材中的In、M及Zn的原子數比的典型例子為1:1:1、3:1:2及5:5:6。
[0392]在氧化物半導體131及氧化物半導體133分別使用In-M-Zn氧化物(M是Ga、Y、Zr、La、Ce或Nd)形成，并且被用來形成氧化物半導體131及氧化物半導體133的濺鍍靶材中的111、]\1及211的原子數比為32: b2: C2的情況下，a2/b2優選小于ai/bi，并且，C2/b2優選大于或等于1/3且小于或等于6，更優選大于或等于I且小于或等于6。注意，當C2/b2大于或等于I且小于或等于6時，作為氧化物半導體131及氧化物半導體133容易形成CAAC-OS膜。靶材中的In、M及Zn的原子數比的典型例子為1:3:2、1:3:3、1:3:4及1:3:6。
[0393 ]本實施方式可以與任何本說明書中的其他實施方式適當地組合。
[0394] 本申請基于2013年12月26日提交到日本專利局的日本專利申請N0.，通過引用將其完整內容并入在此。
【主權項】
1.一種半導體裝置，包括: 襯底； 所述襯底上的第一絕緣膜，該第一絕緣膜包括第一開口 ； 覆蓋所述第一絕緣膜的一部分的第二絕緣膜，該第二絕緣膜包括包含所述第一開口的第二開口； 所述第一開口中的第一導電膜；以及 所述第一導電膜上且在所述第一開口中的第二導電膜， 其中，所述第一絕緣膜夾在所述第二絕緣膜與所述第一導電膜的側表面之間， 所述第一導電膜夾在所述第二導電膜與所述第一絕緣膜的側表面之間， 并且，所述第一絕緣膜、所述第二絕緣膜、所述第一導電膜及所述第二導電膜均包括水平頂表面，所有所述水平頂表面位于相同的高度。2.根據權利要求1所述的半導體裝置，還包括所述襯底上的膜， 其中所述第一絕緣膜及所述第一導電膜均位于所述膜上且與所述膜接觸。3.根據權利要求1所述的半導體裝置， 其中所述第一導電膜包括Cu-X合金，其中X為Mn、N1、Cr、Fe、Co、Mo、Ta、T1、Zr、Mg、Ca或這些元素中兩個以上的混合物， 并且所述第二導電膜包括Cu。4.根據權利要求3所述的半導體裝置， 其中所述第一導電膜與所述第二導電膜直接接觸。5.根據權利要求3所述的半導體裝置， 其中所述第一絕緣膜包括氧， 所述第一導電膜與所述第一絕緣膜直接接觸， 并且X的氧化物形成在所述第一導電膜與所述第一絕緣膜之間的界面。6.—種半導體裝置，包括: 襯底； 所述襯底上的第一基底膜； 所述第一基底膜上的第二基底膜； 所述第二基底膜上的氧化物半導體； 所述氧化物半導體上的柵極絕緣膜； 所述柵極絕緣膜上的第一絕緣膜，該第一絕緣膜包括第一開口 ； 覆蓋所述第一絕緣膜的一部分的第二絕緣膜，該第二絕緣膜包括包含所述第一開口的第二開口；以及柵電極，包括: 所述第一開口中的第一導電膜；以及 所述第一導電膜上且在所述第一開口中的第二導電膜， 其中，所述第一絕緣膜夾在所述第二絕緣膜與所述第一導電膜的側表面之間， 所述第一導電膜夾在所述第二導電膜與所述第一絕緣膜的側表面之間， 并且，所述第一絕緣膜、所述第二絕緣膜、所述第一導電膜及所述第二導電膜均包括水平頂表面，所有所述水平頂表面位于相同的高度。7.根據權利要求6所述的半導體裝置， 其中所述第一絕緣膜及所述第一導電膜均位于所述柵極絕緣膜上且與所述柵極絕緣膜接觸。8.根據權利要求6所述的半導體裝置， 其中所述第一導電膜包括Cu-X合金，其中X為Mn、N1、Cr、Fe、Co、Mo、Ta、T1、Zr、Mg、Ca或這些元素中兩個以上的混合物， 并且所述第二導電膜包括Cu。9.根據權利要求8所述的半導體裝置， 其中所述第一導電膜與所述第二導電膜直接接觸。10.根據權利要求8所述的半導體裝置， 其中所述第一絕緣膜包括氧， 所述第一導電膜與所述第一絕緣膜直接接觸， 并且X的氧化物形成在所述第一導電膜與所述第一絕緣膜之間的界面處。11.根據權利要求6所述的半導體裝置， 其中所述第一絕緣膜與所述柵極絕緣膜的側表面直接接觸。12.根據權利要求6所述的半導體裝置， 其中所述第一基底膜及所述第一絕緣膜均具有阻擋氫及氧的功能。13.根據權利要求6所述的半導體裝置， 其中除了源極和漏極的電接觸之外，所述氧化物半導體被所述第二基底膜及所述柵極絕緣膜完全圍繞。14.根據權利要求6所述的半導體裝置， 其中除了源極和漏極的電接觸之外，所述氧化物半導體被所述第二基底膜、所述柵極絕緣膜及所述第一絕緣膜完全圍繞。15.根據權利要求6所述的半導體裝置，還包括分別與所述氧化物半導體電接觸的源電極及漏電極， 其中所述源電極及所述柵電極夾在所述柵電極與所述氧化物半導體之間。16.—種半導體裝置的制造方法，包括如下步驟: 在襯底上形成犧牲層； 在所述犧牲層上形成第一絕緣膜； 在所述第一絕緣膜上形成第二絕緣膜； 去除所述第一絕緣膜的頂部、所述第二絕緣膜的頂部及所述犧牲層的頂部而使所述犧牲層的頂表面露出； 去除其頂表面露出了的所述犧牲層； 在所述第一絕緣膜及所述第二絕緣膜上形成第一導電膜； 在所述第一導電膜上形成第二導電膜；以及 去除所述第一導電膜的頂部及所述第二導電膜的頂部，使得所述第一導電膜的頂表面及所述第二導電膜的頂表面位于相同的高度，使得所述第二絕緣膜的頂表面被露出。17.根據權利要求16所述的半導體裝置的制造方法， 其中對于去除所述第一絕緣膜的所述頂部、所述第二絕緣膜的所述頂部、所述第一導電膜的所述頂部及所述第二導電膜的所述頂部，利用化學機械拋光法。18.根據權利要求16所述的半導體裝置的制造方法，還包括如下步驟: 在所述襯底上形成第一基底膜； 在所述第一基底膜上形成第二基底膜； 在所述第二基底膜上形成氧化物半導體；以及 在所述氧化物半導體上形成柵極絕緣膜； 其中所述犧牲層形成在所述柵極絕緣膜上。19.根據權利要求18所述的半導體裝置的制造方法，還包括如下步驟: 將所述犧牲層用作掩模而對所述氧化物半導體及所述柵極絕緣膜進行圖案化。
【文檔編號】H05B33/14GK105849875SQ201480070814
【公開日】2016年8月10日
【申請日】2014年12月22日
【發明人】宮人秀和
【申請人】株式會社半導體能源研究所