三維半導體器件的制作方法
【專利摘要】本發明提供了一種三維半導體器件，包括：襯底，其包括接觸區、虛設區和單元陣列區；以及堆疊結構，其包括垂直地堆疊在所述襯底上的多個電極。在所述接觸區上，各個電極以這樣的方式設置：各個電極中下面的一個電極具有被上面的一個電極所暴露的末端，從而具有階梯式結構。在所述虛設區上，至少兩個電極的末端具有位于實質上相同的水平位置處的側壁。
【專利說明】三維半導體器件
[0001]相關申請的交叉引用
[0002]本申請要求于2015年3月31日在韓國知識產權局提交的韓國專利申請N0.10-的優先權，其全部公開內容以引用合并于此。
技術領域
[0003]本發明構思的各示例實施例涉及半導體器件，并且特別地，涉及高度集成的三維半導體器件。
【背景技術】
[0004]需要半導體器件的更高的集成度，以滿足消費者對卓越性能和低廉價格的需求。在半導體存儲器件的情況下，由于其集成度是確定產品價格的重要因素，因此特別要求增加的集成度。在典型的二維或平面半導體存儲器件的情況下，由于其集成度主要由單位存儲器單元所占用的面積決定，因此集成度在很大程度上受精細圖案形成技術的影響。然而，增加圖案精細度所需的極為昂貴的工藝裝備對增加二維或平面半導體器件的集成度造成了實際的限制。
[0005]為了克服這樣的限制，提出了包括三維排列的存儲器單元的三維(3D)半導體器件。然而，在實現3D半導體存儲器件的低成本、大規模生產中存在顯著的制造性障礙，特別是在維持或超過其2D對應物的操作可靠性的3D器件的大規模制造中。

【發明內容】

[0006]本發明構思的各示例實施例提供高度集成的三維半導體器件。
[0007]根據本發明構思的示例實施例，一種三維半導體器件可以包括:襯底，其包括接觸區、虛設區和單元陣列區；以及堆疊結構，其包括垂直地堆疊在所述襯底上的多個電極。在所述接觸區上，各個電極以這樣的方式設置:各個電極中下面的一個電極具有被其上面的一個電極所暴露的末端，從而具有階梯式結構。在所述虛設區上，至少兩個電極的末端可以具有位于實質上相同的水平位置處的側壁。
[0008]在一些實施例中，所述接觸區可以進一步包括在第一方向上彼此分隔開并且彼此相對的第一接觸區和第二接觸區，所述單元陣列區插入于在所述第一接觸區和第二接觸區之間。所述虛設區可以進一步包括在垂直于所述第一方向的第二方向上彼此分隔開并且彼此相對的第一虛設區和第二虛設區，所述單元陣列區插入在所述第一虛設區和第二虛設區之間。
[0009]在一些實施例中，所述第一接觸區上的電極和所述第二接觸區上的電極可以具有相對于彼此對稱地排列的末端。
[0010]在一些實施例中，在所述第二接觸區上，至少兩個電極的末端可以具有位于實質上相同的水平位置處的側壁。
[0011]在一些實施例中，所述第一虛設區上的電極和所述第二虛設區上的電極可以具有相對于彼此對稱地排列的末端。
[0012]在一些實施例中，所述第一虛設區上的電極和所述第二虛設區上的電極可以具有相對于彼此不對稱地排列的末端。
[0013]在一些實施例中，所述半導體器件還可以包括分別與所述接觸區上的電極的末端電連接的接觸插塞。
[0014]在一些實施例中，在所述接觸區上，電極的末端可以位于相對于所述襯底的頂表面以第一斜率傾斜的平面上，并且在所述虛設區上，電極的末端可以位于相對于所述襯底的頂表面以第二斜率傾斜的平面上。所述第二斜率可以大于所述第一斜率。
[0015]在一些實施例中，所述半導體器件還可以包括:垂直結構，其設置在所述單元陣列區上以穿過所述堆疊結構；以及存儲器元件，其插入在所述垂直結構與所述電極之間。
[0016]根據本發明構思的示例實施例，一種三維半導體器件可以包括:襯底，其包括:在第一方向上彼此相對的第一接觸區和第二接觸區；在垂直于所述第一方向的第二方向上彼此相對的第一虛設區和第二虛設區；以及位于所述第一接觸區與第二接觸區之間并且位于所述第一虛設區與第二虛設區之間的單元陣列區；以及堆疊結構，其包括垂直地堆疊在所述襯底上的多個電極。所述第一接觸區在所述第一方向上的水平長度可以大于所述第一虛設區在所述第二方向上的水平長度。
[0017]在一些實施例中，所述第一接觸區在所述第一方向上的水平長度可以實質上等于位于所述第一接觸區上的電極的部分的水平長度中最長的水平長度，并且所述第一虛設區在所述第二方向上的水平長度可以實質上等于位于所述第一虛設區上的電極的部分的水平長度中最長的水平長度。
[0018]在一些實施例中，所述第二接觸區在所述第一方向上的水平長度可以實質上等于所述第一接觸區在所述第一方向上的水平長度。
[0019]在一些實施例中，所述第二接觸區在所述第一方向上的水平長度可以小于所述第一接觸區在所述第一方向上的水平長度。在一些實施例中，所述第二虛設區在所述第二方向上的水平長度可以實質上等于所述第一虛設區在所述第二方向上的水平長度。
[0020]在一些實施例中，所述第二虛設區在所述第二方向上的水平長度可以小于所述第一虛設區在所述第二方向上的水平長度。
[0021]在一些實施例中，在所述第一接觸區上，各個電極可以以這樣的方式設置:各個電極中下面的一個電極具有被其上面的一個電極所暴露的末端，從而具有階梯式結構。所述半導體器件還可以包括接觸插塞，每一個接觸插塞電連接至所述電極中的對應的一個電極的暴露的末端。
[0022]根據本發明構思的示例實施例，一種三維半導體器件可以包括:襯底，其包括陣列區以及包圍所述陣列區的第一區到第四區；以及堆疊結構，其包括垂直地堆疊在所述襯底上的多個電極。所述第一區到第四區中的至少兩個相鄰的區可以具有彼此不同的寬度。
[0023]在一些實施例中，所述第一區到第四區中的相對的一對可以具有實質上相同的寬度。
[0024]在一些實施例中，所述第一區到第四區可以具有彼此不同的寬度。
[0025]在一些實施例中，所述半導體器件還可以包括接觸插塞，其設置在所述第一區到第四區中的一個上，并且電連接至其上的電極的末端。所述第一區到第四區中的所述一個可以具有所述第一區到第四區中最大的寬度。
【附圖說明】
[0026]通過下面結合附圖的簡要描述，將更加清楚地理解各示例實施例。附圖表示本文描述的非限制性的各示例實施例。
[0027]圖1為示出根據本發明構思的示例實施例的三維半導體存儲器件的示意性布局的示圖。
[0028]圖2為示出根據本發明構思的示例實施例的三維半導體存儲器件的框圖。
[0029]圖3為示出根據本發明構思的示例實施例的三維半導體存儲器件的存儲器單元陣列的不意電路圖。
[0030]圖4為示出根據本發明構思的示例實施例的三維半導體存儲器件的存儲器單元陣列的透視圖。
[0031]圖5A為示出根據本發明構思的示例實施例的三維半導體存儲器件的存儲器單元區域的俯視圖。
[0032]圖5B為示出圖5A的部分‘A’的放大透視圖。
[0033]圖6A為沿著線1-Γ截取的圖5A的三維半導體存儲器件的截面圖。
[0034]圖6B為示出圖6A的部分‘A’的放大截面圖。
[0035]圖7為沿著線ΙΙ-ΙΓ截取的圖5A的三維半導體存儲器件的截面圖。
[0036]圖8為沿著線II1-1II’截取的圖5A的三維半導體存儲器件的截面圖。
[0037]圖9A為示出根據本發明構思的其他示例實施例的三維半導體存儲器件的存儲器單元區域的俯視圖。
[0038]圖9B為示出圖9A的部分‘A ’的放大透視圖。
[0039]圖10為沿著線1-Γ截取的圖9A的三維半導體存儲器件的截面圖。
[0040]圖11為沿著線ΙΙ-ΙΓ截取的圖9A的三維半導體存儲器件的截面圖。
[0041 ]圖12為沿著線ΙΙΙ-ΙΙΓ截取的圖9A的三維半導體存儲器件的截面圖。
[0042]圖13A為示出根據本發明構思的其他示例實施例的三維半導體存儲器件的存儲器單元區域的俯視圖。
[0043 ]圖13B為示出圖13A的部分‘ A ’的放大透視圖。
[0044]圖14為沿著線1-Γ截取的圖13A的三維半導體存儲器件的截面圖。
[0045]圖15為沿著線ΙΙ-ΙΓ截取的圖13A的三維半導體存儲器件的截面圖。
[0046]圖16為沿著線ΙΙΙ-ΙΙΓ截取的圖13A的三維半導體存儲器件的截面圖。
[0047]圖17至圖24為示出制造根據本發明構思的示例實施例的三維半導體器件的方法的截面圖。
[0048]圖25為示出包括根據本發明構思的示例實施例的三維半導體存儲器件的存儲器系統的示例的示意框圖。
[0049]圖26為示出包括根據本發明構思的示例實施例的三維半導體存儲器件的存儲器卡的示例的示意框圖。
[0050]圖27為示出包括根據本發明構思的示例實施例的三維半導體存儲器件的信息處理系統的示例的示意框圖。
[0051]應當注意，這些附圖旨在說明在特定示例實施例中利用的方法、結構和/或材料的一般特性，并且對下面提供的書面描述進行補充。然而這些附圖并未按照比例繪制，并且可以并不精確地反映任何給定實施例的精確的結構特性或性能特性，并且不應解釋為限定或者限制示例實施例所涵蓋的數值范圍或屬性。例如，為了清楚起見，可以縮小或放大分子、層、區域和/或結構元件的相對厚度及位置。在不同附圖中使用相似或相同的附圖標記旨在表示存在相似或相同的元件或特征。
【具體實施方式】
[0052]現在將參照示出示例實施例的附圖更加全面地描述本發明構思的示例實施例。然而，本發明構思的示例實施例可按照許多不同的形式實現，并且不應理解為限于本文闡述的實施例。相反，提供這些實施例是為了使得本公開將是徹底和完整的，并且將向本領域普通技術人員充分地傳達示例實施例的構思。在附圖中，為了清楚起見放大了層和區域的厚度。附圖中相同的附圖標記表示相同的元件，因此將省略對其的描述。
[0053]應當理解，當一個元件被稱作“連接至”或者“耦接至”另一元件時，所述一個元件可以直接“連接至”或者“親接至”另一元件，或者也可以存在中間元件。與此相反，當一個元件被稱作“直接連接至”或“直接耦接至”另一元件時，則不存在中間元件。相同的附圖標記始終表示相同的元件。如本文所使用的那樣，術語“和/或”包括相關所列項目中的一個或多個的任意和所有組合。應當按照相同的方式理解用于描述元件或層之間的關系的其他詞語(例如，“位于……之間”與“直接位于……之間”、“鄰近”與“直接鄰近”、“位于……上”與“直接位于……上”)。
[0054]應當理解，雖然可在本文中使用術語“第一”、“第二”等來描述不同的元件、部件、區域、層和/或部分，但是這些元件、部件、區域、層和/或部分不應受限于這些術語。這些術語僅用于將一個元件、部件、區域、層或部分與另一個區域、層或部分區分開。因此，下文討論的第一元件、第一部件、第一區域、第一層或第一部分可以被稱作第二元件、第二部件、第二區域、第二層或第二部分而沒有脫離示例實施例的指教。
[0055]為了便于描述，本文可使用空間相對術語，諸如“之下”、“位于……下方”、“下部”、“位于……上方”、“上部”等來描述附圖所示的一個元件或特征與另一個(一些)元件或特征的相互關系。應當理解，空間相對術語旨在涵蓋使用中或操作中的器件的除附圖所示的指向之外的不同的指向。例如，如果圖中的器件被翻轉，則被描述為“位于”其他元件或特征“下方”或者“在”其他元件或特征“之下”的元件將指向為“位于”其他元件或特征“上方”。因此，示例性術語“位于……下方”可涵蓋“位于……上方”和“位于……下方”這兩個指向。器件可另外地進行指向(旋轉90度或以其他指向)，并相應地解釋本文所使用的空間相對描述
Τ.κ| ο
[0056]本文中使用的術語的目的只是在于描述特定實施例，并不旨在限制示例實施例。如在本文中使用的，單數形式“一個”、“一”以及“該”旨在同樣包括復數形式，除非上下文另外明確表示。還應當理解，當術語“包括”、“包括……的”、“包含”和/或“包含……的”用于本文時，其指示了存在所述特征、整體、步驟、操作、元件和/或部件，但并不排除存在或增加其他一個或多個特征、整體、步驟、操作、元件、部件和/或它們的集合。
[0057]在本文中參照作為示例實施例的理想實施例(和中間結構)的示意性說明的截面圖來描述本發明構思的示例實施例。因此，由例如制造技術和/或公差而導致的示意圖中的形狀的變化是可預期的。因此，本發明構思的示例實施例不應理解為限于本文示出的區域的特定形狀，而是應當包括由例如制造而導致的形狀偏差。例如，附圖中示為矩形的注入區可具有圓形特征或曲線特征，以及/或者在其邊緣處的注入濃度的梯度變化，而非從注入區到非注入區的二元變化。同樣地，通過注入形成的掩埋區可導致在掩埋區與通過其發生注入的表面之間的區域中的一些注入。因此，附圖示出的區域其本質上是示意性的，而且它們的形狀并非旨在說明器件中的區域的實際形狀，也并非旨在限定示例實施例的范圍。
[0058]如本發明實體所實現的那樣，根據本文描述的各種實施例的器件以及形成器件的方法可在諸如集成電路等微電子器件中實施，其中根據本文描述的各種實施例的多個器件集成在同一個微電子器件中。因此，在所述微電子器件中，本文所示的(各)截面圖可在不需要相互正交的兩個不同的方向上重復。因此，基于微電子器件的功能，實施根據本文描述的各種實施例的器件的微電子器件的俯視圖可以包括以陣列和/或二維圖案布置的多個器件。
[0059]根據本文描述的各種實施例的器件可以散布于其他器件中，這取決于微電子器件的功能。此外，根據本文描述的各種實施例的微電子器件可以在第三方向上重復，以提供三維集成電路，所述第三方向可與所述兩個不同方向正交。
[0060]因此，本文所示的(各)截面圖為根據本文描述的各種實施例的多個器件提供了支持，這些器件在俯視圖中沿著兩個不同方向延伸，以及/或者在透視圖中在三個不同方向上延伸。例如，在器件/結構的截面圖中示出了單個有源區時，該器件/結構可以包括其上的多個有源區和晶體管結構(或者存儲器單元結構、柵極結構等，視情況而定)，如器件/結構的俯視圖將會示出的那樣。
[0061]除非另有定義，否則本文所使用的所有術語(包括技術術語和科學術語)具有與本發明構思的示例實施例所屬領域的普通技術人員之一的通常理解相同的含義。還應當理解，諸如在常用詞典中定義的那些術語應當被解釋為具有與相關技術領域的上下文中一致的含義，并且不應理想化或者過于形式化地進行解釋，除非在本文中明確地這樣進行了定義。
[0062]圖1為示出根據本發明構思的示例實施例的三維半導體存儲器件的布局的示意圖。圖2為示出根據本發明構思的示例實施例的三維半導體存儲器件的框圖。
[0063]參照圖1，三維半導體存儲器件可以包括單元陣列區CAR和外圍電路區。外圍電路區可以包括至少一個行解碼器區ROW DCR、至少一個頁緩沖器區PBR以及至少一個列解碼器區COL DCR。此外，接觸區CTR可以設置在單元陣列區CAR與每個行解碼器區ROW DCR之間。
[0064]參照圖1和圖2，包括多個存儲器單元的存儲器單元陣列I可以設置在單元陣列區CAR上。除了存儲器單元之外，存儲器單元陣列I還可以包括電連接至存儲器單元的字線和位線。在示例實施例中，存儲器單元陣列I可以包括多個存儲器塊BLKO至BLKn，每個存儲器塊配置為獨立地執行擦除操作。將參照圖3和圖4更詳細地描述存儲器單元陣列I。
[0065]在每個行解碼器區ROW DCR中，行解碼器2可以設置為允許在存儲器單元陣列I中選擇字線。在每個接觸區CTR中，互連結構可以設置為將存儲器單元陣列I連接至行解碼器
2。行解碼器2可以配置為:按照將要輸入的地址信息，從存儲器單元陣列I的存儲器塊BLKO至BLKn中選擇特定的一個，并且還從所選擇的存儲器塊的字線中選擇特定的一個。另外，行解碼器2可以配置為:響應于來自控制電路(未示出)的控制信號，自適應地向所選擇的字線和未選擇的字線提供在電壓生成器(未示出)中生成的字線電壓。
[0066]在每個頁緩沖器區PBR中，至少一個頁緩沖器3可以設置為讀出存儲在各存儲器單元中的數據。根據操作模式，每個頁緩沖器3可以執行對將要存儲在存儲器單元中的數據進行臨時存儲的處理，或者執行將存儲在存儲器單元中的數據讀取出的處理。例如，頁緩沖器3可以在編程操作模式中作為寫驅動器運行，或者在讀取操作模式中作為感測放大器運行。
[0067]連接至存儲器單元陣列I的位線的列解碼器4可以設置在每個列解碼器區COL DCR中。列解碼器4可以配置為在頁緩沖器3與外部裝置(例如，存儲器控制器)之間提供數據傳輸路徑。
[0068]圖3為示出根據本發明構思的示例實施例的三維半導體存儲器件的存儲器單元陣列的不意電路圖。
[0069]參照圖3，三維半導體存儲器件可以包括存儲器單元陣列，其中設置有公共源極線CSL、多個位線BL以及多個單元串CSTR。
[0070]位線BL可以二維地排列，并且多個單元串CSTR并聯連接至每一條位線BL。單元串CSTR可以共同連接至公共源極線CSL。換言之，多個單元串CSTR可以設置在多條位線BL與公共源極線CSL之間。在某些實施例中，多條公共源極線CSL可以二維地排列在襯底上。在示例實施例中，各條公共源極線CSL上可以施加同一個電壓，但是在其他示例實施例中，各條公共源極線CSL可以彼此分開，并且可以被獨立地控制。
[0071 ]單元串CSTR中的每一個可以包括:接地選擇晶體管GST，其連接至公共源極線CSL ；串選擇晶體管SST，其連接至各條位線BL之一；以及多個存儲器單元晶體管MCT，其設置在接地選擇晶體管GST與串選擇晶體管SST之間。另外，存儲器單元晶體管MCT可以串聯連接至接地選擇晶體管GST和串選擇晶體管SST。
[0072]公共源極線CSL可以共同連接至各單元串CSTR的接地選擇晶體管GST的源極。另夕卜，至少一條接地選擇線GSL、多條字線WLO至WL3以及多條串選擇線SSL可以布置在公共源極線CSL與位線BL之間，以分別作為接地選擇晶體管GST、存儲器單元晶體管MCT以及串選擇晶體管SST的柵電極。存儲器單元晶體管MCT中的每一個可以包括數據存儲元件。
[0073]圖4為示出根據本發明構思的示例實施例的三維半導體存儲器件的存儲器單元陣列的透視圖。
[0074]參照圖4，公共源極線CSL可以是布置在襯底100上的導電層，或者是形成在襯底100中的雜質區145。位線BL可以是從襯底100垂直地分隔開的導電圖案(例如金屬線)。位線BL可以二維地排列，并且多個單元串CSTR可以并聯連接至每一個位線BL。因此，單元串CSTR可以二維地排列在公共源極線CSL或者襯底100上。
[0075]每個單元串CSTR可以包括布置在公共源極線CSL與位線BL之間的多條接地選擇線GSLl和GSL2、多條字線WLO至WL3以及多條串選擇線SSLl和SSL2。在一些實施例中，串選擇線SSLl和SSL2可以作為圖3的串選擇線SSL，接地選擇線GSLl和GSL2可以作為圖3的接地選擇線GSL。接地選擇線GSLl和GSL2、字線WLO至WL3以及串選擇線SSLl和SSL2可以是堆疊在襯底100上的導電圖案(S卩，柵電極)。
[0076]另外，每個單元串CSTR可以包括從公共源極線CSL垂直延伸的垂直結構VS，并且垂直結構VS可以連接至位線BL。垂直結構VS可以形成為穿過接地選擇線GSLl和GSL2、字線WLO至WL3以及串選擇線SSLl和SSL2。換言之，垂直結構VS可以穿過堆疊在襯底100上的多個導電圖案。
[0077]在示例實施例中，垂直結構VS可以由半導體材料形成，或者包括半導體材料，并且可以包括:連接至襯底100的第一半導體圖案SPl以及插入在第一半導體圖案SPl與數據存儲層DS之間的第二半導體圖案SP2。此外，垂直結構VS可以包括漏極區D。漏極區D可以形成在垂直結構VS的頂部中。
[0078]數據存儲層DS可以布置在字線WLO至WL3與垂直結構VS之間。在示例實施例中，數據存儲層DS可以是電荷存儲層。例如，數據存儲層DS可以是俘獲絕緣層、浮置柵電極或具有導電納米點的絕緣層之一，或者包括俘獲絕緣層、浮置柵電極或具有導電納米點的絕緣層之一。可以用Fowler-Nordheim FN隧穿效應改變存儲在數據存儲層DS中的數據，可以由垂直結構VS與字線WLO至WL3之間的電壓差引起該隧穿效應。在某些實施例中，數據存儲層DS可以包括配置為基于其他物理效應在其中存儲數據的層(例如，表現出可相變屬性或可變電阻屬性)。
[0079]在示例實施例中，數據存儲層DS可以包括:垂直圖案VP，其設置為穿過字線WLO至WL3;以及水平圖案HP，其布置在字線WLO至WL3與垂直圖案VP之間，以覆蓋字線WLO至WL3的頂表面和底表面。
[0080]作為晶體管的柵極絕緣層的介電層可以設置在接地選擇線GSLl和GSL2與垂直結構VS之間，或者設置在串選擇線SSLl和SSL2與垂直結構VS之間。這里，介電層可以由與數據存儲層DS相同的材料形成，并且，在某些實施例中，它可以由與傳統MOSFET的柵極絕緣層的材料相同的材料(例如，氧化硅)形成。
[0081 ] 在這個結構中，垂直結構VS與接地選擇線GSLl和GSL2、字線WLO至WL3以及串選擇線SSLl和SSL2相結合，可以構成用垂直結構VS作為信道區的金屬氧化物半導體場效應晶體管(MOSFET)。可替換地，垂直結構VS與接地選擇線GSLl和GSL2、字線WLO至WL3以及串選擇線SSLl和SSL2相結合，可以構成MOS電容器。
[0082]在這種情況下，接地選擇線GSLl和GSL2、字線WLO至WL3以及串選擇線SSLl和SSL2可以作為選擇晶體管和單元晶體管的柵電極。在這種情況下，如果適當的電壓施加到字線WLO至WL3以及選擇線SSL1、SSL2、GSL1和GSL2，則由于將會在字線WLO至WL3以及選擇線331^1、331^、631^1和631^附近產生的邊緣場，在垂直結構￥3中會形成反轉區。這里，字線乳0至WL3或者選擇線SSL1、SSL2、GSL1和GSL2可以形成為其厚度小于反轉區的最大長度或寬度。因此，在每個垂直結構VS中，各個反轉區會彼此垂直地重疊，以形成將公共源極線CSL與各條位線BL中所選擇的一條位線電連接的電流路徑。換言之，在單元串CSTR中，受接地選擇線GSLl和GSL2與串選擇線SSLl和SSL2控制的接地選擇晶體管與串選擇晶體管以及受字線WLO至WL3控制的單元晶體管MCT可以串聯連接。
[0083]圖5A為示出根據本發明構思的示例實施例的三維半導體存儲器件的存儲器單元區域的俯視圖，圖5B為示出圖5A的部分‘A’的放大透視圖。圖6A為沿著線1-Γ截取的圖5A的三維半導體存儲器件的截面圖，圖6B為示出圖6A的部分‘A’的放大截面圖。圖7為沿著線I1-1I’截取的圖5A的三維半導體存儲器件的截面圖，圖8為沿著線ΙΙΙ-ΙΙΓ截取的圖5A的三維半導體存儲器件的截面圖。
[0084]參照圖5A、圖5B、圖6A、圖6B、圖7和圖8，襯底100可以包括:單元陣列區CAR;在第一方向Dl上位于單元陣列區CAR兩側的第一接觸區CTRl和第二接觸CTR2;以及在垂直于第一方向Dl的第二方向D2上位于單元陣列區CAR兩側的第一虛設區DMRl和第二虛設區DMR2。
[0085]包括堆疊結構ST和垂直結構VS的單元陣列結構、公共源極區145、公共源極結構、互連結構以及位線BL可以設置在襯底100上。
[0086]每個堆疊結構ST可以包括交替地且順序地堆疊在襯底100上的電極EL和絕緣層ILD。堆疊結構ST的電極EL可以包括導電材料，例如，電極EL可以包括摻雜半導體(例如，摻雜硅)、金屬(例如，鎢、銅、鋁等)、導電金屬氮化物(例如，氮化鈦、氮化鉭等)或者過渡金屬(例如，鈦、鉭等)中的至少一種。在堆疊結構ST中，可以考慮用于半導體存儲器件的技術要求而改變絕緣層ILD的厚度。例如，各絕緣層ILD中最低的一個可以比其他的絕緣層都薄。此夕卜，各絕緣層ILD中的至少一個可以形成為比其他的絕緣層都厚。絕緣層ILD可以由氧化硅形成，或者包括氧化娃。
[0087]堆疊結構ST可以形成為在第一接觸區CRTl和第二接觸區CTR2中的至少一個上具有階梯式結構，這使得能夠將電極EL電連接至外圍電路。將在下面更詳細地描述電極EL。
[0088]絕緣間隙填充層117可以在襯底100上形成為覆蓋堆疊結構ST。蓋絕緣層175可以覆蓋多個堆疊結構ST和絕緣間隙填充層117。位線BL可以布置在蓋絕緣層175上，以與堆疊結構ST交叉并且在第二方向D2上延伸。位線BL可以通過位線接觸插塞BPLG電連接至垂直結構VS ο
[0089]垂直結構VS可以設置為穿過堆疊結構ST，并且可以電連接至襯底100。在示例實施例中，當在俯視圖中觀看時，垂直結構VS可以布置為形成鋸齒形排列。在其他示例實施例中，當在俯視圖中觀看時，垂直結構VS可以布置為形成線性排列。
[0090]在示例實施例中，垂直結構VS可以包括半導體材料。例如，如圖6B所示，垂直結構VS可以包括:連接至襯底100的第一半導體圖案SPl;以及插入在第一半導體圖案SPl與數據存儲層DS之間的第二半導體圖案SP2。第一半導體圖案SPl可為類似圓柱的形狀，但是在某些實施例中，第一半導體圖案SPl可為類似空心管或通心粉的形狀。第一半導體圖案SPl可以具有封閉的底部，并且第一半導體圖案SPl的內部空間可以填充有絕緣材料。
[0091]數據存儲層DS可以布置在堆疊結構ST與垂直結構VS之間。數據存儲層DS可以包括:垂直圖案VP，其設置為穿過堆疊結構ST;以及水平圖案HP，其設置在電極EL與垂直圖案VP之間，并且延伸以覆蓋電極EL的頂表面和底表面。
[0092]互連結構可以設置在第一接觸區CTRl和第二接觸區CTR2中的至少一個上，以將單元陣列結構電連接至外圍電路。在一些實施例中，互連結構可以包括:接觸插塞PLG，其設置在第一接觸區CRTl和第二接觸區CRT2中的至少一個上，并且穿過絕緣間隙填充層117分別連接至電極EL的末端部分；以及連接線CL，其設置在絕緣間隙填充層117上，并且通過接觸圖案CT連接至接觸插塞PLG。各個接觸插塞PLG的垂直長度可以在朝向襯底100的方向上增加。接觸插塞PLG的頂表面可以與垂直結構VS的頂表面實質上共面。
[0093]公共源極區145可以形成在襯底100中并且在各個堆疊結構ST之間。公共源極區145可以與第一方向Dl平行地延伸。堆疊結構ST和公共源極區145可以交替地且重復地排列在第二方向D2上。
[0094]每個公共源極結構可以設置在各個堆疊結構ST之間，并且可以電連接至對應的一個公共源極區145。公共源極結構可以包括覆蓋堆疊結構ST的側壁的絕緣側壁間隔件SP，以及穿過絕緣側壁間隔件SP連接至公共源極區145的公共源極插塞CSPLG。在三維半導體存儲器件的讀取和編程操作中，接地電壓可以通過公共源極插塞CSPLG施加到公共源極區145上。在一些實施例中，公共源極插塞CSPLG可以具有實質上均勻的上部寬度，并且可以與第一方向Dl平行地延伸。在一些實施例中，彼此面對的一對絕緣側壁間隔件SP可以設置在相鄰的一對堆疊結構ST之間。在某些實施例中，絕緣側壁間隔件SP可以設置為填充相鄰的一對堆疊結構ST之間的間隙區，并且公共源極插塞CSPLG可以設置為穿過絕緣側壁間隔件SP并且與公共源極區145部分地接觸。絕緣側壁間隔件SP可以由氧化硅、氮化硅、氮氧化硅、或低k介電材料中的至少一種形成，或者包括氧化硅、氮化硅、氮氧化硅或低k介電材料中的至少一種。公共源極插塞CSPLG可以包括金屬(例如，鎢、銅或鋁)、導電金屬氮化物(例如，氮化鈦、或氮化鉭)以及過渡金屬(例如，鈦或鉭)中的至少一種。
[0095]在下文中，將更詳細地描述電極。
[0096]參照圖5A、圖5B、圖6A、圖7和圖8，電極可以設置為覆蓋單元陣列區CAR、第一接觸區CTRl和第二接觸區CTR2以及第一虛設區DMRl和第二虛設區DMR2。
[0097]為了簡要起見，設置在第一接觸區CTRl和第二接觸區CTR2上的電極將分別被稱為第一電極ELl和第二電極EL2，并且設置在第一虛設區DMRl和第二虛設區DMR2上的電極將分別被稱為第一虛設電極DELl和第二虛設電極DEL2。此外，雖然在圖5A、圖5B、圖6A、圖7和圖8中示出了十個電極，但是電極的數量可以不同地變化。
[0098]第一電極ELl可以具有第一末端，各個第一電極ELl的第一末端的水平位置彼此不同。第一電極ELl的垂直位置越低，該第一電極ELl的第一末端離單元陣列區CAR的中心就越遠。換言之，隨著第一電極ELl到襯底100的距離減小，第一電極ELl的水平長度可以以階梯式方式增加。例如，第一電極ELl可以堆疊以形成具有十個階梯的階梯式結構。第一電極ELl可以設置為允許第一末端位于相對于襯底100的頂表面以第一斜率SLPl傾斜的平面上。
[0099]第一接觸區CTRl可以設置為具有第一寬度WTl。當在第一方向Dl上測量時，第一接觸區CTRl的第一寬度WTl可以實質上等于第一電極ELl中最長的水平長度。
[0100]第二電極EL2可以具有第二末端，各個第二電極EL2的第二末端的水平位置彼此不同。第二電極EL2的垂直位置越低，該第二電極EL2的第二末端離單元陣列區CAR的中心就越遠。換言之，隨著第二電極EL2到襯底100的距離減小，第二電極EL2的水平長度可以以階梯式方式增加。例如，第二電極EL2可以堆疊以形成具有十個階梯的階梯式結構。第二電極EL2可以設置為允許第二末端位于相對于襯底100的頂表面以第二斜率SLP2傾斜的平面上。
[0101]第二接觸區CTR2可以設置為具有第二寬度WT2。當在第一方向Dl上測量時，第二接觸區CTR2的第二寬度WT2可以實質上等于第二電極EL2中最長的水平長度。在一些實施例中，第一接觸區CTRl的第一寬度WTl可以實質上等于第二接觸區CTR2的第二寬度WT2。
[0102]在一些實施例中，位于相同高度上的第一電極ELl和第二電極EL2可以具有實質上相同的水平長度。例如，第一電極ELl中在垂直方向上最低的一個和第二電極EL2中在垂直方向上最低的一個可以具有實質上相同的水平長度(例如，第一長度)。如圖6A、圖7和圖8所示，對應的一對第一電極ELl和第二電極EL2可以相對于單元陣列區CAR對稱地布置。此外，第一斜率SLPl和第二斜率SLP2可以實質上相同。
[0103]各個第一虛設電極DELl可以分別具有第三末端。第三末端中的至少兩個可以具有相同的水平位置。具有相同水平位置的第三末端的各個第一虛設電極DELl可以彼此相鄰布置。第一虛設電極DELl的垂直位置越低，第一虛設電極DELl的第三末端離單元陣列區CAR的中心就越遠。第一虛設電極DELl可以設置為允許第三末端位于相對于襯底100的頂表面以第三斜率S1P3傾斜的平面上。第三斜率SLP3可以大于第一斜率SLP1。
[0104]例如，如圖5A和圖8所示，在第一虛設電極DELl的堆疊結構中，在第一高度和第二高度上的那些第一虛設電極DELl可以具有垂直對齊的末端，在第三高度和第四高度上的那些第一虛設電極DELl可以具有垂直對齊的末端，并且可以具有比在第一高度和第二高度上的那些第一虛設電極DELl的水平長度更短的水平長度。第一虛設電極DELl可以堆疊以形成具有五個階梯的階梯式結構。
[0105]各個第二虛設電極DEL2可以分別具有第四末端。第四末端中的至少兩個可以具有相同的水平位置。具有相同水平位置的第四末端的各個第二虛設電極DEL2可以彼此相鄰布置。第二虛設電極DEL2的垂直位置越低，第二虛設電極DEL2的第四末端離單元陣列區CAR的中心就越遠。第二虛設電極DEL2可以設置為允許第四末端位于相對于襯底100的頂表面以第四斜率SLP4傾斜的平面上。第四斜率SLP4可以大于第一斜率SLPl。
[0106]例如，如圖5A和圖8所示，在第二虛設電極DEL2的堆疊結構中，在第一高度和第二高度上的那些第二虛設電極DEL2可以具有垂直對齊的末端，在第三高度和第四高度上的那些第二虛設電極DEL2可以具有垂直對齊的末端，并且可以具有比在第一高度和第二高度上的那些第二虛設電極DEL2的水平長度更短的水平長度。第二虛設電極DEL2可以堆疊以形成具有五個階梯的階梯式結構。
[0107]在一些實施例中，位于相同高度上的第一虛設電極DELl和第二虛設電極DEL2可以具有實質上相同的水平長度。例如，第一虛設電極DELl中在垂直方向上最低的一個和第二虛設電極DEL2中在垂直方向上最低的一個可以具有實質上相同的水平長度(例如，第一長度)。如圖6A、圖7和圖8所示，對應的一對第一虛設電極DELl和第二虛設電極DEL2可以相對于單元陣列區CAR對稱地布置。此外，第三斜率SLP3和第四斜率SLP4可以實質上相同。
[0108]在一些實施例中，互連結構的接觸插塞PLG可以分別連接至第一接觸區CTRl的第一電極ELI。雖未示出，但是按照互連結構的配置，第二接觸區CTR2的第二電極EL2也可以電連接至互連結構。然而，第一虛設電極DELl中的至少兩個和第二虛設電極DEL2中的至少兩個可以以垂直對齊的方式堆疊在與互連結構斷開的第一虛設區DMRl和第二虛設區DMR2上，從而允許第一虛設區DMRl和第二虛設區DMR2的占用面積減小，并且這可以使得能夠增加單元陣列區CAR的有效占用面積。
[0109]圖9A為示出根據本發明構思的其他示例實施例的三維半導體存儲器件的存儲器單元區域的俯視圖，圖9B為示出圖9A的部分‘A’的放大透視圖。圖10、圖11和圖12為分別沿著圖9A的三維半導體存儲器件的線1-1’、線ΙΙ-ΙΓ和線ΙΙΙ-ΙΙΓ截取的截面圖。
[0110]參照圖9A、圖9B、圖10、圖11和圖12，三維半導體存儲器件可以包括:襯底100、包括堆疊結構ST和垂直結構VS的單元陣列結構、公共源極區145、公共源極結構、互連結構、絕緣間隙填充層、蓋絕緣層以及位線BL。
[0111]襯底100可以包括:單元陣列區CAR;在第一方向Dl上位于單元陣列區CAR兩側的第一接觸區CTRl和第二接觸區CTR2;以及在垂直于第一方向Dl的第二方向D2上位于單元陣列區CAR的側第一虛設區DMRl和第二虛設區DMR2。
[0112]在本實施例中，除了堆疊結構ST的電極，襯底100、單元陣列結構、公共源極區145、公共源極結構、互連結構、絕緣間隙填充層、蓋絕緣層以及位線BL都可以配置為具有與參照圖5A、圖5B、圖6A、圖6B、圖7和圖8描述的前述實施例的那些元件實質上相同的特征，因此，將用相似或相同的附圖標記來標示這些元件，并且不重復對其的重疊描述。
[0113]在下文中，將參照圖9A、圖9B、圖10、圖11和圖12描述電極的結構。
[0114]電極可以包括第一接觸區CTRl上的第一電極ELl、第二接觸區CTR2上的第二電極EL2、第一虛設區DMRl上的第一虛設電極DELl以及第二虛設區DMR2上的第二虛設電極DEL2。
[0115]第一電極ELl可以堆疊以形成階梯式結構，例如，隨著第一電極ELl到襯底100的垂直距離減小，第一電極ELl的水平長度可以以階梯式方式增加。例如，如圖9A、圖9B、圖10、圖11和圖12所示，第一電極ELl可以堆疊以形成具有十個階梯的階梯式結構。第一電極ELl可以設置為允許第一末端位于相對于襯底100的頂表面以第一斜率SLPl傾斜的平面上。第一接觸區CTRl可以設置為具有第一寬度WTl。
[0116]第二電極EL2可以堆疊以形成階梯式結構，例如，隨著第二電極EL2到襯底100的垂直距離減小，第二電極EL2的水平長度可以以階梯式方式增加。例如，如圖9A、圖9B、圖10、圖11和圖12所示，第二電極EL2可以堆疊以形成具有十個階梯的階梯式結構。第二電極EL2可以設置為允許第二末端位于相對于襯底100的頂表面以第二斜率SLP2傾斜的平面上。第二接觸區CTR2可以設置為具有第二寬度WT2。
[0117]在一些實施例中，對應的一對第一電極ELl和第二電極EL2可以相對于單元陣列區CAR對稱地布置。第一斜率SLPl和第二斜率SLP2可以實質上相同。第一寬度WTl和第二寬度WT2可以實質上相同。
[0118]第一虛設電極DELl的第三末端中的至少兩個可以具有相同的水平位置。例如，如圖9A、圖9B、圖10、圖11和圖12所示，垂直地相鄰的一對第一虛設電極DELl的第三末端可以具有實質上相同的水平位置。第一虛設電極DELl可以堆疊以形成具有四個階梯的階梯式結構。第一虛設電極DELl可以設置為允許第三末端位于相對于襯底100的頂表面以第三斜率SLP3傾斜的平面上。第一虛設區DMRl可以設置為具有第三寬度WT3。
[0119]第二虛設電極DEL2的第四末端中的至少兩個可以具有相同的水平位置。例如，如圖9A、圖9B、圖10、圖11和圖12所示，垂直地相鄰的至少兩個第二虛設電極DEL2的第四末端可以具有實質上相同的水平位置。第二虛設電極DEL2可以堆疊以形成具有五個階梯的階梯式結構。第二虛設電極DEL2可以設置為允許第四末端位于相對于襯底100的頂表面以第四斜率SLP4傾斜的平面上。第二虛設區DMR2可以設置為具有第四寬度WT4。
[0120]在一些實施例中，第一虛設電極DELl和第二虛設電極DEL2可以相對于單元陣列區CAR非對稱地布置。例如，第三斜率SLP3和第四斜率SLP4可以彼此不同。作為示例，第四斜率SLP4可以大于第三斜率SLP3。此外，第三寬度WT3和第四寬度WT4可以彼此不同。作為示例，第三寬度WT3可以大于第四寬度WT4。
[0121]在一些實施例中，第一斜率SLPl可以小于第三斜率SLP3，第三寬度WT3可以小于第一寬度WTl。
[0122]在一些實施例中，互連結構的接觸插塞PLG可以分別連接至第一接觸區CTRl的第一電極ELI。雖未示出，但是按照互連結構的配置，第二接觸區CTR2的第二電極EL2也可以電連接至互連結構。然而，第一虛設電極DELl中的至少兩個和第二虛設電極DEL2中的至少兩個可以以垂直對齊的方式堆疊在與互連結構斷開的第一虛設區DMRl和第二虛設區DMR2上，從而允許第一虛設區DMRl和第二虛設區DMR2的占用面積減小，并且這可以使得能夠增加單元陣列區CAR的有效占用面積。
[0123]圖13A為示出根據本發明構思的其他示例實施例的三維半導體存儲器件的存儲器單元區域的俯視圖，圖13B為示出圖13A的部分‘A’的放大透視圖。圖14、圖15和圖16為分別沿著圖13A的三維半導體存儲器件的線1-1’、線ΙΙ-ΙΓ和線ΙΙΙ-ΙΙΓ截取的截面圖。
[0124]參照圖13A、圖13B、圖14、圖15和圖16，三維半導體存儲器件可以包括:襯底100、包括堆疊結構ST和垂直結構VS的單元陣列結構、公共源極區145、公共源極結構、互連結構、絕緣間隙填充層、蓋絕緣層以及位線BL。
[0125]襯底100可以包括:單元陣列區CAR;在第一方向Dl上位于單元陣列區CAR兩側的第一接觸區CTRl和第二接觸區CTR2;以及在垂直于第一方向Dl的第二方向D2上位于單元陣列區CAR兩側的第一虛設區DMRl和第二虛設區DMR2。
[0126]在本實施例中，除了堆疊結構ST的電極，襯底100、單元陣列結構、公共源極區145、公共源極結構、互連結構、絕緣間隙填充層、蓋絕緣層以及位線BL都可以配置為具有與參照圖5A、圖5B、圖6A、圖6B、圖7和圖8描述的前述實施例的那些元件實質上相同的特征，因此，將用相似或相同的附圖標記來標示這些元件，并且不重復對其的重疊描述。
[0127]在下文中，將參照圖13A、圖13B、圖14、圖15和圖16描述電極的結構。
[0128]電極可以包括第一接觸區CTRl上的第一電極ELl、第二接觸區CTR2上的第二電極EL2、第一虛設區DMRl上的第一虛設電極DELl以及第二虛設區DMR2上的第二虛設電極DEL2。
[0129]第一電極ELl可以堆疊以形成階梯式結構，例如，隨著第一電極ELl到襯底100的垂直距離減小，第一電極ELl的水平長度可以以階梯式方式增加。例如，第一電極ELl可以堆疊以形成具有十個階梯的階梯式結構。第一電極ELl可以設置為允許第一末端位于相對于襯底100的頂表面以第一斜率SLPl傾斜的平面上。第一接觸區CTRl可以設置為具有第一寬度WTl0
[0130]第二電極EL2的第二末端中的至少兩個可以具有相同的水平位置。例如，第二電極EL2可以堆疊以形成具有五個階梯的階梯式結構。第二電極EL2可以設置為允許第二末端位于相對于襯底100的頂表面以第二斜率SLP2傾斜的平面上。第二接觸區CTR2可以設置為具有第二寬度WT2。
[0131]在一些實施例中，第一電極ELl和第二電極EL2可以相對于單元陣列區CAR非對稱地布置。例如，第一斜率SLPl和第二斜率SLP2可以彼此不同。作為示例，第一斜率SLPl可以小于第二斜率SLP2。此外，第一寬度WTl和第二寬度WT2可以彼此不同。例如，第一寬度WTl可以大于第二寬度WT2。
[0132]第一虛設電極DELl的第三末端中的至少兩個可以具有相同的水平位置。例如，垂直地相鄰的一對第一虛設電極DELl的第三末端可以具有實質上相同的水平位置。例如，第一虛設電極DELl可以堆疊以形成具有五個階梯的階梯式結構。第一虛設電極DELl可以設置為允許第三末端位于相對于襯底100的頂表面以第三斜率SLP3傾斜的平面上。第一虛設區DMRl可以設置為具有第三寬度WT3。
[0133]第二虛設電極DEL2的第四末端中的至少兩個可以具有相同的水平位置。例如，垂直地相鄰的一對第二虛設電極DEL2的第四末端可以具有實質上相同的水平位置。第二虛設電極DEL2可以堆疊以形成具有五個階梯的階梯式結構。第二虛設電極DEL2可以設置為允許第四末端位于相對于襯底100的頂表面以第四斜率SLP4傾斜的平面上。第二虛設區DMR2可以設置為具有第四寬度WT4。
[0134]在一些實施例中，第一虛設電極DELl和第二虛設電極DEL2可以相對于單元陣列區CAR對稱地布置。第三斜率SLP3和第四斜率SLP4可以實質上相同。第三寬度WT3和第四寬度WT4可以實質上相同。
[0135]在一些實施例中，第一斜率SLPl可以小于第三斜率SLP3，第二斜率SLP2與第三斜率SLP3和第四斜率SLP4可以實質上相同。第一寬度WTl可以大于第三寬度WT3，第二寬度WT2可以實質上等于第三寬度WT3和第四寬度WT4。
[0136]在某些實施例中，如圖9A、圖9B、圖10、圖11和圖12所示，第一虛設電極DELl和第二虛設電極DEL2可以相對于單元陣列區CAR非對稱地布置。例如，第三斜率SLP3和第四斜率SLP4可以彼此不同。作為示例，第四斜率SLP4可以大于第三斜率SLP3。另外，第三寬度WT3和第四寬度WT4可以彼此不同。例如，第三寬度WT3可以大于第四寬度WT4。
[0137]在一些實施例中，互連結構的接觸插塞PLG可以分別連接至第一接觸區CTRl的第一電極ELI。第二電極EL2中的至少兩個可以以垂直對齊的方式堆疊在與互連結構斷開的第二接觸區CTR2上，從而允許第二電極EL2的占用面積減小。另外，第一虛設電極DELl中的至少兩個和第二虛設電極DEL2中的至少兩個可以以垂直對齊的方式堆疊在與互連結構斷開的第一虛設區DMRl和第二虛設區DMR2上，從而允許第一虛設區DMRl和第二虛設區DMR2的占用面積減小。這可以使得能夠增加單元陣列區CAR的有效占用面積。
[0138]圖17至圖24為示出制造根據本發明構思的示例實施例的三維半導體器件的方法的截面圖。圖17至圖24為沿著圖5A的線1-Γ截取的截面圖。
[0139]參照圖17，緩沖絕緣層105可以形成在襯底100上，并且犧牲層110和絕緣層115可以交替地形成在緩沖絕緣層105上。
[0140]襯底100可以包括單元陣列區CAR以及包圍單元陣列區CAR的第一接觸區CTRl和第二接觸區CTR2以及第一虛設區DMRl和第二虛設區DMR2。這里，第一接觸區CTRl和第二接觸區CTR2可以彼此相對地設置，第一虛設區DMRl和第二虛設區DMR2可以彼此相對地設置。
[0141]可以由相對于緩沖絕緣層105和絕緣層115具有刻蝕選擇性的材料形成犧牲層110。作為示例，緩沖絕緣層105和絕緣層115可以由氧化硅形成或者包括氧化硅，犧牲層110可以由氮化硅形成或者包括氮化硅。
[0142]參照圖18，可以對第一接觸區CTRl和第二接觸區CTR2上的犧牲層110和絕緣層115以及第一虛設區DMRl和第二虛設區DMR2上的犧牲層110和絕緣層115圖案化，以形成階梯式結構。
[0143]例如，掩模圖案(未示出)可以形成在最上面的一個絕緣層115上，并且可以用掩模圖案作為刻蝕掩模來刻蝕絕緣層115和犧牲層110中的最上面層以暴露絕緣層115中的次上層。此后，可以刻蝕掩模圖案以減小掩模圖案的寬度，并且可以用刻蝕后的掩模圖案作為刻蝕掩模來刻蝕絕緣層115和犧牲層和110中的次上層。可以重復地進行針對絕緣層115和犧牲層110的刻蝕工藝和針對掩模圖案的刻蝕工藝，因此，絕緣層115和犧牲層110可以形成為在第一接觸區CTRl和第二接觸區CTR2上以及在第一虛設區DMRl和第二虛設區DMR2上具有階梯式結構。
[0144]在一些實施例中，通過控制被掩模圖案覆蓋的第一接觸區CTRl和第二接觸區CTR2以及第一虛設區DMRl和第二虛設區DMR2的位置和面積，可以實現圖5A、圖9A和圖13A中所示的電極的階梯式結構。
[0145]在刻蝕工藝之后，可以去除掩模圖案，然后，絕緣間隙填充層117可以形成在襯底100上。可以使絕緣間隙填充層117平面化，以暴露最上面的絕緣層115的頂表面。
[0146]參照圖19，可以對單元陣列區CAR上的絕緣層115、犧牲層110和緩沖絕緣層105圖案化，以形成暴露襯底100的垂直孔120。作為示例，當在俯視圖中觀看時，垂直孔120可以以鋸齒形方式排列。作為另一個示例，當在俯視圖中觀看時，垂直孔120可以以線性方式排列。
[0147]此后，垂直結構VS可以形成為分別填充垂直孔120。垂直結構VS(例如，圖6B所示)的形成可以包括步驟:形成第二半導體圖案SP2，以覆蓋垂直孔120的內側表面;形成第一半導體圖案SPl，以覆蓋具有第二半導體圖案SP2的垂直孔120;以及在第一半導體圖案SPl和第二半導體圖案SP2上形成導電墊D(例如，見圖4)。每個導電墊D可以是可通過注入工藝形成的摻雜區，或者可以是可通過沉積工藝形成的導電圖案。此外，第一半導體圖案SPl可以是具有封閉底部的空心結構。
[0148]參照圖20，可以對絕緣間隙填充層117、絕緣層115、犧牲層110和緩沖絕緣層105圖案化，以形成暴露襯底100的溝槽135。溝槽135可以暴露絕緣層115和犧牲層和110的側表面。
[0149]參照圖21，可以去除通過溝槽135暴露的犧牲層110，以在絕緣層115之間形成凹進140。凹進140可以連接至溝槽135。在一些實施例中，可以用各向同性刻蝕工藝進行犧牲層110的去除。
[0150]參照圖22，第一導電層(未示出)可以形成在襯底100上，以填充溝槽135和凹進140。第一導電層可以包括:共形地覆蓋溝槽135和凹進140的內表面的勢皇層(未示出)；以及填充溝槽135和凹進140的剩余空間的電極層(未示出)。可以從溝槽135去除第一導電層，因此，電極EL可以分別局部地形成在凹進140中。
[0151]在一些實施例中，可以按照電極EL的位置將電極EL分類成四個類型。例如，電極EL可以包括第一電極ELl、第二電極EL2、第一虛設電極DELl以及第二虛設電極DEL2。
[0152]在垂直結構VS形成為具有圖6B所示的結構的情況下，數據存儲層DS的垂直圖案VP可以共形地形成在第二半導體圖案SP2與堆疊結構ST之間。
[0153]此后，可以進行離子注入工藝，以將摻雜物注入到通過溝槽135暴露的襯底100中，從而形成公共源極區145。在某些實施例中，可以在形成電極EL之后形成公共源極區145。可替換地，可以在形成溝槽135之后、去除犧牲層110之前形成公共源極區145。
[0154]公共源極結構可以形成在溝槽135中，以提供與公共源極區145電連接的電流路徑。公共源極結構的形成可以包括步驟:在溝槽135的側壁上共形地形成絕緣間隔件層(未示出)；各向異性地刻蝕絕緣間隔件層，以形成暴露公共源極區145的絕緣側壁間隔件SP;形成第二導電層，以填充具有絕緣側壁間隔件SP的溝槽135;以及使第二導電層平面化，以形成公共源極插塞CSPLG。
[0155]參照圖23，接觸插塞PLG可以形成為穿過第一接觸區CTRl和第二接觸區CTR2中的至少一個上的絕緣間隙填充層117。例如，接觸插塞PLG可以分別電連接至第一電極ELl或第二電極EL2。
[0156]如圖6A、圖7和圖8所示，接觸插塞PLG可以分別電連接至各個第一電極ELl的第一末端。雖未示出，但是在某些實施例中，接觸插塞PLG可以分別電連接至第二電極EL2的第二末端。
[0157]參照圖24，蓋絕緣層175可以形成在襯底100上，以覆蓋垂直結構VS、源極結構、接觸插塞PLG以及絕緣間隙填充層117。
[0158]此后，位線接觸插塞BPLG可以形成為穿過蓋絕緣層175。位線接觸插塞BPLG可以分別電連接至垂直結構VS。接下來，接觸圖案CT可以形成為分別電連接至接觸插塞PLG。
[0159]位線BL可以在蓋絕緣層175上形成為電連接至各個位線接觸插塞BPLG，并且連接線CL可以形成為電連接至接觸圖案CT。
[0160]圖25為示出包括根據本發明構思的示例實施例的三維半導體存儲器件的存儲器系統的示例的示意框圖。
[0161]參照圖25，存儲器系統1100可以用于實現信息處理裝置，例如TOA、便攜式計算機、網絡平板電腦、無線電話、移動電話、數字音樂播放器、存儲卡以及有線或無線通信裝置。
[0162]存儲器系統1100可以包括控制器1110、輸入-輸出單元1120(例如，鍵區、鍵盤和顯示器)、存儲器1130、接口 1140以及總線1150。存儲器1130和接口 1140可以通過總線1150彼此通信。
[0163]控制器1110可以包括微處理器、數字信號處理器、微控制器、或者其他類似的處理裝置中的至少一個。存儲器1130可以配置為存儲由控制器1110處理的數據或命令。輸入-輸出單元1120可以配置為從存儲器系統1100的外部接收數據或信號，或者向存儲器系統1100的外部輸出數據或信號。例如，輸入-輸出單元1120可以包括鍵盤、鍵區、或顯示裝置。
[0164]存儲器1130可以包括根據本發明構思的示例實施例的三維半導體存儲器件。存儲器1130還可以包括隨機存取易失性存儲器或者任何其他類型的存儲器件。
[0165]接口1140可以配置為從通信網絡接收數據或信號，或者向通信網絡輸出數據或信號。
[0166]圖26為示出包括根據本發明構思的示例實施例的三維半導體存儲器件的存儲卡的示例的示意框圖。
[0167]參照圖26，存儲卡1200可以配置為包括半導體存儲器件1210，其可以是根據本發明構思的示例實施例的半導體存儲器件之一。存儲卡1200包括存儲控制器1220，其配置為控制主機與半導體存儲器件1210之間的數據交換操作。
[0168]靜態隨機存取存儲器(SRAM)1221可以用作處理單元1222的操作存儲器。主機接口1223可以配置為包括將要與存儲卡1200連接的主機的數據交換協議。糾錯塊1224可以配置為檢測并糾正包括在從半導體存儲器件1210讀出的數據中的錯誤。存儲器接口 1225與半導體存儲器件1210交互。處理單元1222執行用于交換存儲控制器1220的數據的每次控制操作。雖然未在圖中描繪，但對本領域普通技術人員顯而易見的是，根據本發明構思的示例實施例的存儲卡1200還可以包括存儲用于與主機交互的代碼數據的R0M(未示出)。
[0169]圖27為示出包括根據本發明構思的示例實施例的三維半導體存儲器件的信息處理系統的示例的示意框圖。
[0170]參照圖27，信息處理系統1300，其可以是移動裝置和/或臺式計算機，可以包括存儲器系統1310(例如，FLASH存儲器系統)。在示例實施例中，信息處理系統1300還可以包括通過系統總線1360電連接至存儲器系統1310的調制解調器1320、中央處理單元(CPU)1330、隨機存取存儲器(RAM) 1340以及用戶接口 1350。存儲器系統1310可以包括存儲器控制器1312和半導體存儲器件1311，其可以是根據本發明構思的示例實施例的半導體存儲器件之一，并且可以配置為具有與上文描述的存儲器系統實質上相同的特征。由CPU 1330處理的數據和/或從外部的輸入可以存儲在存儲器系統1310中。在一些實施例中，存儲器系統1310可以用作固態盤(SSD)的一部分，并且在這種情況下，信息處理系統1300可以穩定地且可靠地將大量數據存儲在存儲器系統1310中。存儲器系統1310在可靠性上的這種增加使得信息處理系統1300能夠為錯誤糾正節約資源，并且實現高速數據交換功能。雖未示出，但是對本領域技術人員而言顯而易見的是，例如，應用芯片組、相機圖像傳感器、相機圖像信號處理器(ISP)、輸入/輸出裝置等也可以包括在根據本發明構思的信息處理系統1300中。
[0171]根據本發明構思的示例實施例的半導體存儲器件或存儲器系統可以用各種類型的封裝件中的任何一種來封裝。例如，根據本發明構思的示例實施例的半導體存儲器件可以用諸如以下的方法來封裝并安裝:封裝件層疊(PoP)、球柵陣列(BGA)、芯片尺度封裝(CSP)、塑料引線芯片載體(PLCC)、塑料雙列直插式封裝(PDIP)、華夫包裝芯片、晶圓形式芯片、板上芯片(COB)、陶瓷雙列直插式封裝(CERDIP)、塑料公制四方扁平封裝(MQFP)、薄型四方扁平封裝(TQFP)、小外形集成電路(SOIC)、收縮小外形封裝(SSOP)、薄型小外形封裝(TSOP)、系統極封裝(SIP)、多芯片封裝(MCP)、晶圓級制作封裝(WFP)、晶圓級處理層疊封裝(WSP)0
[0172]根據本發明構思的示例實施例，在垂直地堆疊的電極的堆疊結構中，虛設區設置為具有減小的面積，因此，可以增加單元陣列區的占用面積。
[0173]雖然已經具體地示出并描述了本發明構思的各示例實施例，但是本領域普通技術人員應當理解，在不脫離隨附的權利要求的精神和范圍的前提下，可以在其中進行形式上和細節上的許多改變。
【主權項】
1.一種三維半導體器件，包括: 襯底，其包括接觸區、虛設區和單元陣列區；以及 堆疊結構，其包括垂直地堆疊在所述襯底上的多個電極， 其中，在所述接觸區上，所述電極以這樣的方式設置:各個電極中下面的一個電極具有被其上面的一個電極所暴露的末端，從而具有階梯式結構，并且 在所述虛設區上，至少兩個電極的末端具有位于實質上相同的水平位置處的側壁。2.根據權利要求1所述的半導體器件，其中，所述接觸區包括在第一方向上彼此分隔開并且彼此相對的第一接觸區和第二接觸區，所述單元陣列區插入在所述第一接觸區和第二接觸區之間，并且 所述虛設區包括在垂直于所述第一方向的第二方向上彼此分隔開并且彼此相對的第一虛設區和第二虛設區，所述單元陣列區插入在所述第一虛設區和第二虛設區之間。3.根據權利要求2所述的半導體器件，其中，所述第一接觸區上的電極和所述第二接觸區上的電極具有相對于彼此對稱地排列的末端。4.根據權利要求2所述的半導體器件，其中，在所述第二接觸區上，至少兩個電極的末端具有位于實質上相同的水平位置處的側壁。5.根據權利要求2所述的半導體器件，其中，所述第一虛設區上的電極和所述第二虛設區上的電極具有相對于彼此對稱地排列的末端。6.根據權利要求2所述的半導體器件，其中，所述第一虛設區上的電極和所述第二虛設區上的電極具有相對于彼此不對稱地排列的末端。7.根據權利要求1所述的半導體器件，還包括分別與所述接觸區上的電極的末端電連接的接觸插塞。8.根據權利要求1所述的半導體器件，其中，在所述接觸區上，電極的末端位于相對于所述襯底的頂表面以第一斜率傾斜的平面上，并且 在所述虛設區上，電極的末端位于相對于所述襯底的頂表面以第二斜率傾斜的平面上， 其中，所述第二斜率大于所述第一斜率。9.根據權利要求1所述的半導體器件，還包括: 垂直結構，其設置在所述單元陣列區上以穿過所述堆疊結構；以及 存儲器元件，其插入在所述垂直結構與所述電極之間。10.一種三維半導體器件，包括: 襯底，其包括:在第一方向上彼此相對的第一接觸區和第二接觸區；在垂直于所述第一方向的第二方向上彼此相對的第一虛設區和第二虛設區；以及位于所述第一接觸區與第二接觸區之間并且位于所述第一虛設區與第二虛設區之間的單元陣列區；以及 堆疊結構，其包括垂直地堆疊在所述襯底上的多個電極， 其中，所述第一接觸區在所述第一方向上的水平長度大于所述第一虛設區在所述第二方向上的水平長度。11.根據權利要求10所述的半導體器件，其中，所述第一接觸區在所述第一方向上的水平長度實質上等于位于所述第一接觸區上的電極的部分的水平長度中最長的水平長度，并且 所述第一虛設區在所述第二方向上的水平長度實質上等于位于所述第一虛設區上的電極的部分的水平長度中最長的水平長度。12.根據權利要求10所述的半導體器件，其中，所述第二接觸區在所述第一方向上的水平長度實質上等于所述第一接觸區在所述第一方向上的水平長度。13.根據權利要求10所述的半導體器件，其中，所述第二接觸區在所述第一方向上的水平長度小于所述第一接觸區在所述第一方向上的水平長度。14.根據權利要求10所述的半導體器件，其中，所述第二虛設區在所述第二方向上的水平長度實質上等于所述第一虛設區在所述第二方向上的水平長度。15.根據權利要求10所述的半導體器件，其中，所述第二虛設區在所述第二方向上的水平長度小于所述第一虛設區在所述第二方向上的水平長度。16.根據權利要求10所述的半導體器件，其中，在所述第一接觸區上，各個電極以這樣的方式設置:各個電極中下面的一個電極具有被其上面的一個電極所暴露的末端，從而具有階梯式結構，并且 所述半導體器件還包括接觸插塞，每一個接觸插塞電連接至所述電極中的對應的一個電極的暴露的末端。17.一種三維半導體器件，包括: 襯底，其包括陣列區以及包圍所述陣列區的第一區到第四區；以及 堆疊結構，其包括垂直地堆疊在所述襯底上的多個電極， 其中，所述第一區到第四區中的至少兩個相鄰的區具有彼此不同的寬度。18.根據權利要求17所述的半導體器件，其中，所述第一區到第四區中的相對的一對具有實質上相同的寬度。19.根據權利要求17所述的半導體器件，其中，所述第一區到第四區具有彼此不同的寬度。20.根據權利要求17所述的半導體器件，還包括接觸插塞，其設置在所述第一區到第四區中的一個上，并且電連接至其上的電極的末端， 其中，所述第一區到第四區中的所述一個具有所述第一區到第四區的寬度中最大的寬度。
【文檔編號】H01L27/105GK106024786SQ201610192155
【公開日】2016年10月12日
【申請日】2016年3月30日
【發明人】樸照英, 李錫元, 徐晟準
【申請人】三星電子株式會社