一種功率半導體器件的溝槽型終端結構的制作方法
【專利摘要】本發明屬于半導體技術領域，涉及一種功率半導體器件的溝槽型終端結構。本發明的核心思想是采用剖面形狀呈倒梯形的深槽，降低深槽刻蝕和介質填充的難度。同時，為了節省終端面積，在槽壁與水平面之間的夾角較大的情況下實現高耐壓，在深槽內部特定位置引入固定電荷，利用這些固定電荷與漂移區電離雜質之間的庫侖作用，使結終端處的PN結耗盡區充分展寬，緩解電場的集中，從而使終端的耐壓能達到平行平面結的擊穿電壓。采用該結構能夠在較小的面積下獲得高擊穿電壓，同時降低了深槽刻蝕和介質填充的工藝難度。
【專利說明】
一種功率半導體器件的溝槽型終端結構
技術領域
[0001]本發明屬于半導體技術領域，涉及一種功率半導體器件的溝槽型終端結構。
【背景技術】
[0002]功率器件阻斷高壓的能力主要取決于器件結構中特定PN結的反偏擊穿電壓。受PN結彎曲或PN結終止處表面非理想因素的影響，反偏PN結擊穿電壓又受限于發生在表面附近或結彎曲處局部區域相對于體內平行平面結提前出現的擊穿現象。結終端就是為了減小局部電場、提高表面擊穿電壓及可靠性、使器件實際擊穿電壓更接近平行平面結理想值而專門設計的特殊結構。在縱向導電器件中它通常分布在器件有源區的周邊，是有源區內用于承受外高壓的PN結的附屬結構。
[0003]目前，采用平面工藝制作的功率半導體器件，其結終端結構主要是在主結邊緣處(常是彎曲的)設置一些延伸結構，這些延伸結構起到將主結耗盡區向外展寬的作用，從而降低其內的電場強度，最終提高擊穿電壓，如場板(FP)、場限環(FLR)、結終端擴展(JTE)、橫向變摻雜(VLD)等。要實現高的耐壓，延伸結構必須足夠長，以保證耗盡區充分擴散。因此，在高壓器件中，現有的延伸型終端結構所占用面積都太大，造成器件成本的上升。
[0004]另一類結終端技術為臺面工藝，即以精確的角度去除圓片邊緣的硅，然后采用化學腐蝕方法去除臺面表面形成過程中所造成的物理損傷，最后進行表面鈍化。通過將PN結截斷并利用截斷的形貌影響表面電場分布，再結合良好的表面鈍化實現表面擊穿電壓的改善。臺面工藝分為正磨角技術和負磨角技術。無論是正磨角還是負磨角，都不適用于方形芯片，且占用的終端面積都非常大，特別是負磨角技術。
[0005]結合平面工藝和臺面工藝發展起來的溝槽型終端技術，利用干法刻蝕或濕法刻蝕在有源區周圍形成深槽并在槽內填充絕緣介質，將PN結截斷并利用截斷的形貌影響表面電場分布，實現表面擊穿的改善。這種溝槽型終端的優勢在于所占用的面積很小，缺點則是深槽終端工藝較為復雜，并且耐壓受到槽壁形貌、槽中填充物等因素影響較大。如果深槽的剖面形狀為矩形，如圖3所示，在PN結終止處及溝槽拐角處電場集中嚴重，造成擊穿電壓降低。如果深槽的剖面形狀呈正梯形，如圖4所示，則與臺面工藝的正磨角技術類似，這樣的形貌可以使終端處的PN結耗盡區展寬，峰值電場下降，從而獲得接近于平行平面結的高耐壓，但是要形成正梯形的深槽形貌且良好的填充介質，工藝較難實現。如果深槽的剖面形狀呈倒梯形，如圖5所示，則與臺面工藝的負磨角技術類似，必須要槽壁與水平面之間的夾角非常小，才能實現終端處的PN結耗盡區展寬從而提升擊穿電壓，這樣需要的面積就非常大。
【發明內容】
[0006]本發明針對上述問題，提供一種功率半導體器件的溝槽型終端結構。采用該結構能夠在較小的面積下獲得高擊穿電壓，同時降低了深槽刻蝕和介質填充的工藝難度。
[0007]本發明的核心思想:采用剖面形狀呈倒梯形的深槽，降低深槽刻蝕和介質填充的難度。同時，為了節省終端面積，在槽壁與水平面之間的夾角較大的情況下實現高耐壓，在深槽內部特定位置引入固定電荷，利用這些固定電荷與漂移區電離雜質之間的庫侖作用，使結終端處的PN結耗盡區充分展寬，緩解電場的集中，從而使終端的耐壓能達到平行平面結的擊穿電壓。
[0008]本發明技術方案為，如圖1所示，一種功率半導體器件的溝槽型終端結構，該器件終端區包括P型重摻雜襯底2、位于P型半導體材料重摻雜襯底2上表面的P型輕摻雜漂移區
3、位于P型半導體材料重摻雜襯底2下表面的金屬漏電極I和位于P型輕摻雜漂移區3上表面的場氧化層8;所述P型輕摻雜漂移區3中具有溝槽4和P型重摻雜區9;所述P型重摻雜區9位于P型輕摻雜漂移區3上層遠離器件有源區的一側，且P型重摻雜區9的上表面與場氧化層8的下表面接觸;所述溝槽4中填充有絕緣介質，且絕緣介質的上表面與場氧化層8的下表面接觸，所述絕緣介質中具有多晶硅浮島5，所述多晶硅浮島5中存儲有正電荷;所述溝槽4靠近器件有源區一側的側壁與器件有源區中的N型半導體主結6接觸，同時多晶硅浮島5的上表面結深大于器件有源區中的N型半導體主結6下表面的結深;所述溝槽4在器件的剖面圖中呈倒梯形，且倒梯形的斜邊與水平面的夾角Θ的取值在60°到90°之間。
[0009]上述方案中，當采用N型襯底時，多晶硅浮島5中存儲的電荷替換為負電荷，具體為:
[0010]一種功率半導體器件的溝槽型終端結構，該器件終端區包括N型重摻雜襯底2、位于N型半導體材料重摻雜襯底2上表面的N型輕摻雜漂移區3、位于N型半導體材料重摻雜襯底2下表面的金屬漏電極I和位于N型輕摻雜漂移區3上表面的場氧化層8;所述N型輕摻雜漂移區3中具有溝槽4和N型重摻雜區9;所述N型重摻雜區9位于N型輕摻雜漂移區3上層遠離器件有源區的一側，且N型重摻雜區9的上表面與場氧化層8的下表面接觸;所述溝槽4中填充有絕緣介質，且絕緣介質的上表面與場氧化層8的下表面接觸，所述絕緣介質中具有多晶硅浮島5，所述多晶硅浮島5中存儲有負電荷;所述溝槽4靠近器件有源區一側的側壁與器件有源區中的P型半導體主結6接觸，同時多晶硅浮島5的上表面結深大于器件有源區中的P型半導體主結6下表面的結深;所述溝槽4在器件的剖面圖中呈倒梯形，且倒梯形的斜邊與水平面的夾角Θ的取值在60°到90°之間。
[0011 ]本發明的有益效果是:相對于常規的矩形和正梯形深槽結構，本發明采用剖面形狀呈倒梯形的深槽，降低深槽刻蝕和介質填充的難度。同時，在深槽內部特定位置引入固定電荷，利用這些固定電荷與漂移區電離雜質之間的庫侖作用，使結終端處的PN結耗盡區充分展寬，充分利用了體內漂移區的厚度來承受高壓，緩解了PN結終止端的電場集中，使終端的耐壓能達到平行平面結的擊穿電壓。因此，本發明提出的溝槽型終端結構在降低工藝難度的同時能在終端面積很小的情況下達到理想平面結的耐壓。
【附圖說明】
[0012]圖1為本發明提供的一種功率半導體器件的溝槽型終端結構示意圖；
[0013]圖2為本發明提供的一種功率半導體器件的溝槽型終端結構在漏端加高電壓時，耗盡線示意圖；
[0014]圖3為常規的溝槽型終端結構示意圖；
[0015]圖4為正斜角溝槽型終端結構在漏端加高電壓時，耗盡線示意圖；
[0016]圖5為負斜角溝槽型終端結構在漏端加高電壓時，耗盡線示意圖；
[0017]圖6-圖15為本發明提供的一種功率半導體器件的溝槽型終端結構的制備流程示意圖；
[0018]圖16是實施例2的結構示意圖。
【具體實施方式】
[0019]下面結合附圖和實施例對本發明進行詳細的描述。
[0020]實施例1
[0021]如圖1所示，本例一種功率半導體器件的溝槽型終端結構，該器件終端區包括P型重摻雜襯底2、位于P型半導體材料重摻雜襯底2上表面的P型輕摻雜漂移區3、位于P型半導體材料重摻雜襯底2下表面的金屬漏電極I和位于P型輕摻雜漂移區3上表面的場氧化層8;所述P型輕摻雜漂移區3中具有溝槽4和P型重摻雜區9;所述P型重摻雜區9位于P型輕摻雜漂移區3上層遠離器件有源區的一側，且P型重摻雜區9的上表面與場氧化層8的下表面接觸；所述溝槽4中填充有絕緣介質，且絕緣介質的上表面與場氧化層8的下表面接觸，所述絕緣介質中具有多晶硅浮島5，所述多晶硅浮島5中存儲有正電荷;所述溝槽4靠近器件有源區一側的側壁與器件有源區中的N型半導體主結6接觸，同時多晶硅浮島5的上表面結深大于器件有源區中的N型半導體主結6下表面的結深;所述溝槽4在器件的剖面圖中呈倒梯形，且倒梯形的斜邊與水平面的夾角Θ的取值在60°到90°之間。
[0022]下面說明本實施例所提供的一種溝槽型終端結構的工作原理。
[0023]相比于平面終端結構，槽型終端結構可以在提高器件耐壓的同時大大減小終端的面積，這在高壓功率器件中尤為明顯。然而常規的溝槽型終端結構，如圖3所示，由于受到槽中填充物、槽壁表面電荷、表面平坦度等因素影響，在PN結終止端(圖中A點)及溝槽拐角處(圖中B點)電場集中嚴重，很容易在此擊穿。此外，要刻蝕形成垂直角度的溝槽，工藝上也很容易出現偏差。因此，這種常規的槽型結構通常僅適用于耐壓較低的器件。
[0024]圖4為正梯形深槽終端結構，當漏極加上高壓時，由于P型半導體材料輕摻雜區3的濃度較低，使得耗盡線主要向該區展寬，在PN結的終止端輕摻雜區耗盡線展寬得相對較多，這就能極大的改善主結5邊緣處的電場集中，使擊穿發生在體內，提高擊穿電壓。然而，在現有的工藝水平下，要形成帶有一定正斜角角度且槽壁平整度較高的深槽，工藝難度較大，很難實現。此外，在正梯形溝槽內填充絕緣介質也是一大難點，溝槽內兩側很可能出現未填充的情況。而要刻蝕形成垂直角度的溝槽，也很容易出現偏差。另一方面，由于受到槽中填充物、槽壁表面電荷、表面平坦度等因素影響，在PN結終止端及溝槽拐角處電場集中嚴重，很容易發生提前擊穿。因此，這種常規的槽型結構通常僅適用于耐壓較低的器件。
[0025]而將刻蝕角度調整為負斜角結構時，工藝上較為容易實現。但是，由于負斜角從N+側移除比P型側更多的電荷，耗盡區會在N型區擴展并且在P型一側表面處收縮，如圖5所示的倒梯形深槽終端結構。由于N型區重摻雜，耗盡區在N型側擴展相對較少。因此負斜角結在側壁的耗盡區寬度比體區的耗盡寬度要小。這就意味著這種終端的表面電場會比體內高，導致不穩定表面擊穿，這就使得負斜角的擊穿電壓相比于正斜角和垂直溝槽結構要小很多。雖然可以采用很小的負斜角(小于10度)顯著降低表面電場，但是這會造成終端面積的過大，造成成本的上升。
[0026]本實施例的溝槽型終端結構如圖1所示，在N型半導體材料的主結6的側面挖一倒梯形溝槽，在溝槽內填充一個多晶硅浮島，并向多晶硅浮島注入帶正電荷的離子(如銫離子)，由于多晶硅浮島被絕緣介質包圍，島上的電荷不能發生轉移，將被固定在浮島上。如圖2所示，由于浮島內正電荷的庫侖作用，會對溝槽側壁的P型漂移區表面的空穴產生排斥，形成負的空間電荷區，從而使耗盡區邊界由Dl變為D2(D1和D2分別是沒有多晶硅浮島和有帶正電荷的多晶硅浮島時的耗盡區邊界)。由于耗盡區邊界向輕摻雜的P型漂移區3的體內延伸，充分利用了體內漂移區的厚度來承受高壓，緩解了PN結終止端的電場集中，該終端的耐壓能達到平行平面結的擊穿電壓。
[0027]需特別指出的是，多晶硅浮島5的上表面與應與N型半導體主結6的下表面平齊，或位于N型半導體主結6的下表面以下，否則浮島內的電荷對對緩解主結邊緣的電場無法提供有效幫助。
[0028]由于多晶硅浮島5對結終端處耗盡區分布的改善，本實施例中，倒梯形溝槽的側壁與水平面之間的夾角Θ不用像負磨角技術一樣做到很小，較優的取值為60°到90°之間，這樣既縮小了溝槽區及終端區的橫向面積，又使溝槽刻蝕和填充工藝的難度大大降低。因此，本發明提出的溝槽型終端結構在降低工藝難度的同時能達到理想平面結的耐壓。
[0029]以實施例1為例，本發明結構可以用以下方法制備得到，工藝步驟為:
[0030]1、在P+襯底2上外延生長摻雜濃度較低的P-的漂移區3，然后在硅片表面生長一層薄的預氧化層，如圖6所示。
[0031]2、光刻有源區，并進行磷離子注入，形成N型半導體材料摻雜區6。通過熱推進過程使得N型半導體材料摻雜區6達到一定的結深，并進行雜質的高溫激活，如圖7所示。
[0032]3、在終端區進行光刻，并進行硼離子注入，形成P型半導體材料重摻雜區9，如圖8所示。
[0033]4、在硅片表面淀積一層硬掩膜10(如氮化硅)作為后續挖槽的阻擋層，光刻后刻蝕硬掩膜，再利用硬掩膜進行深槽刻蝕，具體刻蝕工藝可以使用反應離子刻蝕或等離子刻蝕。在終端區刻蝕出一個倒梯形槽4，如圖9所示。
[0034]5、在槽4中填充絕緣介質(如二氧化娃)，并對絕緣介質進行回刻，保留適當的厚度，如圖10所示。
[0035]6、在倒梯形槽4的側壁生長一定厚度的氧化層，如圖11所示。
[0036]7、淀積多晶硅5，填滿整個溝槽，如圖12所示。
[0037]8、回刻多晶硅5，保證其上表面低于N型半導體材料摻雜區6的下表面，并利用離子注入技術在多晶硅里注入帶正電的銫離子，如圖13所示。
[0038]9、在多晶硅5上表面及器件表面填充絕緣介質，如圖14所示。
[0039]10、刻蝕形成接觸孔，淀積金屬，并反刻金屬，形成源電極7。對硅片背面減薄，金屬化形成漏極金屬I，如圖15所示。
[0040]實施例2
[0041 ]如圖16所示，本例的結構在實施例1的基礎上，將實施例1中的所有N型材料替換為P型材料，所有的P型材料替換為N型材料，多晶硅浮島5中的固定正電荷替換為固定負電荷。[0042 ]制作器件時還可用碳化硅、砷化鎵、磷化銦或鍺硅等半導體材料代替硅。
【主權項】
1.一種功率半導體器件的溝槽型終端結構，該器件終端區包括P型重摻雜襯底(2)、位于P型半導體材料重摻雜襯底(2)上表面的P型輕摻雜漂移區(3)、位于P型半導體材料重摻雜襯底(2)下表面的金屬漏電極(I)和位于P型輕摻雜漂移區(3)上表面的場氧化層(8);所述P型輕摻雜漂移區(3)中具有溝槽(4)和P型重摻雜區(9);所述P型重摻雜區(9)位于P型輕摻雜漂移區(3)上層遠離器件有源區的一側，且P型重摻雜區(9)的上表面與場氧化層(8)的下表面接觸;所述溝槽(4)中填充有絕緣介質，且絕緣介質的上表面與場氧化層(8)的下表面接觸，所述絕緣介質中具有多晶硅浮島(5)，所述多晶硅浮島(5)中存儲有正電荷;所述溝槽(4)靠近器件有源區一側的側壁與器件有源區中的N型半導體主結(6)接觸，同時多晶硅浮島(5)的上表面結深大于器件有源區中的N型半導體主結(6)下表面的結深;所述溝槽(4)在器件的剖面圖中呈倒梯形，且倒梯形的斜邊與水平面的夾角Θ的取值在60°到90°之間。2.—種功率半導體器件的溝槽型終端結構，該器件終端區包括N型重摻雜襯底(2)、位于N型半導體材料重摻雜襯底(2)上表面的N型輕摻雜漂移區(3)、位于N型半導體材料重摻雜襯底(2)下表面的金屬漏電極(I)和位于N型輕摻雜漂移區(3)上表面的場氧化層(8);所述N型輕摻雜漂移區(3)中具有溝槽(4)和N型重摻雜區(9);所述N型重摻雜區(9)位于N型輕摻雜漂移區(3)上層遠離器件有源區的一側，且N型重摻雜區(9)的上表面與場氧化層(8)的下表面接觸;所述溝槽(4)中填充有絕緣介質，且絕緣介質的上表面與場氧化層(8)的下表面接觸，所述絕緣介質中具有多晶硅浮島(5)，所述多晶硅浮島(5)中存儲有負電荷;所述溝槽(4)靠近器件有源區一側的側壁與器件有源區中的P型半導體主結(6)接觸，同時多晶硅浮島(5)的上表面結深大于器件有源區中的P型半導體主結(6)下表面的結深;所述溝槽(4)在器件的剖面圖中呈倒梯形，且倒梯形的斜邊與水平面的夾角Θ的取值在60°到90°之間。
【文檔編號】H01L29/06GK106024866SQ201610587297
【公開日】2016年10月12日
【申請日】2016年7月25日
【發明人】任敏, 謝馳, 李家駒, 鐘子期, 李澤宏, 張金平, 高巍, 張波
【申請人】電子科技大學