包括柵極接觸部分的半導體器件的制作方法
【專利摘要】本發明提供了包括柵極接觸部分的半導體器件。半導體器件包括襯底。半導體器件包括在襯底上的柵電極。半導體器件包括在柵電極上的柵極接觸部分。在一些實施例中，鰭形主體從襯底突出，并且柵電極位于鰭形主體上。而且，在一些實施例中，柵極接觸部分部分地位于柵電極中。
【專利說明】包括柵極接觸部分的半導體器件
[0001]相關申請的交叉引用
[0002]本專利申請要求于2015年3月25日在韓國知識產權局提交的韓國專利申請N0.10-的優先權，該申請的全部內容以引用方式并入本文中。
技術領域
[0003]本公開涉及半導體器件。
【背景技術】
[0004]由于包括小尺寸、多功能和/或低成本在內的特征，半導體器件已被認為是電子工業中的重要元件。可將半導體器件分為用于存儲數據的存儲器器件、用于處理數據的邏輯器件以及包括存儲器元件和邏輯元件二者的混合器件。為了滿足對高速和/或低功耗的電子器件的增長的需求，提供具有高可靠性、高性能和/或多功能的半導體器件可以是有幫助的。為了滿足這些技術規格/需求，提高了半導體器件的復雜度和/或集成密度。

【發明內容】

[0005]本發明構思的示例實施例可提供具有改進的電阻特性的半導體器件及其制造方法。一些示例實施例可提供相對容易地制造半導體器件的方法以及通過該方法制造的半導體器件。
[0006]根據本發明構思的一些示例實施例，一種半導體器件可包括襯底，該襯底包括通過器件隔離層限定的有源圖案。有源圖案可沿著一個方向延伸。所述半導體器件可包括在有源圖案和器件隔離層上的柵電極。所述半導體器件可包括柵極接觸部分，柵極接觸部分位于有源圖案之間的器件隔離層上，并且連接至柵電極。柵極接觸部分可包括與柵電極接觸的主體部分和從主體部分沿著柵電極的側壁朝著器件隔離層延伸的延伸部分。
[0007]在一些示例實施例中，主體部分的底表面可比柵電極的頂表面更低。在一些示例實施例中，有源圖案中的每一個可包括通過器件隔離層暴露的有源鰭，并且延伸部分的底表面可比有源鰭的頂表面更低。而且，延伸部分的底表面可位于比器件隔離層的頂表面的水平更高的水平。
[0008]根據一些示例實施例，所述半導體器件可包括在柵電極的側壁上的柵極間隔件。柵極間隔件的至少一部分可介于柵電極的側壁與延伸部分之間。在一些示例實施例中，所述半導體器件可包括鄰近柵電極和柵極間隔件的層間絕緣層。柵極接觸部分可穿過層間絕緣層并且可連接至柵電極，并且層間絕緣層的至少一部分可介于柵電極的側壁與延伸部分之間。而且，所述半導體器件可包括在柵電極的側壁與柵極間隔件之間的柵極絕緣圖案。柵極絕緣圖案可在柵電極與襯底之間延伸。
[0009]在一些示例實施例中，延伸部分可為第一延伸部分，并且柵極接觸部分可包括沿著柵電極的相對側壁朝著器件隔離層延伸的第二延伸部分。在一些示例實施例中，所述半導體器件可包括在柵電極的兩個側壁上的柵極間隔件。該柵極間隔件之一可介于第一延伸部分與柵電極之間，并且該柵極間隔件中的另一個可介于第二延伸部分與柵電極之間。
[0010]根據一些示例實施例，所述半導體器件可包括鄰近柵電極和柵極間隔件的層間絕緣層。柵極接觸部分可穿過層間絕緣層并且可連接至柵電極，并且層間絕緣層的至少一部分可介于第一延伸部分與柵電極之間以及介于第二延伸部分與柵電極之間。
[0011]在一些示例實施例中，所述半導體器件可包括在襯底與柵電極之間的柵極絕緣圖案。柵極絕緣圖案可在柵電極的兩個側壁與柵極間隔件之間延伸。
[0012]根據一些示例實施例，有源圖案的延伸方向可為第一方向。有源圖案可沿著與第一方向交叉的第二方向彼此間隔開。柵電極可包括沿著第二方向延伸并且沿著第一方向彼此間隔開的多個柵電極。柵極接觸部分可沿著第一方向延伸，并且可連接至所述多個柵電極中的每一個。柵極接觸部分的主體部分可沿著第一方向延伸并且可與所述多個柵電極接觸。而且，柵極接觸部分的延伸部分可包括多個延伸部分，各個延伸部分朝著柵電極之間的器件隔離層延伸。
[0013]在一些示例實施例中，所述半導體器件可包括在柵電極的兩側位于有源圖案上的源極/漏極區以及連接至源極/漏極區的源極/漏極接觸部分。柵極接觸部分的頂表面可與源極/漏極接觸部分的頂表面共面。在一些示例實施例中，源極/漏極接觸部分和柵極接觸部分可包括實質上相同的材料。而且，所述半導體器件可包括在源極/漏極區與源極/漏極接觸部分之間的導電圖案。源極/漏極接觸部分可通過導電圖案電連接至源極/漏極區。
[0014]根據一些示例實施例，一種半導體器件可包括在襯底上的柵電極。所述半導體器件可包括在柵電極的側壁上的柵極間隔件。所述半導體器件可包括在柵電極和柵極間隔件上的層間絕緣層以及穿過層間絕緣層并且連接至柵電極的柵極接觸部分。柵極接觸部分可包括與柵電極接觸的主體部分和沿著柵電極的側壁朝著襯底延伸的延伸部分，并且柵極間隔件的至少一部分和層間絕緣層的至少一部分可介于柵電極與柵極接觸部分的延伸部分之間。
[0015]在一些示例實施例中，柵極接觸部分的主體部分的底表面可位于比柵電極的頂表面的水平更低的水平。在一些示例實施例中，所述半導體器件可包括位于襯底上以限定有源圖案的器件隔離層。柵電極可在有源圖案和器件隔離層上方延伸，并且柵極接觸部分可位于器件隔離層上。
[0016]根據一些示例實施例，有源圖案可具有通過器件隔離層暴露的頂表面。柵極接觸部分的延伸部分的底表面的第一水平可比有源圖案的頂表面的第二水平更低并且可比器件隔離層的頂表面的第三水平更高。而且，所述半導體器件可包括:源極/漏極區，其在柵電極的兩側位于有源圖案上；以及源極/漏極接觸部分，其連接至源極/漏極區。柵極接觸部分的頂表面可與源極/漏極接觸部分的頂表面共面。
[0017]根據一些示例實施例，一種半導體器件可包括襯底，襯底具有從其突出的鰭形主體。所述半導體器件可包括在鰭形主體上的柵電極。所述半導體器件可包括柵極接觸部分，柵極接觸部分部分地在柵電極中并且部分地在柵電極以外。在一些實施例中，柵極接觸部分的一部分可位于柵電極的凹陷中。在一些實施例中，柵極接觸部分的該部分可位于柵電極的三個表面上。
[0018]在一些示例實施例中，所述半導體器件可包括絕緣層，并且柵極接觸部分的位于柵電極的凹陷中的那部分可為柵極接觸部分的第一部分。柵極接觸部分可包括位于絕緣層中的第二部分。
[0019]根據一些示例實施例，鰭形主體可為在半導體器件的PMOSFET區中的第一鰭形主體，并且半導體器件可包括第二鰭形主體，第二鰭形主體在半導體器件的NM0SFET區中。當在平面圖中看時，柵極接觸部分可分別在PMOSFET區的第一鰭形主體與NM0SFET區的第二鰭形主體之間延伸。
【附圖說明】
[0020]將從以下結合附圖進行的簡單描述中更清楚地理解示例實施例。附圖代表如本文所述的非限制性示例實施例。
[0021]圖1是示出根據本發明構思的一些示例實施例的半導體器件的平面圖。
[0022]圖2是示出根據本發明構思的一些示例實施例的半導體器件的一部分(例如，對應于圖1的第一邏輯單元Cl)的平面圖。
[0023]圖3A、圖3B和圖3C分別是沿著圖2的線Ι-Γ、ΙΙ-ΙΓ和ΙΙΙ-ΙΙΓ截取的剖視圖。
[0024]圖4Α、圖5Α、圖6Α、圖7Α、圖8Α和圖9Α是對應于圖2的線Ι-Γ的剖視圖，以示出根據本發明構思的一些示例實施例的制造半導體器件的方法。
[0025]圖4Β、圖5Β、圖6Β、圖7Β、圖8Β和圖9Β是對應于圖2的線ΙΙ-ΙΓ的剖視圖，以示出根據本發明構思的一些示例實施例的制造半導體器件的方法。
[0026]圖4C、圖5C、圖6C、圖7C、圖8C和圖9C是對應于圖2的線ΙΙΙ-ΙΙΓ的剖視圖，以示出根據本發明構思的一些示例實施例的制造半導體器件的方法。
[0027]圖10是示出根據本發明構思的一些示例實施例的半導體器件的一部分(例如，對應于圖1的第一邏輯單元Cl)的平面圖。
[0028]圖11Α、圖118和圖11(:分別是沿著圖10的線1-1’、11-11’和111-111’截取的剖視圖。
[0029]圖12至圖15、圖16Α至圖16C和圖17Α至圖17C是示出根據本發明構思的一些示例實施例的制造半導體器件的方法的剖視圖。
[0030]圖18是示出根據本發明構思的一些示例實施例的半導體器件的一部分(例如，對應于圖1的第一邏輯單元Cl)的平面圖。
[0031]圖19Α、圖19Β和圖19C分別是沿著圖18的線Ι-Γ、ΙΙ-ΙΓ和ΙΙΙ-ΙΙΓ截取的剖視圖。
[0032]圖20至圖23、圖24Α至圖24C和圖25Α至圖25C是示出根據本發明構思的一些示例實施例的制造半導體器件的方法的剖視圖。
[0033]圖26是根據本發明構思的一些示例實施例的沿著圖2的線Ι-Γ截取的剖視圖。
[0034]圖27是示出根據本發明構思的一些示例實施例的半導體器件的有源圖案的示意圖。
[0035]圖28是示出根據本發明構思的一些示例實施例的半導體器件的有源圖案的示意圖。
[0036]圖29是示出包括根據本發明構思的一些示例實施例的半導體器件的電子系統的示例的框圖。
[0037]圖30是示出包括根據本發明構思的一些示例實施例的半導體器件的電子裝置的示例的框圖。
[0038]圖31至圖33是示出包括根據本發明構思的一些示例實施例的半導體器件的多媒體裝置的一些示例的圖。
[0039]應該注意，這些附圖旨在示出在特定示例實施例中利用的方法、結構和/或材料的一般特征以及補充下面提供的書面說明。然而，這些附圖不一定按照比例繪制，并且可不準確反映任何給出的實施例的準確結構或性能特征，并且不應被解釋為局限或限制通過示例實施例包含的值或特性的范圍。例如，為了清楚起見，可縮小或夸大分子、層、區和/或結構性元件的相對厚度和定位。在各個附圖中使用相似或相同的附圖標記旨在指示存在相似或相同的元件或特征。
【具體實施方式】
[0040]下面參照附圖描述示例實施例。在不脫離本公開的精神和教導的情況下，許多不同的形式和實施例都是可能的，因此本公開不應理解為限于本文闡述的示例實施例。相反，提供這些實施例以使得本公開將是徹底和完整的，并且將把本公開的范圍傳遞給本領域技術人員。在圖中，為了清楚起見，可夸大層和區的大小和相對大小。相同的附圖標記在說明書中始終用于指代相同的元件。
[0041]本文所用的術語僅是為了描述特定實施例，并且不旨在限制實施例。如本文所用，除非上下文清楚地指明不是這樣，否則單數形式“一個”、“一”和“該”也旨在包括復數形式。還應該理解，術語“包含”、“包含……的”、“包括”和/或“包括……的”當用于本說明書中時，指明存在所列特征、步驟、操作、元件和/或組件，但不排除存在或添加一個或多個其它特征、步驟、操作、元件、組件和/或它們的組。
[0042]應該理解，當元件被稱作“親接至”、“連接至”或“響應于”另一元件或者“位于”另一元件“上”時，其可直接耦接至、連接至或響應于另一元件或直接位于另一元件上，或者也可存在中間元件。相反，當元件被稱作“直接耦接至”、“直接連接至”或“直接響應于”另一元件或者“直接位于”另一元件“上”時，不存在中間元件。如本文所用，術語“和/或”包括相關所列項之一或多個的任何和所有組合。
[0043]為了方便描述，本文中可使用諸如“在……下方”、“在……之下”、“下”、“在……之上”、“上”等的空間相對術語，以描述附圖中所示的一個元件或特征與其它元件或特征的關系。應該理解，空間相對術語旨在涵蓋使用或操作中的裝置的除圖中所示的取向之外的不同取向。例如，如果圖中的裝置顛倒，則被描述為“在其它元件或特征之下”或“在其它元件或特征下方”的元件將因此被取向為“在其它元件或特征之上”。因此，術語“在……之下”可涵蓋在……之上和在……之下這兩個取向。裝置可按照其它方式取向(旋轉90度或位于其它取向)，并且本文所用的空間相對描述語可相應地解釋。
[0044]本文參照作為示例實施例的理想實施例(和中間結構)的示意圖的剖視圖來描述本發明構思的示例實施例。這樣，作為例如制造技術和/或公差的結果，可以預見附圖中的形狀的變化。因此，本發明構思的示例實施例不應被理解為限于本文示出的區的具體形狀，而是包括例如由制造工藝導致的形狀的偏差。因此，圖中示出的區實際上是示意性的，并且它們的形狀不旨在示出裝置的區的實際形狀，并且不旨在限制示例實施例的范圍。
[0045]應該理解，雖然本文中可使用術語第一、第二等等來描述多個元件，但是這些元件不應被這些術語限制。這些術語僅用于將一個元件與另一元件區分開。因此，“第一”元件可被稱作“第二”元件，而不脫離當前實施例的教導。
[0046]除非另外限定，否則本文中使用的所有術語(包括技術和科學術語)具有與本發明構思所屬領域的普通技術人員通常理解的含義相同的含義。還應該理解，諸如在通用詞典中定義的那些的術語應該被解釋為具有與它們在相關技術和/或本說明書的上下文中的含義一致的含義，而不應該理想化地或過于正式地解釋它們，除非本文中明確這樣定義。
[0047]如通過本發明的實體應該理解，根據本文所述的各個實施例的器件和形成器件的方法可在諸如集成電路之類的微電子器件中實現，其中根據本文所述的各個實施例的多個器件集成在相同的微電子器件中。因此，在微電子器件中，本文所示的剖視圖可沿著不一定正交的兩個不同的方向復制。因此，實現根據本文所述的各個實施例的器件的微電子器件的平面圖可包括按照基于微電子器件的功能性的陣列和/或二維圖案來布置的多個器件。
[0048]根據本文所述的各個實施例的器件可根據微電子器件的功能性散布于其它器件之間。而且，根據本文所述的各個實施例的微電子器件可沿著可與所述兩個不同方向正交的第三方向復制，以提供三維集成電路。
[0049]因此，本文所示的剖視圖對根據本文所述的各個實施例的在平面圖中沿著兩個不同方向延伸和/或在立體圖中沿著三個不同方向延伸的多個器件提供支持。例如，當在器件/結構的剖視圖中示出了單個有源區時，該器件/結構可包括其上的多個有源區和晶體管結構(或存儲器單元結構、柵極結構等，視情況而定)，如器件/結構的平面圖所示的那樣。
[0050]圖1是示出根據本發明構思的一些示例實施例的半導體器件的平面圖。
[0051]參照圖1，根據本發明構思的一些示例實施例的半導體器件可包括設置在襯底上的多個邏輯單元C1、C2、C3和C4。邏輯單元C1、C2、C3和C4中的每一個可包括多個晶體管。作為一個示例，半導體器件可包括第一邏輯單元Cl、沿著第一方向Dl與第一邏輯單元Cl間隔開的第二邏輯單元C2、沿著與第一方向Dl交叉的第二方向D2與第一邏輯單元Cl間隔開的第三邏輯單元C3和沿著第二方向D2與第二邏輯單元C2間隔開的第四邏輯單元C4。邏輯單元C1、C2、C3和C4中的每一個可包括彼此通過器件隔離層ST分離開的各有源區。各有源區可包括彼此通過器件隔離層ST分離開的PMOSFET區PR和NM0SFET區NR。
[0052]作為一個示例，PMOSFET區PR和匪OSFET區NR可沿著第二方向D2彼此間隔開。第一邏輯單元Cl的PMOSFET區PR可布置為沿著第一方向Dl鄰近于第二邏輯單元C2的PMOSFET區PR。在本申請中，邏輯單元可指被構造為執行布爾邏輯功能(例如，如在INVERTER電路、AND電路、OR電路、NAND電路、NOR電路等中)或存儲功能(例如，如在FLIP-FLOP電路中)的單元。此外，邏輯單元的數量可相對于附圖中所示的數量不同地改變。
[0053]圖2是示出根據本發明構思的一些示例實施例的半導體器件的一部分(例如，對應于圖1的第一邏輯單元Cl)的平面圖。圖3A、圖3B和圖3C分別是沿著圖2的線Ι-Ι’、π-ΙΓ和ΙΙΙ-ΙΙΓ截取的剖視圖。本發明構思的本質表示，雖然本文中將參照圖1的第一邏輯單元Cl來描述本發明構思的一些實施例，但是圖1的其它邏輯單元可具有與第一邏輯單元Cl的結構基本相同或相似的結構。
[0054]參照圖1、圖2、圖3Α、圖3Β和圖3C，第一邏輯單元Cl可包括彼此通過器件隔離層ST間隔開的PMOSFET區PR和NM0SFET區NR。此外，第一邏輯單元Cl可通過器件隔離層ST與相鄰的邏輯單元C2、C3和C4隔離開。器件隔離層ST可包括第一器件隔離層STl和第二器件隔離層ST2。第一器件隔離層STl可將PMOSFET區PR與NMOSFET區NR分離，并且第二器件隔離層ST2可將第一邏輯單元Cl與相鄰的邏輯單元C2、C3和C4分離。第一器件隔離層STl可連接至第二器件隔離層ST2，以形成單個連續的絕緣層。器件隔離層ST可形成在襯底100的頂部。在示例實施例中，襯底100可為硅襯底、鍺襯底或絕緣體上硅(SOI)襯底。器件隔離層ST可由氧化硅層形成或包括氧化硅層。
[0055]在示例實施例中，PMOSFET區PR和NMOSFET區NR可在第一器件隔離層STl介于它們之間的情況下沿著第二方向D2彼此間隔開。雖然將PMOSFET區PR和NMOSFET區NR中的每一個示為單個區，但是其可包括彼此通過第一器件隔離層STl分離開的多個區。
[0056]第一邏輯單元Cl可包括設置在襯底100上以平行于第一方向Dl延伸的多個有源圖案AP。有源圖案AP可沿著第二方向D2排列。在示例實施例中，沿著第一方向Dl延伸的第三器件隔離層ST3可設置在有源圖案AP中的每一個的兩側。在示例實施例中，有源圖案AP中的每一個可包括通過第三器件隔離層ST3暴露出來(例如，突出至第三器件隔離層ST3以外)的上部(下文中，稱為有源鰭AF)，但是本發明構思的示例實施例可不限于此。例如，有源圖案AP可具有與第三器件隔離層ST3的頂表面基本共面的頂表面。
[0057]第一器件隔離層ST1、第二器件隔離層ST2和第三器件隔離層ST3之間可存在深度差異，或者在它們的底表面的豎直位置可存在差異。在示例實施例中，第三器件隔離層ST3可具有比第一器件隔離層STl和第二器件隔離層ST2的深度更小(例如，更淺)的深度。在這種情況下，第三器件隔離層ST3可通過與用于第一器件隔離層STl和第二器件隔離層ST2的工藝不同的工藝來形成。在一些示例實施例中，第三器件隔離層ST3可在形成第一器件隔離層STl和第二器件隔離層ST2時同時形成。在這種情況下，第一器件隔離層STl、第二器件隔離層ST2和第三器件隔離層ST3可具有實質上相同的深度。
[0058]有源圖案AP可設置在PMOSFET區PR和NMOSFET區NR中的每一個上。如圖2所示，三個有源圖案AP可設置在有源區PR和NR中的每一個上，但是本發明構思的示例實施例可不限于此。
[0059]柵電極GE可設置在有源圖案AP上，以與有源圖案AP交叉并且沿著第二方向D2延伸。柵電極GE可沿著第一方向Dl排列。
[0060]柵電極GE中的每一個可平行于第二方向D2延伸，從而與PMOSFET區PR和NMOSFET區NR交叉。柵極絕緣圖案GI可分別設置在柵電極GE下方，并且封蓋圖案CAP可分別設置在各柵電極GE上。柵極間隔件GSP可設置在柵電極GE中的每一個的兩側。在一些示例實施例中，柵極絕緣圖案GI可在各個柵電極GE與同其鄰近的柵極間隔件GSP之間延伸。
[0061 ] 柵電極GE中的每一個可包括與NMOSFET區NR交叉的第一柵電極GEl和與PMOSFET區PR交叉的第二柵電極GE2。第一柵電極GEl和第二柵電極GE2可在第一器件隔離層STl上彼此接觸以形成接合部分。第一柵電極GEl的功函數可與第二柵電極GE2的功函數不同。柵極絕緣圖案GI可包括分別設置在第一柵電極GEl和第二柵電極GE2下方的第一柵極絕緣圖案GII和第二柵極絕緣圖案GI2。第一柵極絕緣圖案GIl和第二柵極絕緣圖案GI2可彼此連續地連接，以形成單個主體。
[0062]柵電極GE可包括摻雜的半導體、金屬或導電金屬氮化物中的至少一個。作為一個示例，在柵電極GE包括金屬和導電金屬氮化物(例如，鎢(W)和氮化鈦(TiN))的情況下，第二柵電極GE2中的金屬氮化物的濃度可高于第一柵電極GE I中的金屬氮化物的濃度。柵極絕緣圖案GI可包括氧化硅層、氧氮化硅層或介電常數高于氧化硅層的介電常數的高k電介質中的至少一個。例如，封蓋圖案CAP和柵極間隔件GSP中的每一個可包括氧化硅層、氮化硅層或者氧氮化硅層中的至少一個。
[0063]源極/漏極區SD可設置在位于柵電極GE中的每一個的兩側的有源圖案AP的一些部分中。在一些示例實施例中，如圖3A所示，源極/漏極區SD可為利用有源圖案AP作為種子層生長的外延層。在這種情況下，PMOSFET區PR的源極/漏極區SD可被構造為引起壓應變，而匪OSFET區NR的源極/漏極區SD可被構造為引起拉應變。作為一個示例，PMOSFET區PR的源極/漏極區SD可包括硅鍺(SiGe)，而NMOSFET區NR的源極/漏極區SD可包括硅(Si)和/或碳化硅(SiC)。在一些示例實施例中，與圖3A中所示的不同，源極/漏極區SD可為在位于柵電極GE中的每一個的兩側的有源鰭AF的一些部分中形成的雜質區。在這種情況下，PMOSFET區PR的源極/漏極區SD可為P型雜質區，而NMOSFET區NR的源極/漏極區SD可為η型雜質區。
[0064]有源圖案AP可包括位于柵電極GE以下并且當在平面圖中看時被柵電極GE重疊的上部(或者有源鰭AF)。有源圖案AP的這種上部可用作晶體管的溝道區CH。
[0065]第一層間絕緣層110可設置在襯底100上，以覆蓋柵電極GE和源極/漏極區SD。在一些示例實施例中，第一層間絕緣層110可設置在襯底100與封蓋圖案CAP之間。第一層間絕緣層110可包括氧化硅層或氧氮化硅層中的至少一個。導電圖案TS可設置在柵電極GE中的每一個的兩側。導電圖案TS可穿過封蓋圖案CAP和第一層間絕緣層110，并且可連接至源極/漏極區SD。在PMOSFET區PR上，導電圖案TS中的每一個可被構造為將沿著第二方向D2彼此間隔開的源極/漏極區SD彼此連接，其中第三器件隔離層ST3/第一層間絕緣層110介于它們之間。導電圖案TS可與源極/漏極區SD直接接觸。NMOSFET區NR的源極/漏極區SD可按照相同方式通過導電圖案TS彼此連接。換句話說，在NMOSFET區NR上，導電圖案TS中的每一個可被構造為將沿著第二方向D2彼此分離開的源極/漏極區SD彼此連接。
[0066]導電圖案TS可包括至少一種金屬硅化物。例如，導電圖案TS可包括硅化鈦、硅化鉭或硅化鎢中的至少一個。導電圖案TS還可包括至少一種金屬。例如，導電圖案TS還可包括鈦、鉭或鎢中的至少一個。在一些示例實施例中，導電圖案TS可包括金屬硅化物層和設置在金屬娃化物層上的金屬層。
[0067]在一些示例實施例中，導電圖案TS可具有與封蓋圖案CAP的頂表面基本共面的頂表面。
[0068]第二層間絕緣層120可設置在封蓋圖案CAP上。第二層間絕緣層120可包括氧化硅層或氧氮化硅層中的至少一個。
[0069]源極/漏極接觸部分CA可設置在柵電極GE中的每一個的兩側。源極/漏極接觸部分CA可穿過第二層間絕緣層120，并且可連接至導電圖案TS。源極/漏極接觸部分CA可通過導電圖案TS電連接至源極/漏極區SD。源極/漏極接觸部分CA的形狀可不同地改變。作為一個示例，當在平面圖中看時，源極/漏極接觸部分CA可成形為類似于沿著第二方向D2延伸的桿。在一些實施例中，源極/漏極接觸部分CA中的至少一個可在器件隔離層ST上方延伸，以將PMOSFET區PR的源極/漏極區SD與NMOSFET區NR的源極/漏極區SD連接。例如，源極/漏極接觸部分CA可包括摻雜的半導體、金屬或導電金屬氮化物中的至少一個。
[0070]至少一個柵極接觸部分CB可設置在柵電極GE中的每一個上，并且電連接至柵電極GE中的每一個。柵極接觸部分CB可穿過第二層間絕緣層120，并且可連接至對應的一個柵電極GE。
[0071 ]柵極接觸部分CB可包括與對應的一個柵電極GE的上部接觸的主體部分BP和從主體部分BP沿著對應的一個柵電極GE的兩個側壁朝著襯底100延伸的延伸部分EP。延伸部分EP可在對應的一個柵電極GE介于它們之間的情況下彼此間隔開。主體部分BP和延伸部分EP可連續地連接以形成單個主體。延伸部分EP中的每一個可具有布置為鄰近于對應的一個柵電極GE的內側壁EPi和布置為與內側壁EPi相對的外側壁EP j。主體部分BP的兩個側壁BPs可與延伸部分EP的外側壁EPj分別對齊。如圖3B所示，主體部分BP的底表面LI的高度可低于柵電極GE的最上面的頂表面GEJJ的高度。
[0072]在一些示例實施例中，柵極接觸部分CB可設置在位于鄰近的一對有源圖案AP之間的器件隔離層ST上。在這種情況下，延伸部分EP中的每一個可從主體部分BP沿著對應的一個柵電極GE的兩個側壁朝著器件隔離層ST延伸。作為一個示例，柵極接觸部分CB可設置在位于PMOSFET區PR與匪OSFET區NR之間的第一器件隔離層STl上。柵極接觸部分CB可位于第一柵電極GEl與第二柵電極GE2之間的接合部分上，或位于第一柵電極GEl或第二柵電極GE2上。延伸部分EP中的每一個的底表面L2的高度可低于主體部分BP的底表面LI的高度。如圖3A所示，延伸部分EP中的每一個的底表面L2的高度可比器件隔離層ST的頂表面STJJ的高度更高。另外，如圖3A和圖3B所示，延伸部分EP中的每一個的底表面L2的高度可低于有源圖案AP中的每一個的頂表面AP_U(S卩，有源鰭AF的頂表面)的高度。
[0073]柵極間隔件GSP可介于柵電極GE中的每一個與延伸部分EP中的每一個之間。而且，第一層間絕緣層110的至少一部分也可介于柵電極GE中的每一個與延伸部分EP中的每一個之間。
[0074]源極/漏極接觸部分CA的頂表面CA_U可布置在與柵極接觸部分CB的頂表面08_1]的高度實質上相同的高度。源極/漏極接觸部分CA的頂表面CA_U和柵極接觸部分CB的頂表面CBJJ可與第二層間絕緣層120的頂表面實質上共面。
[0075]源極/漏極接觸部分CA和柵極接觸部分CB可由相同材料形成或包括相同材料。柵極接觸部分CB可包括摻雜的半導體、金屬或導電金屬氮化物中的至少一個。
[0076]互連線可設置在襯底100上，并且可電連接至源極/漏極接觸部分CA和柵極接觸部分CB。互連線可分別連接至源極/漏極接觸部分CA和柵極接觸部分CB，因此，可將從外部傳送(例如，從外部傳送至該單元)的電壓通過互連線施加至源極/漏極區SD和柵電極GE。
[0077]根據本發明構思的一些示例實施例，諸如圖3B中所示，柵極接觸部分CB的主體部分BP的底表面LI可低于柵電極GE的頂表面GE_U，因此，柵極接觸部分CB的主體部分BP的至少一部分可插入/嵌入于柵電極GE中。這可引起柵極接觸部分CB與柵電極GE之間的接觸面積增大，因此引起柵極接觸部分CB與柵電極GE之間的電阻減小。因此，可改進半導體器件的電阻特性。
[0078]圖4A、圖5A、圖6A、圖7A、圖8A和圖9A是對應于圖2的線Ι-Γ的剖視圖，以示出根據本發明構思的一些示例實施例的制造半導體器件的方法。圖4B、圖5B、圖6B、圖7B、圖8B和圖9B是對應于圖2的線ΙΙ-ΙΓ的剖視圖，以示出根據本發明構思的一些示例實施例的制造半導體器件的方法。圖4C、圖5C、圖6C、圖7C、圖8C和圖9C是對應于圖2的線ΙΙΙ-ΙΙΓ的剖視圖，以示出根據本發明構思的一些示例實施例的制造半導體器件的方法。
[0079]參照圖2、圖4A、圖4B和圖4C，第一器件隔離層STl和第二器件隔離層ST2可形成在襯底100上。在示例實施例中，例如，襯底100可為硅晶圓、鍺晶圓或絕緣體上硅(SOI)晶圓。第一器件隔離層STl可形成為沿著第一方向Dl延伸，并將第一邏輯單元Cl的PMOSFET區PR與第一邏輯單元Cl的NMOSFET區NR分離。第二器件隔離層ST2可形成為沿著第一方向Dl延伸，并且將第一邏輯單元Cl與同其鄰近的其它單元分離。下文中，圖案或層的深度可指其沿著從襯底100的頂表面至襯底100的底表面的方向測量的豎直長度。在一些實施例中，與圖中所示的不同，第二器件隔離層ST2的深度可大于第一器件隔離層STl的深度。可通過淺溝槽隔離(STI)工藝形成第一器件隔離層STl和第二器件隔離層ST2。
[0080]第三器件隔離層ST3可形成在襯底100上。第三器件隔離層ST3可形成為沿著第一方向Dl延伸，以在PMOSFET區PR和NMOSFET區NR中限定有源圖案AP。作為一個示例，有源圖案AP中的每一個可包括通過第三器件隔離層ST3暴露的上部(S卩，有源鰭AF)。可通過淺溝槽隔離(STI)工藝形成第三器件隔離層ST3。在一些示例實施例中，第三器件隔離層ST3的深度可比第一器件隔離層STl和第二器件隔離層ST2的對應的深度更小(例如，更淺)。可替換地，可利用相同工藝形成第一器件隔離層至第三器件隔離層(ST1、ST2和ST3)，并且在這種情況下，它們可具有實質上相同的深度。第一器件隔離層至第三器件隔離層(ST1、ST2和ST3)可由氧化硅層形成或者包括氧化硅層。
[0081 ]犧牲柵極圖案102可形成在襯底100上，以與有源圖案AP交叉并且沿著第二方向D2延伸。犧牲柵極圖案102可平行于第二方向D2延伸，以與PMOSFET區PR和NMOSFET區NR交叉。犧牲柵極圖案102可排列為沿著第一方向Dl彼此間隔開。例如，犧牲柵極圖案102可由多晶硅形成或者包括多晶硅。在示例實施例中，犧牲柵極圖案102的形成可包括:在襯底100上按次序形成蝕刻停止層和犧牲柵極層，以覆蓋有源圖案AP;在犧牲柵極層上形成犧牲掩模圖案；以及利用犧牲掩模圖案作為蝕刻掩模將犧牲柵極層和蝕刻停止層圖案化。結果，可分別在犧牲柵極圖案102下方形成蝕刻停止圖案。
[0082]柵極間隔件GSP可形成在犧牲柵極圖案102的兩個側壁上。可通過形成間隔件層以覆蓋犧牲柵極圖案102以及各向異性地蝕刻間隔件層來形成柵極間隔件GSP。間隔件層可包括氧化硅層、氮化硅層或氧氮化硅層中的至少一個。
[0083]源極/漏極區SD可形成在犧牲柵極圖案102的兩側的有源圖案AP上。例如，如圖4A所示，源極/漏極區SD的形成可包括:部分地去除在犧牲柵極圖案102的兩側的有源鰭AF或有源圖案AP的上部；以及利用已去除了上部的有源圖案AP作為種子層執行選擇性外延生長工藝。在這種情況下，PMOSFET區PR的源極/漏極區SD可形成為引起壓應變，而NMOSFET區NR的源極/漏極區SD可形成為引起拉應變。作為一個示例，PMOSFET區PR的源極/漏極區SD可由硅鍺(S iGe)形成，并且NMOSFET區NR的源極/漏極區SD可由碳化硅(SiC)形成。可替換地，與圖4A中所示的不同，源極/漏極區SD的形成可包括:執行離子注入工藝以將摻雜物注射至在犧牲柵極圖案102的兩側的有源鰭AF或有源圖案AP的上部中。可按照P型的源極/漏極區SD形成在PMOSFET區PR中而η型的源極/漏極區SD形成在NMOSFET區NR中的方式執行離子注入工藝。
[0084]源極/漏極區SD可不形成在有源圖案AP或有源鰭AF的位于犧牲柵極圖案102下方并且在平面圖中被犧牲柵極圖案102重疊的那些部分中。
[0085]第一層間絕緣層110可形成在襯底100上，以覆蓋犧牲柵極圖案102。第一層間絕緣層110可包括氧化硅層或氧氮化硅層中的至少一個。可對第一層間絕緣層110執行平坦化工藝以暴露出犧牲柵極圖案102的頂表面。
[0086]參照圖2、圖5A、圖5B和圖5C，可去除犧牲柵極圖案1 2，以在柵極間隔件GSP之間形成間隙區104。間隙區104可形成為暴露出襯底100 ο在示例實施例中，間隙區104可包括暴露出襯底100的PMOSFET區PR的第一區104a和暴露出襯底100的NMOSFET區NR的第二區104b。間隙區104的形成可包括:執行被構造為相對于第一層間絕緣層110、柵極間隔件GSP和蝕刻停止圖案具有蝕刻選擇性的蝕刻處理，以去除犧牲柵極圖案102;以及隨后執行被構造為相對于第一層間絕緣層110、柵極間隔件GSP和襯底100具有蝕刻選擇性的另一蝕刻處理，以去除蝕刻停止圖案。然后，柵極絕緣層GIL可形成在第一層間絕緣層110上，以部分地填充間隙區104。
[0087]第一掩模圖案Ml可形成在柵極絕緣層GIL上，以填充間隙區104的第一區104a。第一掩模圖案Ml可形成在PMOSFET區PR上。例如，第一掩模圖案Ml可包括至少一種旋涂硬掩膜(SOH)材料。
[0088]在形成第一掩模圖案Ml之后，第一柵電極層GELl可形成在柵極絕緣層GIL上，以填充剩余的第二區104b的空間。
[0089]參照圖2、圖6A、圖6B和圖6C，可去除第一掩模圖案Ml。例如，可通過灰化處理和/或剝離處理去除第一掩模圖案Ml。然后，第二掩模圖案M2可形成在襯底100上以覆蓋第一柵電極層GELl。第二掩模圖案M2可形成在匪OSFET區NR上。第二掩模圖案M2可形成為暴露出PMOSFET區PR上的柵極絕緣層GIL和間隙區104的第一區104a。例如，第二掩模圖案M2可包括至少一種旋涂硬掩膜(S0H)材料。
[0090]在形成第二掩模圖案M2之后，第二柵電極層GEL2可形成在柵極絕緣層GIL上，以填充剩余的第一區104a的空間。
[0091]第二柵電極層GEL2可形成為具有與第一柵電極層GELl的功函數不同的功函數。例如，第一柵電極層GELl和第二柵電極層GEL2中的每一個可包括金屬和導電金屬氮化物(例如，W和TiN)，并且在這種情況下，第二柵電極層GEL2可按照其金屬氮化物的濃度高于第一柵電極層GELl的金屬氮化物的濃度的方式形成。第一柵電極層GELl和第二柵電極層GEL2可形成為在第一器件隔離層STl上彼此接觸，從而在第一器件隔離層STl上形成接合部分。[0092 ] 參照圖2、圖7A、圖7B和圖7C，可去除第二掩模圖案M2。例如，可通過灰化處理和/或剝離處理去除第二掩模圖案M2。
[0093]然后，可對第一柵電極層GELl和第二柵電極層GEL2以及柵極絕緣層GIL執行平坦化工藝，以暴露出第一層間絕緣層110的頂表面。作為平坦化工藝的結果，柵極間隔件GSP的頂表面也可被暴露出來。可執行平坦化工藝，直至第一柵電極層GELl和第二柵電極層GEL2在間隙區104中具有期望厚度為止。結果，第一柵電極GEl可形成為跨過NMOSFET區NR，并且第二柵電極GE2可形成為跨過PMOSFET區PR。另外，作為平坦化工藝的結果，第一柵極絕緣圖案GIl可形成在第一柵電極GEl的下方，并且第二柵極絕緣圖案GI2可形成在第二柵電極GE2的下方。第一柵極絕緣圖案GIl可在第一柵電極GEl與柵極間隔件GSP之間延伸，并且第二柵極絕緣圖案GI2可在第二柵電極GE2與柵極間隔件GSP之間延伸。第一柵極絕緣圖案GIl和第二柵極絕緣圖案GI2可彼此連續地連接，以形成單個主體。
[0094]可按照第一柵電極GEl和第一柵極絕緣圖案GIl具有彼此共面的頂表面并且第二柵電極GE2和第二柵極絕緣圖案GI2具有彼此基本共面的頂表面的方式執行平坦化工藝。而且，可按照第一柵電極GEl和第二柵電極GE2以及第一柵極絕緣圖案GIl和第二柵極絕緣圖案GI2具有與第一層間絕緣層110的頂表面實質上共面的頂表面的方式執行平坦化工藝。
[0095]然后，封蓋圖案CAP可形成在第一層間絕緣層110上。封蓋圖案CAP可形成為覆蓋第一柵電極GEl和第二柵電極GE2的頂表面、第一柵極絕緣圖案GIl和第二柵極絕緣圖案GI2的頂表面以及柵極間隔件GSP的頂表面，并且可延伸以覆蓋第一層間絕緣層110的頂表面。
[0096]第一柵極絕緣圖案GII和第二柵極絕緣圖案GI2可構成柵極絕緣圖案GI，并且第一柵電極GEl和第二柵電極GE2可構成柵電極GE。柵極間隔件GSP可設置在柵電極GE的兩個側壁上，并且封蓋圖案CAP可設置在柵電極GE的頂表面上。
[0097]導電圖案TS可形成為在柵電極GE的兩側穿過封蓋圖案CAP和第一層間絕緣層110，并且可連接至源極/漏極區SD。導電圖案TS的形成可包括:形成凹進區R以在柵電極GE的兩偵晚過封蓋圖案CAP和第一層間絕緣層110以及暴露出源極/漏極區SD;在封蓋圖案CAP上形成導電層以填充凹進區R;以及平坦化導電層，以暴露出封蓋圖案CAP。在示例實施例中，如圖7A所示，可在用于形成凹進區R的蝕刻處理中去除源極/漏極區SD的上部。
[0098]導電圖案TS可由至少一種金屬硅化物形成或者包括至少一種金屬硅化物。例如，導電圖案TS可包括硅化鈦、硅化鉭或硅化鎢中的至少一個。導電圖案TS還可包括至少一種金屬。例如，導電圖案TS還可包括鈦、鉭或鎢中的至少一個。在示例實施例中，導電圖案TS可包括金屬硅化物層和設置在金屬硅化物層上的金屬層。
[0099]在PMOSFET區PR上，導電圖案TS中的每一個可形成為將沿著第二方向D2通過介于它們之間的第三器件隔離層ST3彼此間隔開的源極/漏極區SD彼此連接。在NMOSFET區NR上，導電圖案TS中的每一個可形成為將沿著第二方向D2通過介于它們之間的第三器件隔離層ST3彼此間隔開的源極/漏極區SD彼此連接。
[0100]第二層間絕緣層120可形成在設有導電圖案TS的結構上。第二層間絕緣層120可包括氧化硅層或氧氮化硅層。
[0101]第二層間絕緣層120可被圖案化以在柵電極GE的兩側上形成暴露出導電圖案TS的源極/漏極接觸孔Hl。源極/漏極接觸孔Hl中的每一個可形成為沿著導電圖案TS中的每一個的頂表面延伸。例如，源極/漏極接觸孔Hl中的每一個可沿著第二方向D2延伸。在一些實施例中，源極/漏極接觸孔Hl中的至少一個可延伸至器件隔離層ST上的區域，并且可暴露出PMOSFET區PR和NMOSFET區NR上的導電圖案TS。
[0102]參照圖2、圖8A、圖8B和圖8C，可在第二層間絕緣層120上形成掩模層M3以填充源極/漏極接觸孔H1。例如，掩模層M3可由至少一種旋涂硬掩膜(SOH)材料形成或者包括至少一種旋涂硬掩膜(S0H)材料。
[0103]掩模層M3和第二層間絕緣層120可被圖案化以形成暴露出柵電極GE的頂表面的柵極接觸孔H2 ο柵極接觸孔H2可與源極/漏極接觸孔Hl間隔開地形成。
[0104]柵極接觸孔H2可包括暴露出柵電極GE的主體孔BH和從主體孔BH沿著柵電極GE的兩個側壁朝著襯底100延伸的延伸孔EH。主體孔BH和延伸孔可彼此連接。
[0105]柵極接觸孔H2的形成可包括:執行相對于柵電極GE具有蝕刻選擇性的蝕刻處理以圖案化掩模層M3、第二層間絕緣層120和封蓋圖案CAP。在蝕刻處理中，可將柵電極GE的上部過度蝕刻，并且在這種情況下，主體孔BH的底表面H2_L1可形成在比柵電極GE的頂表面GEJJ的水平更低的水平處。另外，在蝕刻處理中，可在柵電極GE的兩側將第一層間絕緣層110過度蝕刻。在利用相對于柵電極GE具有蝕刻選擇性的蝕刻條件執行蝕刻處理的情況下，在蝕刻處理中，第一層間絕緣層110的蝕刻率可高于柵電極GE的蝕刻率。因此，如圖SC所示，延伸孔可形成為具有布置為比主體孔BH的底表面H2_L1更低的底表面H2_L2。在示例實施例中，延伸孔EH的底表面H2_L2的水平或高度可比器件隔離層ST的頂表面ST_U的水平或高度更高，并且可比有源鰭AF或有源圖案AP的頂表面AP_U的水平或高度更低。
[0106]延伸孔EH與柵電極GE可通過介于它們之間的柵極間隔件GSP間隔開。第一層間絕緣層110的至少一部分可介于延伸孔與柵電極GE之間。
[0107]根據本發明構思的一些示例實施例，在用于形成柵極接觸孔H2的蝕刻處理中，第一層間絕緣層110的蝕刻率可比柵電極GE的蝕刻率更快。在蝕刻處理中將柵電極GE過度蝕亥_情況下，主體孔BH可形成為具有比柵電極GE的頂表面GEJJ更低的底表面H2_L1。換句話說，可執行過度蝕刻處理以增大柵電極GE的暴露的面積，并且因此可增大將在后續工藝中形成的柵極接觸部分與柵電極GE之間的接觸面積。
[0108]而且，使用過度蝕刻處理可按照將底表面H2_L2布置在比主體孔BH的底表面H2_L1更低而比器件隔離層ST的頂表面ST_U更高的水平處的方式來控制延伸孔的底表面H2_L2的高度。因此，可相對容易地制造增大了柵極接觸部分與柵電極GE之間的接觸面積的半導體器件。
[0109]換句話說，作為過度蝕刻處理的結果，可相對容易地實現/產生在柵極接觸部分與柵電極之間具有低電阻的半導體器件。
[0110]參照圖2、圖9A、圖9B和圖9C，可去除掩模層M3。例如，可通過灰化處理和/或剝離處理去除掩模層M3。
[0111]返回參照圖2、圖3A、圖3B和圖3C，導電層可形成在第二層間絕緣層120上，以填充源極/漏極接觸孔Hl和柵極接觸孔H2。例如，導電層可由摻雜的半導體、金屬或導電金屬氮化物中的至少一個形成或包括摻雜的半導體、金屬或導電金屬氮化物中的至少一個。可對導電層執行平坦化工藝以暴露出第二層間絕緣層120，并且因此分別在源極/漏極接觸孔Hl和柵極接觸孔H2中形成源極/漏極接觸部分CA和柵極接觸部分CB。作為平坦化工藝的結果，源極/漏極接觸部分CA和柵極接觸部分CB可具有布置在實質上相同的高度的頂表面CA_l^P頂表面CB_U。源極/漏極接觸部分CA的頂表面CA_l^P柵極接觸部分CB的頂表面CB_U可與第二層間絕緣層120的頂表面實質上共面。
[0112]互連線可形成在襯底100上，并且可電連接至源極/漏極接觸部分CA和柵極接觸部分CB。互連線可分別通過源極/漏極接觸部分CA和柵極接觸部分CB連接至源極/漏極區SD和柵電極GE，因此，可將從外部傳送(例如，從外部傳送至所述單元)的電壓通過互連線施加至源極/漏極區SD和柵電極GE。
[0113]圖26是根據一些實施例的沿著圖2的線Ι-Γ截取的剖視圖。為了使描述簡單，先前參照圖2、圖3A、圖3B和圖3C描述的元件可通過相似或相同的附圖標記指示，而不用重復對其進行重復描述。
[0114]在根據圖26的一些實施例中，柵極接觸部分CB的延伸部分EP中的每一個可具有朝著器件隔離層ST變細的端部部分。例如，延伸部分EP中的每一個可按照其端部部分具有朝著器件隔離層ST大致變細的尖結構的方式設置。例如，參照圖8A，與圖8A所示的延伸孔的平坦下部區域相比，柵極接觸孔H2的延伸孔可形成為具有朝著器件隔離層ST變細的下部區域。
[0115]圖10是示出了根據本發明構思的一些示例實施例的半導體器件的一部分(例如，對應于圖1的第一邏輯單元Cl)的平面圖。圖11A、圖1lB和圖1lC分別是沿著圖10的線1-1’、ΙΙ-ΙΓ和ΙΙΙ-ΙΙΓ截取的剖視圖。為了使描述簡單，先前參照圖2、圖3A、圖3B和圖3C描述的元件可通過相似或相同的附圖標記指示，而不用重復對其進行重復描述。
[0116]參照圖1、圖10、圖11A、圖1IB和圖11C，至少一個柵極接觸部分CB可設置在柵電極GE中的每一個上并且電連接至柵電極GE中的每一個。柵極接觸部分CB可穿過第二層間絕緣層120，并且可連接至對應的一個柵電極GE。
[0117]根據一些實施例，柵極接觸部分CB可包括與對應的一個柵電極GE的上部接觸的主體部分BP和從主體部分BP沿著柵電極GE的一個側壁朝著襯底100延伸的延伸部分EP。延伸部分EP可設為鄰近于主體部分BP的一個側壁BPs。主體部分BP和延伸部分EP可以連續方式連接，以形成單個主體。延伸部分EP可具有布置為鄰近于對應的一個柵電極GE的內側壁EPi和布置為與內側壁EPi相對的外側壁EPj。主體部分BP的側壁BPs之一可與延伸部分EP的外側壁EPj對齊。如圖1lB所示，主體部分BP的底表面LI的高度可低于柵電極GE的最上面的頂表面GEJJ的高度。
[0118]在一些示例實施例中，柵極接觸部分CB可設置在位于鄰近的一對有源圖案AP之間的器件隔離層ST上。在這種情況下，延伸部分EP可沿著柵電極GE中的每一個的側壁從主體部分BP朝著器件隔離層ST延伸。作為一個示例，柵極接觸部分CB可設置在位于PMOSFET區PR與匪OSFET區NR之間的第一器件隔離層STl上。柵極接觸部分CB可位于分別設置在NMOSFET區NR和PMOSFET區PR上的第一柵電極GEl與第二柵電極GE2之間的接合部分上，或者位于第一柵電極GEl或第二柵電極GE2上。如參照圖3A的描述，延伸部分EP的底表面L2的高度可高于器件隔離層ST的頂表面ST_U的高度。另外，如圖3A和圖1IB/圖11C所示，延伸部分EP的底表面L2的高度可低于有源圖案AP中的每一個的頂表面AP_U(S卩，有源鰭AF的頂表面)的高度。
[0119]柵極間隔件GSP可介于柵電極GE中的每一個的側壁與延伸部分EP之間。而且，第一層間絕緣層110的至少一部分也可介于柵電極GE中的每一個的側壁與延伸部分EP之間。
[0120]源極/漏極接觸部分CA的頂表面CA_U可布置在與柵極接觸部分CB的頂表面08_1]的高度實質上相同的高度。源極/漏極接觸部分CA的頂表面CA_U和柵極接觸部分CB的頂表面CBJJ可與第二層間絕緣層120的頂表面實質上共面。
[0121]源極/漏極接觸部分CA和柵極接觸部分CB可由相同材料形成或包括相同材料。柵極接觸部分CB可包括摻雜的半導體、金屬或導電金屬氮化物中的至少一個。
[0122]圖12至圖15、圖16A至圖16C和圖17A至圖17C是示出根據本發明構思的一些示例實施例的制造半導體器件的方法的剖視圖。詳細地說，圖16A和圖17A是對應于圖10的線Ι-Γ的剖視圖，并且圖16B和圖17B是對應于圖10的線ΙΙ-ΙΓ的剖視圖。圖12至圖15、圖16C和圖17C是對應于圖10的線ΙΙΙ-ΙΙΓ的剖視圖。為了使描述簡單，可通過相似或相同的附圖標記指示先前參照圖4A至圖9C描述的元件或步驟，而不用重復對其進行重復描述。
[0123]參照圖10、圖4A、圖4B和圖12，第一器件隔離層STl和第二器件隔離層ST2可形成在襯底100上。第一器件隔離層STl可形成為沿著第一方向Dl延伸，并且將第一邏輯單元Cl的PMOSFET區PR和匪OSFET區NR彼此分離。第二器件隔離層ST2可形成為沿著第一方向Dl延伸，并且將第一邏輯單元Cl與同其鄰近的其它邏輯單元分離。第三器件隔離層ST3可形成在襯底100上。第三器件隔離層ST3可形成為沿著第一方向Dl延伸，并且在PMOSFET區PR和NMOSFET區NR中限定有源圖案AP。作為一個示例，有源圖案AP中的每一個可包括通過第三器件隔離層ST3暴露的上部(S卩，有源鰭AF)。
[0124]犧牲柵極圖案102可形成在襯底100上，以與有源圖案AP交叉并且沿著第二方向D2延伸。犧牲柵極圖案102可平行于第二方向D2延伸，以與PMOSFET區PR和NMOSFET區NR交叉。犧牲柵極圖案102可排列為沿著第一方向Dl彼此間隔開。柵極間隔件GSP可形成在犧牲柵極圖案102的兩個側壁上。
[0125]源極/漏極區SD可在犧牲柵極圖案102的兩側形成在有源圖案AP上。例如，如圖4A所示，源極/漏極區SD的形成可包括:部分地去除在犧牲柵極圖案102的兩側的有源鰭AF或有源圖案AP的上部；以及利用已去除了上部的有源圖案AP作為種子層執行選擇性外延生長工藝。源極/漏極區SD可不形成在位于犧牲柵極圖案102下方并且在平面圖中與犧牲柵極圖案102重疊的有源圖案AP或有源鰭AF的那些部分中。
[0126]第一層間絕緣層110可形成在襯底100上，以覆蓋犧牲柵極圖案102。可對第一層間絕緣層110執行平坦化工藝以暴露出犧牲柵極圖案102的頂表面。
[0127]參照圖1O、圖5A、圖5B和圖13，可去除犧牲柵極圖案102以在柵極間隔件GSP之間形成間隙區104。間隙區104可形成為暴露出襯底100 ο在示例實施例中，間隙區104可包括暴露出襯底100的PMOSFET區PR的第一區104a和暴露出襯底100的NMOSFET區NR的第二區104b。然后，柵極絕緣層GIL可形成在第一層間絕緣層110上，以部分地填充間隙區104。
[0128]第一掩模圖案Ml可形成在柵極絕緣層GIL上，以填充間隙區104的第一區104a。第一掩模圖案Ml可形成在PMOSFET區PR上。在形成第一掩模圖案Ml之后，第一柵電極層GELl可形成在柵極絕緣層GIL上，以填充剩余的第二區104b的空間。
[0129]參照圖1O、圖6A、圖6B和圖14，可去除第一掩模圖案Ml。然后，第二掩模圖案M2可形成在襯底100上，以覆蓋第一柵電極層GELl。第二掩模圖案M2可形成在NMOSFET區NR上。第二掩模圖案M2可形成為暴露出PMOSFET區PR上的柵極絕緣層GIL和間隙區104的第一區104a。
[0130]在形成第二掩模圖案M2之后，第二柵電極層GEL2可形成在柵極絕緣層GIL上以填充剩余的第一區104a的空間。
[0131 ]參照圖1O、圖7A、圖7B和圖15，可去除第二掩模圖案M2。然后，可對第一柵電極層GELl和第二柵電極層GEL2以及柵極絕緣層GIL執行平坦化工藝，以暴露出第一層間絕緣層110的頂表面。作為平坦化工藝的結果，柵極間隔件GSP的頂表面也可被暴露出來。可執行平坦化工藝直至第一柵電極層GELl和第二柵電極層GEL2在間隙區104中具有期望厚度為止。結果，第一柵電極GEl可形成為跨過NMOSFET區NR，并且第二柵電極GE2可形成為跨過PMOSFET區PR。另外，作為平坦化工藝的結果，第一柵極絕緣圖案GII可形成在第一柵電極GEl下方，并且第二柵極絕緣圖案GI2可形成在第二柵電極GE2下方。第一柵極絕緣圖案GIl可在第一柵電極GEl與柵極間隔件GSP之間延伸，并且第二柵極絕緣圖案GI2可在第二柵電極GE2與柵極間隔件GSP之間延伸。第一柵極絕緣圖案GIl和第二柵極絕緣圖案GI2可彼此連續地連接，以形成單個主體。
[0132]可按照第一柵電極GEl和第一柵極絕緣圖案GIl具有彼此共面的頂表面以及第二柵電極GE2和第二柵極絕緣圖案GI2具有彼此基本共面的頂表面的方式來執行平坦化工藝。而且，可按照第一柵電極GEl和第二柵電極GE2以及第一柵極絕緣圖案GIl和第二柵極絕緣圖案GI2具有與第一層間絕緣層110的頂表面基本共面的頂表面的方式來執行平坦化工藝。
[0133]封蓋圖案CAP可形成在第一層間絕緣層110上。封蓋圖案CAP可形成為覆蓋第一柵電極GEl和第二柵電極GE2的頂表面、第一柵極絕緣圖案GIl和第二柵極絕緣圖案GI2的頂表面以及柵極間隔件GSP的頂表面，并且可延伸以覆蓋第一層間絕緣層110的頂表面。
[0134]第一柵極絕緣圖案GII和第二柵極絕緣圖案GI2可構成柵極絕緣圖案GI，并且第一柵電極GEl和第二柵電極GE2可構成柵電極GE。柵極間隔件GSP可設置在柵電極GE的兩個側壁上，并且封蓋圖案CAP可設置在柵電極GE的頂表面上。
[0135]導電圖案TS可形成為在柵電極GE的兩側穿過封蓋圖案CAP和第一層間絕緣層110，并且可連接至源極/漏極區SD。在PMOSFET區PR上，導電圖案TS中的每一個可形成為將沿著第二方向D2通過介于它們之間的第三器件隔離層ST3彼此間隔開的源極/漏極區SD彼此連接。在NMOSFET區NR上，導電圖案TS中的每一個可形成為將沿著第二方向D2通過介于它們之間的第三器件隔離層ST3彼此間隔開的源極/漏極區SD彼此連接。
[0136]第二層間絕緣層120可形成在設有導電圖案TS的結構上。第二層間絕緣層120可被圖案化以形成在柵電極GE的兩側暴露出導電圖案TS的源極/漏極接觸孔H1。源極/漏極接觸孔Hl中的每一個可形成為沿著導電圖案TS中的每一個的頂表面延伸。例如，源極/漏極接觸孔Hl中的每一個可沿著第二方向D2延伸。在一些實施例中，源極/漏極接觸孔Hl中的至少一個可延伸至器件隔離層ST上的區域，并且可暴露出PMOSFET區PR和NMOSFET區NR上的導電圖案TS。
[0137]參照圖10、圖16A、圖16B和圖16C，掩模層M3可形成在第二層間絕緣層120上，以填充源極/漏極接觸孔H1。掩模層M3和第二層間絕緣層120可被圖案化以形成暴露出柵電極GE的頂表面的柵極接觸孔H2。柵極接觸孔H2可形成為與源極/漏極接觸孔Hl間隔開。
[0138]柵極接觸孔H2可包括暴露出柵電極GE的主體孔BH和從主體孔BH沿著柵電極GE的一個側壁朝著襯底100延伸的延伸孔EH。主體孔BH和延伸孔EH可彼此連接。
[0139]柵極接觸孔H2的形成可包括:執行相對于柵電極GE具有蝕刻選擇性的蝕刻處理，以將掩模層M3、第二層間絕緣層120和封蓋圖案CAP圖案化。在蝕刻處理中，柵電極GE的上部可被過度蝕刻，并且在這種情況下，主體孔BH的底表面H2_L1可形成在比柵電極GE的頂表面GE_U的水平更低的水平處。另外，在蝕刻處理中，第一層間絕緣層110可在柵電極GE的一側被過度蝕刻。在利用相對于柵電極GE具有蝕刻選擇性的蝕刻條件執行蝕刻處理的情況下，在蝕刻處理中，第一層間絕緣層110的蝕刻率可高于柵電極GE的蝕刻率。因此，如圖16C所示，延伸孔EH可形成為具有布置為比主體孔BH的底表面H2_L1更低的底表面H2_L2。在示例實施例中，延伸孔EH的底表面H2_L2的水平或高度可比器件隔離層ST的頂表面ST_U的水平或高度更高，并且可比有源鰭AF或有源圖案AP的頂表面AP_U的水平或高度更低。
[0140]延伸孔EH與柵電極GE可通過介于它們之間的柵極間隔件GSP間隔開。第一層間絕緣層110的至少一部分可介于延伸孔與柵電極GE之間。
[0141]參照圖10、圖17A、圖17B和圖17C，可去除掩模層M3。
[0142]返回參照圖10、圖11A、圖1lB和圖11C，導電層可形成在第二層間絕緣層120上，以填充源極/漏極接觸孔Hl和柵極接觸孔H2。可對導電層執行平坦化工藝，以暴露出第二層間絕緣層120，以及分別在源極/漏極接觸孔Hl和柵極接觸孔H2中形成源極/漏極接觸部分CA和柵極接觸部分CB。作為平坦化工藝的結果，源極/漏極接觸部分CA和柵極接觸部分CB可具有布置在實質上相同的高度的頂表面CA_l^P頂表面CB_U。源極/漏極接觸部分CA的頂表面CAJJ和柵極接觸部分CB的頂表面CBJJ可與第二層間絕緣層120的頂表面實質上共面。
[0143]互連線可形成在襯底100上，并且可電連接至源極/漏極接觸部分CA和柵極接觸部分CB。互連線可分別通過源極/漏極接觸部分CA和柵極接觸部分CB連接至源極/漏極區SD和柵電極GE，因此，可將從外部傳送(例如，從外部傳送至所述單元)的電壓通過互連線施加至源極/漏極區SD和柵電極GE。
[0144]圖18是示出根據本發明構思的一些示例實施例的半導體器件的一部分(例如，對應于圖1的第一邏輯單元Cl)的平面圖。圖19A、圖19B和圖19C分別是沿著圖18的線1-1’、線ΙΙ-ΙΓ和線ΙΙΙ-ΙΙΓ截取的剖視圖。為了使描述簡單，可通過相似或相同的附圖標記指示先前參照圖2、圖3A、圖3B和圖3C描述的元件，而不用重復對其進行重復描述。
[0145]參照圖1、圖18、圖19A、圖198和圖19(:，可將柵極接觸部分CB設為電連接至多個柵電極GE。可將柵極接觸部分CB設為穿過第二層間絕緣層120，并且可共同連接至所述多個柵電極GE。
[0146]根據一些實施例，柵極接觸部分CB可包括主體部分BP和延伸部分EP。主體部分BP設為沿著第一方向Dl延伸，并且與所述多個柵電極GE的上部接觸。延伸部分EP中的每一個設置在所述多個柵電極GE之間，并且從主體部分BP朝著襯底100延伸。延伸部分EP可介于所述多個柵電極GE之間，并且主體部分BP和延伸部分EP可連續地連接以形成單個主體。如圖19B所示，主體部分BP的底表面LI的高度可低于柵電極GE中的每一個的最上面的頂表面GE_U的高度。
[0147]在一些示例實施例中，柵極接觸部分CB可設置在位于鄰近的一對有源圖案AP之間的器件隔離層ST上。在這種情況下，在所述多個柵電極GE之間，延伸部分EP可從主體部分BP朝著器件隔離層ST延伸。作為一個示例，柵極接觸部分CB可設置在位于PMOSFET區PR與匪OSFET區NR之間的第一器件隔離層STl上。柵極接觸部分CB可位于第一柵電極GEl和第二柵電極GE2之間的接合部分上，或者位于第一柵電極GEl或第二柵電極GE2上。延伸部分EP中的每一個的底表面L2的高度可低于主體部分BP的底表面LI的高度。如圖19A所示，延伸部分EP中的每一個的底表面L2的高度可高于器件隔離層ST的頂表面ST_U的高度。柵極間隔件GSP可介于延伸部分EP中的每一個與同其鄰近的柵電極GE之間。
[0148]源極/漏極接觸部分CA的頂表面CA_U可布置在與柵極接觸部分CB的頂表面08_1]的高度實質上相同的高度。源極/漏極接觸部分CA的頂表面CA_U和柵極接觸部分CB的頂表面CBJJ可與第二層間絕緣層120的頂表面實質上共面。
[0149]源極/漏極接觸部分CA和柵極接觸部分CB可由相同材料形成或者包括相同材料。柵極接觸部分CB可包括摻雜的半導體、金屬或導電金屬氮化物中的至少一個。
[0150]圖20至圖23、圖24A至圖24C和圖25A至圖25C是示出根據本發明構思的一些示例實施例的制造半導體器件的方法的剖視圖。詳細地說，圖24A和圖25A是對應于圖18的線Ι-Γ的剖視圖，并且圖24B和圖25B是對應于圖18的線ΙΙ-ΙΓ的剖視圖。圖20至圖23、圖24C和圖25C是對應于圖18的線ΙΙΙ-ΙΙΓ的剖視圖。為了使描述簡單，可通過相似或相同的附圖標記指示先前參照圖4A至圖9C描述的元件或步驟，而不用重復對其進行重復描述。
[0151]參照圖18、圖4A、圖4B和圖20，第一器件隔離層STl和第二器件隔離層ST2可形成在襯底100上。第一器件隔離層STl可形成為沿著第一方向Dl延伸，并且將第一邏輯單元Cl的PMOSFET區PR與第一邏輯單元Cl的匪OSFET區NR分離開。第二器件隔離層ST2可形成為沿著第一方向Dl延伸，并且將第一邏輯單元Cl與同其鄰近的其它邏輯單元分離開。第三器件隔離層ST3可形成在襯底100上。第三器件隔離層ST3可形成為沿著第一方向Dl延伸，并且在PMOSFET區PR和NMOSFET區NR中限定有源圖案AP。作為一個示例，有源圖案AP中的每一個可包括通過第三器件隔離層ST3暴露的上部(S卩，有源鰭AF)。
[0152]犧牲柵極圖案102可形成在襯底100上以跨過有源圖案AP，并且沿著第二方向D2延伸。犧牲柵極圖案102可平行于第二方向D2延伸以跨過PMOSFET區PR和NMOSFET區NR。犧牲柵極圖案102可排列為沿著第一方向Dl彼此間隔開。柵極間隔件GSP可形成在犧牲柵極圖案102的兩個側壁上。
[0153]源極/漏極區SD可在犧牲柵極圖案102的兩側形成在有源圖案AP上。例如，如圖4A所示，源極/漏極區SD的形成可包括:在犧牲柵極圖案102的兩側部分地去除有源鰭AF或有源圖案AP的上部；以及利用已去除了上部的有源圖案AP作為種子層執行選擇性外延生長工藝。源極/漏極區SD可不形成在有源圖案AP或有源鰭AF的位于犧牲柵極圖案102下方并且在平面圖中與犧牲柵極圖案102重疊的那些部分中。
[0154]第一層間絕緣層110可形成在襯底100上，以覆蓋犧牲柵極圖案102。可對第一層間絕緣層110執行平坦化工藝，以暴露出犧牲柵極圖案102的頂表面。
[0155]參照圖18、圖5A、圖5B和圖21，可去除犧牲柵極圖案1 2，以在柵極間隔件GSP之間形成間隙區104。間隙區104可形成為暴露出襯底100。在示例實施例中，間隙區104可包括暴露出襯底100的PMOSFET區PR的第一區104a和暴露出襯底100的NMOSFET區NR的第二區104b。然后，柵極絕緣層GIL可形成在第一層間絕緣層110上，以部分地填充間隙區104。
[0156]第一掩模圖案Ml可形成在柵極絕緣層GIL上，以填充間隙區104的第一區104a。第一掩模圖案Ml可形成在PMOSFET區PR上。在形成第一掩模圖案Ml之后，第一柵電極層GELl可形成在柵極絕緣層GIL上，以填充剩余的第二區104b的空間。
[0157]參照圖18、圖6A、圖6B和圖22，可去除第一掩模圖案Ml。然后，第二掩模圖案M2可形成在襯底100上，以覆蓋第一柵電極層GELl。第二掩模圖案M2可形成在NMOSFET區NR上。第二掩模圖案M2可形成為暴露出PMOSFET區PR上的柵極絕緣層GIL和間隙區104的第一區104a。
[0158]在形成第二掩模圖案M2之后，第二柵電極層GEL2可形成在柵極絕緣層GIL上，以填充剩余的第一區104a的空間。
[0159]參照圖18、圖7A、圖7B和圖23，可去除第二掩模圖案M2。然后，可對第一柵電極層GELl和第二柵電極層GEL2以及柵極絕緣層GIL執行平坦化工藝，以暴露出第一層間絕緣層110的頂表面。作為平坦化工藝的結果，柵極間隔件GSP的頂表面也可暴露出來。可執行平坦化工藝直至第一柵電極層GELl和第二柵電極層GEL2在間隙區104中具有期望的厚度為止。結果，第一柵電極GEl可形成為跨過NMOSFET區NR，并且第二柵電極GE2可形成為跨過PMOSFET區PR。另外，作為平坦化工藝的結果，第一柵極絕緣圖案GII可形成在第一柵電極GEl下方，并且第二柵極絕緣圖案GI2可形成在第二柵電極GE2下方。第一柵極絕緣圖案GIl可在第一柵電極GEl與柵極間隔件GSP之間延伸。第二柵極絕緣圖案GI2可在第二柵電極GE2與柵極間隔件GSP之間延伸。第一柵極絕緣圖案GIl和第二柵極絕緣圖案GI2可彼此連續地連接以形成單個主體。
[0160]可按照第一柵電極GEl和第一柵極絕緣圖案GIl具有彼此共面的頂表面以及第二柵電極GE2和第二柵極絕緣圖案GI2具有彼此基本共面的頂表面的方式執行平坦化工藝。而且，可按照第一柵電極GEl和第二柵電極GE2以及第一柵極絕緣圖案GIl和第二柵極絕緣圖案GI2具有與第一層間絕緣層110的頂表面實質上共面的頂表面的方式執行平坦化工藝。
[0161]封蓋圖案CAP可形成在第一層間絕緣層110上。封蓋圖案CAP可形成為覆蓋第一柵電極GEl和第二柵電極GE2的頂表面、第一柵極絕緣圖案GIl和第二柵極絕緣圖案GI2的頂表面以及柵極間隔件GSP的頂表面，而且，其可延伸以覆蓋第一層間絕緣層110的頂表面。
[0162]第一柵極絕緣圖案GII和第二柵極絕緣圖案GI2可構成柵極絕緣圖案GI，并且第一柵電極GEl和第二柵電極GE2可構成柵電極GE。柵極間隔件GSP可設置在柵電極GE的兩個側壁上，并且封蓋圖案CAP可設置在柵電極GE的頂表面上。
[0163]導電圖案TS可形成為在柵電極GE的兩側穿過封蓋圖案CAP以及第一層間絕緣層110，并且可連接至源極/漏極區SD。在PMOSFET區PR上，導電圖案TS中的每一個可形成為將沿著第二方向D2通過介于它們之間的第三器件隔離層ST3彼此間隔開的源極/漏極區SD彼此連接。在NMOSFET區NR上，導電圖案TS中的每一個可形成為將沿著第二方向D2通過介于它們之間的第三器件隔離層ST3彼此間隔開的源極/漏極區SD彼此連接。
[0164]第二層間絕緣層120可形成在設有導電圖案TS的結構上。第二層間絕緣層120可被圖案化以在柵電極GE的兩側形成暴露出導電圖案TS的源極/漏極接觸孔H1。源極/漏極接觸孔Hl中的每一個可形成為沿著導電圖案TS中的每一個的頂表面延伸。例如，源極/漏極接觸孔Hl中的每一個可沿著第二方向D2延伸。在一些實施例中，源極/漏極接觸孔Hl中的至少一個可延伸至器件隔離層ST上的區域，并且可暴露出PMOSFET區PR和NMOSFET區NR上的導電圖案TS。
[0165]參照圖18、圖24A、圖24B和圖24C，掩模層M3可形成在第二層間絕緣層120上，以填充源極/漏極接觸孔H1。掩模層M3和第二層間絕緣層120可被圖案化以形成暴露出柵電極GE的頂表面的柵極接觸孔H2。柵極接觸孔H2可形成為與源極/漏極接觸孔Hl間隔開。
[0166]柵極接觸孔H2可包括主體孔BH和延伸孔EH。主體孔BH沿著第一方向Dl延伸，以暴露出所述多個柵電極GE。延伸孔EH中的每一個形成在所述多個柵電極GE之間，并且從主體孔BH朝著襯底100延伸。主體孔BH和延伸孔可彼此連接。
[0167]柵極接觸孔H2的形成可包括:執行相對于柵電極GE具有蝕刻選擇性的蝕刻處理以將掩模層M3、第二層間絕緣層120和封蓋圖案CAP圖案化。在蝕刻處理中，柵電極GE的上部可被過度蝕刻，并且在這種情況下，主體孔BH的底表面H2_L1可形成在比柵電極GE中的每一個的頂表面GE_U的水平更低的水平。另外，在蝕刻處理中，柵電極GE之間的第一層間絕緣層110可被過度蝕刻。在其中利用相對于柵電極GE具有蝕刻選擇性的蝕刻條件執行蝕刻處理的情況下，在蝕刻處理中，第一層間絕緣層110的蝕刻率可高于柵電極GE的蝕刻率。因此，如圖24C所示，延伸孔EH中的每一個可形成為具有位于比主體孔BH的底表面H2_L1的水平更低的水平的底表面H2_L2。在示例實施例中，延伸孔EH中的每一個的底表面H2_L2的水平或高度可比器件隔離層ST的頂表面ST_U的水平或高度更高。延伸孔EH中的每一個可通過柵極間隔件GSP與相鄰的一個柵電極GE間隔開。
[0168]參照圖18、圖25A、圖25B和圖25C，可去除掩模層M3。
[0169]返回參照圖18、圖19A、圖19B和圖19C，導電層可形成在第二層間絕緣層120上，以填充源極/漏極接觸孔Hl和柵極接觸孔H2。可對導電層執行平坦化工藝，以暴露出第二層間絕緣層120，并且分別在源極/漏極接觸孔Hl和柵極接觸孔H2中形成源極/漏極接觸部分CA和柵極接觸部分CB。作為平坦化工藝的結果，源極/漏極接觸部分CA和柵極接觸部分CB可具有位于實質上相同的高度的頂表面CA_l^P頂表面CB_U。源極/漏極接觸部分CA的頂表面CA_U和柵極接觸部分CB的頂表面CB_U可與第二層間絕緣層120的頂表面實質上共面。
[0170]互連線可形成在襯底100上，并且可電連接至源極/漏極接觸部分CA和柵極接觸部分CB。互連線可分別通過源極/漏極接觸部分CA和柵極接觸部分CB連接至源極/漏極區SD和柵電極GE，并且因此可將從外部傳送(例如，從外部傳送至所述單元)的電壓通過互連線施加至源極/漏極區SD和柵電極GE。
[0171]根據本發明構思的一些示例實施例，柵極接觸部分可包括與至少一個柵電極的上部接觸的主體部分和從主體部分沿著柵電極的側壁中的至少一個延伸的延伸部分。柵極接觸部分的主體部分可具有位于柵電極的最上面的頂表面以下的底表面。也就是說，主體部分的至少一部分可插入柵電極中(例如，插入柵電極的凹陷中)，并且這可引起柵極接觸部分與柵電極之間的接觸面積增大，因此減小它們之間的電阻。因此，半導體器件可具有改進的電阻特性。
[0172]另外，可按照過度蝕刻方式執行蝕刻處理，以形成用于柵極接觸部分的柵極接觸孔。在這種過度蝕刻處理中，第一層間絕緣層的蝕刻率可高于柵電極的蝕刻率。這樣，允許用于主體部分的主體孔的底表面比柵電極的頂表面更低。換句話說，可執行過度蝕刻處理以增大柵電極的暴露的面積，并且因此可增大柵極接觸部分與柵電極之間的接觸面積。而且，可執行過度蝕刻處理以允許用于延伸部分的延伸孔的底表面位于主體孔的底表面與器件隔離層的頂表面之間。因此，可相對容易地制造其中柵極接觸部分與柵電極在接觸面積增大的情況下彼此接觸的半導體器件。換句話說，過度蝕刻處理的使用可使得相對容易地制造在柵極接觸部分與柵電極之間具有低電阻的半導體器件。因此，可相對容易地制造具有改進的電阻特性的半導體器件。
[0173]雖然本文的有源圖案AP被示為具有鰭形結構，但是有源圖案AP的形狀可按照各種方式改變。而且，鰭形結構在這里可被稱作鰭形主體。例如，各個有源圖案AP/有源鰭AF可被稱作從襯底100向上突出的鰭形主體。
[0174]圖27是示出根據本發明構思的一些示例實施例的半導體器件的有源圖案的示意圖。在根據圖27的一些實施例中，有源圖案AP可設為具有Ω形狀的截面。例如，有源圖案AP可包括鄰近于襯底100的頸部NC和寬度大于頸部NC的寬度的主體部分BD。柵極絕緣圖案GI和柵電極GE可按次序設置在有源圖案AP上。柵電極GE可包括位于有源圖案AP以下的至少一部分。
[0175]圖28是示出根據本發明構思的一些示例實施例的半導體器件的有源圖案的示意圖。在根據圖28的一些實施例中，半導體器件的有源圖案AP可按照與襯底100豎直地分離的納米線的形式設置。柵極絕緣圖案GI和柵電極GE可按次序設置在有源圖案AP上。柵電極GE可包括在有源圖案AP與襯底100之間延伸的一部分。
[0176]圖29是示出包括根據本發明構思的一些示例實施例的半導體器件的電子系統的示例的框圖。
[0177]參照圖29，根據本發明構思的一些示例實施例的電子系統1100可包括控制器1110、輸入/輸出(I/O)裝置/單元1120、存儲器裝置1130、接口單元1140和數據總線1150。控制器1110、1/0裝置1120、存儲器裝置1130和接口單元1140中的至少兩個可通過數據總線1150彼此通信。數據總線1150可對應于電信號通過其傳送的路徑。
[0178]控制器1110可包括微處理器、數字信號處理器、微控制器或被構造為與它們具有相似功能的另一邏輯裝置中的至少一個。I/o裝置1120可包括鍵區、鍵盤或顯示單元。存儲器裝置1130可存儲數據和/或命令。存儲器裝置1130可包括非易失性存儲器裝置(例如，FLASH存儲器裝置、相變存儲器裝置、磁存儲器裝置等)。而且，存儲器裝置1130還可包括易失性存儲器裝置。例如，存儲器裝置1130可包括具有根據本發明構思的一些示例實施例的半導體器件的靜態隨機存取存儲器(SRAM)裝置。可根據電子系統1100的用途或針對其使用電子系統1100的電子產品的類型省略存儲器裝置1130。接口單元1140可將電數據發送至通信網絡，或者可從通信網絡接收電數據。接口單元1140可按照無線方式或有線方式操作。例如，接口單元1140可包括用于無線通信的天線或者用于有線和/或無線通信的收發器。根據本發明構思的一些示例實施例的半導體器件可設為控制器1110或I/O裝置1120的一部分。在一些實施例中，電子系統1100還可包括用作用于改進控制器1110的操作的高速緩沖存儲器的快速DRAM裝置和/或快速SRAM裝置。
[0179]圖30是示出包括根據本發明構思的一些示例實施例的半導體器件的電子裝置的示例的框圖。
[0180]參照圖30，電子裝置1200可包括半導體芯片1210。半導體芯片1210可包括處理器1211、內置存儲器1213和高速緩沖存儲器1215。
[0181 ] 處理器1211可包括一個或多個處理器核Cl-Cn。一個或多個處理器核Cl-Cn可被構造為處理數據和信號。處理器核Cl-Cn可包括根據本發明構思的一些示例實施例的半導體器件(例如，包括參照圖1描述的邏輯單元)。
[0182]電子裝置1200可被構造為利用經處理的數據和信號執行其自身的功能。作為一個示例，處理器1211可為應用處理器。
[0183]內置存儲器1213可與處理器1211交換第一數據DATl。第一數據DATl可為經一個或多個處理器核Cl-Cn處理的數據或將由一個或多個處理器核Cl-Cn處理的數據。內置存儲器1213可管理第一數據DATl。例如，內置存儲器1213可被構造為對第一數據DATl執行緩沖操作。換句話說，內置存儲器1213可用作處理器1211的緩沖器或工作存儲器。
[0184]在示例實施例中，電子裝置1200可用于實現可佩戴電子裝置。通常，可佩戴電子裝置可被構造為執行計算少量數據而非計算大量數據的操作。在這個意義上，在電子裝置1200用于可佩戴電子裝置的情況下，內置存儲器1213可被構造為具有相對小的緩沖容量。
[0185]內置存儲器1213可為靜態隨機存取存儲器(SRAM)裝置。SRAM裝置可具有比動態隨機存取存儲器(DRAM)裝置的操作速度更快的操作速度。因此，在SRAM內置于半導體芯片1210中的情況下，電子裝置1200可具有小的大小和快操作速度。而且，在其中SRAM內置于半導體芯片1210中的情況下，可減小電子裝置1200的有效功率。在示例實施例中，SRAM可包括根據本發明構思的一些示例實施例的半導體器件。
[0186]高速緩沖存儲器1215可與一個或多個處理器核Cl-Cn—起安裝在半導體芯片1210上。高速緩沖存儲器1215可被構造為存儲將由一個或多個處理器核Cl-Cn使用或直接訪問的高速緩存數據DATc。高速緩沖存儲器1215可被構造為具有相對小的容量和非常快的操作速度。在示例實施例中，高速緩沖存儲器1215可具有包括根據本發明構思的一些示例實施例的半導體器件在內的SRAM裝置。在使用高速緩沖存儲器1215的情況下，可減小通過處理器1211執行的對內置存儲器1213的訪問頻率或減少訪問時間。換句話說，高速緩沖存儲器1215的使用可允許電子裝置1200具有快操作速度。
[0187]為了提供對本發明構思的示例實施例的更好理解，高速緩沖存儲器1215被示為與處理器1211分離的組件。然而，可將高速緩沖存儲器1215構造為被包括在處理器1211中。
[0188]處理器1211、內置存儲器1213和高速緩沖存儲器1215可被構造為基于各種接口協議中的至少一個來交換或傳送數據。例如，處理器1211、內置存儲器1213和高速緩沖存儲器1215可被構造為基于通用串行總線(USB)、小型計算機系統接口(SCSI)、高速外圍組件互連(PCI)、高級技術附件(ATA)、并行ATA(PATA)、串行ATA(SATA)、串行連接SCSI (SAS)、集成驅動電子器件(IDE)或通用閃存(UFS)中的至少一個來交換或傳送數據。
[0189]圖31至圖33是示出包括根據本發明構思的一些示例實施例的半導體器件在內的多媒體裝置的一些示例的圖。圖29的電子系統1100和/或圖30的電子裝置1200可應用于圖31所示的移動電話或智能電話2000、應用于圖32所示的平板或智能平板計算機(例如，平板/智能平板個人計算機(PC))3000或者應用于圖33所示的筆記本計算機4000。
[0190]根據本發明構思的一些示例實施例，柵極接觸部分可包括與至少一個柵電極的上部接觸的主體部分和從主體部分沿著柵電極的側壁中的至少一個延伸的延伸部分。柵極接觸部分的主體部分可具有位于柵電極的頂表面以下的底表面。也就是說，主體部分的至少一部分可插入柵電極中，并且這可導致柵極接觸部分與柵電極之間的接觸面積增大，并且因此導致它們之間的電阻減小。因此，半導體器件可具有改進的電阻特性。
[0191]另外，可按照過度蝕刻方式執行蝕刻處理，以形成用于柵極接觸部分的柵極接觸孔。在這種過度蝕刻處理中，第一層間絕緣層的蝕刻率可高于柵電極的蝕刻率。這樣，可允許用于主體部分的主體孔的底表面比柵電極的頂表面更低。換句話說，可執行過度蝕刻處理以增大柵電極的暴露的面積，并且因此可增大柵極接觸部分與柵電極之間的接觸面積。而且，可執行過度蝕刻處理以允許用于延伸部分的延伸孔的底表面位于主體孔的底表面與器件隔離層的頂表面之間。因此，可相對容易地制造其中柵極接觸部分與柵電極在接觸面積增大的情況下彼此接觸的半導體器件。換句話說，過度蝕刻處理的使用可相對容易地制造在柵極接觸部分與柵電極之間具有低電阻的半導體器件。因此，可相對容易地制造具有改進的電阻特性的半導體器件。
[0192]應將上面公開的主題內容看作是示出性的而非限制性的，并且所附權利要求旨在覆蓋落入真實的精神和范圍內的所有這種修改、改進和其它實施例。因此，在法律允許的最大程度上，通過對所附權利要求及其等同物的最寬允許解釋來確定所述范圍，并且該范圍不應受以上詳細描述局限或限制。
【主權項】
1.一種半導體器件，包括: 襯底，其包括通過器件隔離層限定的有源圖案，所述有源圖案沿著一個方向延伸； 柵電極，其在所述有源圖案和所述器件隔離層上；以及 柵極接觸部分，其位于所述有源圖案之間的器件隔離層上，并且連接至所述柵電極，其中，所述柵極接觸部分包括與所述柵電極接觸的主體部分和從所述主體部分沿著所述柵電極的側壁朝著所述器件隔離層延伸的延伸部分。2.根據權利要求1所述的半導體器件，其中，所述主體部分的底表面低于所述柵電極的頂表面。3.根據權利要求1所述的半導體器件， 其中，所述有源圖案中的每一個包括通過所述器件隔離層暴露的有源鰭，并且 其中，所述延伸部分的底表面低于所述有源鰭的頂表面。4.根據權利要求3所述的半導體器件，其中，所述延伸部分的底表面位于比所述器件隔離層的頂表面的水平更高的水平處。5.根據權利要求1所述的半導體器件，還包括設置在所述柵電極的側壁上的柵極間隔件， 其中，所述柵極間隔件的至少一部分介于所述柵電極的側壁與所述延伸部分之間。6.根據權利要求5所述的半導體器件，還包括鄰近所述柵電極和所述柵極間隔件的層間絕緣層， 其中，所述柵極接觸部分穿過所述層間絕緣層并且連接至所述柵電極，并且 其中，所述層間絕緣層的至少一部分介于所述柵電極的側壁與所述延伸部分之間。7.根據權利要求5所述的半導體器件，還包括在所述柵電極的側壁與所述柵極間隔件之間的柵極絕緣圖案， 其中，所述柵極絕緣圖案在所述柵電極與所述襯底之間延伸。8.根據權利要求1所述的半導體器件， 其中，所述延伸部分是第一延伸部分，并且 其中，所述柵極接觸部分還包括沿著所述柵電極的相對側壁朝著所述器件隔離層延伸的第二延伸部分。9.根據權利要求8所述的半導體器件，還包括在所述柵電極的兩個側壁上的柵極間隔件， 其中，所述柵極間隔件之一介于所述第一延伸部分與所述柵電極之間，并且 其中，所述柵極間隔件中的另一個介于所述第二延伸部分與所述柵電極之間。10.根據權利要求9所述的半導體器件，還包括鄰近所述柵電極和所述柵極間隔件的層間絕緣層， 其中，所述柵極接觸部分穿過所述層間絕緣層并且連接至所述柵電極，并且其中，所述層間絕緣層的至少一部分介于所述第一延伸部分與所述柵電極之間以及介于所述第二延伸部分與所述柵電極之間。11.根據權利要求9所述的半導體器件，還包括在所述襯底與所述柵電極之間的柵極絕緣圖案， 其中，所述柵極絕緣圖案在所述柵電極的兩個側壁與所述柵極間隔件之間延伸。12.根據權利要求1所述的半導體器件，其中: 所述有源圖案所延伸的方向包括第一方向， 所述有源圖案沿著與所述第一方向交叉的第二方向彼此間隔開， 所述柵電極包括沿著所述第二方向延伸并且沿著所述第一方向彼此間隔開的多個柵電極， 所述柵極接觸部分沿著所述第一方向延伸，并且連接至所述多個柵電極中的每一個，所述柵極接觸部分的主體部分沿著所述第一方向延伸并且與所述多個柵電極接觸，所述柵極接觸部分的延伸部分包括多個延伸部分，每個延伸部分朝著所述柵電極之間的器件隔離層延伸。13.根據權利要求1所述的半導體器件，還包括: 源極/漏極區，其在所述柵電極的兩側位于所述有源圖案上；以及 源極/漏極接觸部分，其連接至所述源極/漏極區， 其中，所述柵極接觸部分的頂表面與所述源極/漏極接觸部分的頂表面共面。14.根據權利要求13所述的半導體器件，其中，所述源極/漏極接觸部分和所述柵極接觸部分由實質上相同的材料形成。15.根據權利要求13所述的半導體器件，還包括在所述源極/漏極區與所述源極/漏極接觸部分之間的導電圖案， 其中，所述源極/漏極接觸部分通過所述導電圖案電連接至所述源極/漏極區。16.—種半導體器件，包括: 柵電極，其在襯底上； 柵極間隔件，其在所述柵電極的側壁上； 層間絕緣層，其鄰近所述柵電極和所述柵極間隔件；以及 柵極接觸部分，其穿過所述層間絕緣層并且連接至所述柵電極， 其中，所述柵極接觸部分包括與所述柵電極接觸的主體部分和沿著所述柵電極的側壁朝著所述襯底延伸的延伸部分，并且 其中，所述柵極間隔件的至少一部分和所述層間絕緣層的至少一部分介于所述柵電極與所述柵極接觸部分的延伸部分之間。17.根據權利要求16所述的半導體器件，其中，所述柵極接觸部分的主體部分的底表面位于比所述柵電極的頂表面的水平更低的水平處。18.根據權利要求16所述的半導體器件，還包括器件隔離層，該器件隔離層位于所述襯底上以限定有源圖案， 其中，所述柵電極在所述有源圖案和所述器件隔離層上方延伸，并且 其中，所述柵極接觸部分位于所述器件隔離層上。19.根據權利要求18所述的半導體器件， 其中，所述有源圖案具有通過所述器件隔離層暴露的頂表面，并且其中，所述柵極接觸部分的延伸部分的底表面的第一水平比所述有源圖案的頂表面的第二水平更低并且比所述器件隔離層的頂表面的第三水平更高。20.根據權利要求19所述的半導體器件，還包括: 源極/漏極區，其在所述柵電極的兩側位于所述有源圖案上；以及 源極/漏極接觸部分，其連接至所述源極/漏極區， 其中，所述柵極接觸部分的頂表面與所述源極/漏極接觸部分的頂表面共面。21.—種半導體器件，包括: 襯底，其包括從其突出的鰭形主體； 柵電極，其在所述鰭形主體上；以及 柵極接觸部分，其部分地在所述柵電極中并且部分地在所述柵電極以外。22.根據權利要求21所述的半導體器件，其中，所述柵極接觸部分的一部分位于所述柵電極的凹陷中。23.根據權利要求22所述的半導體器件，其中，所述柵極接觸部分的該部分位于所述柵電極的三個表面上。24.根據權利要求22所述的半導體器件，還包括絕緣層， 其中，所述柵極接觸部分的位于所述柵電極的凹陷中的那部分包括所述柵極接觸部分的第一部分， 其中，所述柵極接觸部分還包括位于所述絕緣層中的第二部分。25.根據權利要求21所述的半導體器件，其中: 所述鰭形主體包括在所述半導體器件的PMOSFET區中的第一鰭形主體； 所述半導體器件還包括第二鰭形主體，該第二鰭形主體在所述半導體器件的匪OSFET區中；并且 當在平面圖中看時，所述柵極接觸部分分別在所述PMOSFET區的第一鰭形主體與所述NM0SFET區的第二鰭形主體之間延伸。
【文檔編號】H01L29/423GK106024870SQ201610173543
【公開日】2016年10月12日
【申請日】2016年3月24日
【發明人】尹彰燮, 權赫基, 金珉徹
【申請人】三星電子株式會社