半導體器件及其制造方法
【專利摘要】本發明提供了一種半導體器件及其制造方法。所述半導體器件包括：柵極間隔件，其在襯底上限定溝槽，并且包括上部和下部；柵極絕緣膜，其沿著溝槽的側壁和底表面延伸，并且不與柵極間隔件的上部接觸；下導電膜，其在柵極絕緣膜上沿著溝槽的側壁和底表面延伸，并且不與柵極間隔件的上部重疊；以及上導電膜，其位于下導電膜上且位于柵極絕緣膜的最上面的部分上。
【專利說明】半導體器件及其制造方法
[0001]相關申請的交叉引用
[0002]本申請要求于2015年3月23日在韓國知識產權局提交的韓國專利申請N0.10-2015-00 399 28的優先權以及由該申請獲得的所有利益，該申請的內容以引用方式全文并入本文中。
技術領域
[0003]本發明構思涉及半導體器件及其制造方法。
【背景技術】
[0004]近來，隨著信息媒體的快速散布，半導體器件的功能也極大地發展。就最近的半導體產品而言，可要求低成本以確保競爭性，并且可要求產品的高集成度以獲得高質量。為了高集成度，進行半導體器件的縮小。
[0005]正在進行針對增大半導體器件的操作速度以及提高集成度的研究。半導體器件可包括諸如MOS晶體管之類的單獨的元件。MOS晶體管的柵極可根據半導體器件的集成日益減小，并且柵極的下溝道區也可日益縮窄。
[0006]由于晶體管的柵極之間的間隔減小，晶體管的柵極與形成在晶體管的源極/漏極上的接觸部分之間的間隔也急劇減小。

【發明內容】

[0007]本發明構思的一些方面提供了可通過改變替代性金屬柵電極的層合輪廓來改進操作性能和可靠性的半導體器件。
[0008]本發明構思的其它方面提供了可通過減小替代性金屬柵電極的高度變化來改進操作性能的半導體器件。
[0009]本發明構思的又一些方面提供了可通過調整替代性金屬柵極材料的高度和具有高介電常數的介電膜來改進元件的操作性能和可靠性的用于制造半導體器件的方法。
[0010]本發明構思的各方面不限于上述方面，并且通過參照下面提供的本發明構思的詳細描述，未提及的其它方面將對于本發明構思所屬領域的普通技術人員將變得更加清楚。
[0011]根據本發明構思的一些實施例，一種半導體器件包括:柵極間隔件，其在襯底上限定溝槽的相對的側壁;柵極絕緣膜，其沿著溝槽的相對的側壁和在溝槽的相對的側壁之間的表面上保形地延伸，從而柵極間隔件的與襯底相對的那些部分與柵極絕緣膜不接觸；下導電膜，其在柵極絕緣膜上沿著溝槽的相對的側壁延伸以在其中限定凹陷，從而柵極間隔件的與襯底相對的那些部分與下導電膜不接觸；以及上導電膜，其位于通過下導電膜限定的凹陷中。
[0012]在一些實施例中，上導電膜可包括一個或多個導電層，并且上導電膜的所述一個或多個導電層中的至少一個可在凹陷以外延伸。
[0013]在一些實施例中，上導電膜可直接在柵極間隔件的與柵極絕緣膜和下導電膜不接觸的與襯底相對的那些部分上延伸。
[0014]在一些實施例中，柵極間隔件的與柵極絕緣膜和下導電膜不接觸的與襯底相對的那些部分還可與上導電膜不接觸。所述器件還可包括:絕緣封蓋圖案，其位于上導電膜上，并且直接位于柵極間隔件的與柵極絕緣膜、下導電膜和上導電膜不接觸的那些部分上。
[0015]在一些實施例中，柵極絕緣膜和下導電膜之一可沿著柵極間隔件以遠離襯底的方式延伸，并且延伸至超出柵極絕緣膜和下導電膜中的另一個。
[0016]在一些實施例中，柵極絕緣膜可為高k介電層。所述器件還可包括:功函數調整膜，其由導電層形成，該導電層被構造為影響半導體器件的閾電壓，功函數調整膜沿著溝槽的側壁以及在柵極絕緣膜與下導電膜之間延伸，從而柵極間隔件的與襯底相對的那些部分還與功函數調整膜不接觸。
[0017]在一些實施例中，柵極絕緣膜和下導電膜中的至少一個可沿著柵極間隔件以遠離襯底的方式延伸，并且延伸至超出功函數調整膜。
[0018]在一些實施例中，柵極間隔件、柵極絕緣膜、下導電膜和上導電膜可限定第一晶體管柵極結構。所述器件還可包括:第二晶體管柵極結構，其在襯底上位于第一晶體管柵極結構旁邊并且通過相對于柵極間隔件具有蝕刻選擇性的層間絕緣膜與第一晶體管柵極結構分離。所述第二晶體管柵極結構可包括:第二柵極間隔件，其在襯底上限定第二溝槽的相對的側壁;第二柵極絕緣膜，其沿著第二溝槽的相對的側壁和在第二溝槽的相對的側壁之間的表面上保形地延伸，其中第二柵極間隔件的與襯底相對的那些部分與第二柵極絕緣膜不接觸;第二下導電膜，其在第二柵極絕緣膜上沿著第二溝槽的相對的側壁延伸以在其中限定第二凹陷，從而第二柵極間隔件的與襯底相對的那些部分與第二下導電膜不接觸；以及第二上導電膜，其位于通過第二下導電膜限定的第二凹陷中。第二晶體管柵極結構的第二溝槽的寬度可與第一晶體管柵極結構的溝槽的寬度不同。
[0019]在一些實施例中，第二晶體管柵極結構的第二柵極絕緣膜可以遠離襯底的方式延伸至超出第一晶體管柵極結構的柵極絕緣膜，并且第二凹陷可朝著襯底延伸至超出第一晶體管柵極結構的凹陷。
[0020]根據本發明構思的一方面，提供了一種半導體器件，該半導體器件包括:柵極間隔件，其在襯底上限定溝槽，并且包括上部和下部;柵極絕緣膜，其沿著溝槽的側壁和底表面形成，并且不與柵極間隔件的上部接觸;下導電膜，其在柵極絕緣膜上沿著溝槽的側壁和底表面形成，并且不與柵極間隔件的上部重疊；以及上導電膜，其覆蓋下導電膜且覆蓋柵極絕緣膜的最上面的部分。
[0021]在本發明構思的一些實施例中，上導電膜填充通過柵極間隔件的上部限定的溝槽。
[0022]在本發明構思的一些實施例中，上導電膜沿著柵極間隔件的上部的輪廓和下導電膜的輪廓形成。
[0023]在本發明構思的一些實施例中，半導體器件還可包括填充導電膜，其形成在上導電膜上以填充溝槽。
[0024]在本發明構思的一些實施例中，從溝槽的底表面至柵極絕緣膜的最上面的部分的高度實質上等于從溝槽的底表面至下導電膜的最上面的部分的高度。
[0025]在本發明構思的一些實施例中，從溝槽的底表面至柵極絕緣膜的最上面的部分的高度比從溝槽的底表面至下導電膜的最上面的部分的高度更高。
[0026]在本發明構思的一些實施例中，半導體器件還可包括沿著溝槽的側壁和底表面形成在柵極絕緣膜與下導電膜之間的功函數調整膜。
[0027]在本發明構思的一些實施例中，從溝槽的底表面至柵極絕緣膜的最上面的部分的高度比從溝槽的底表面至功函數調整膜的最上面的部分的高度更高。
[0028]在本發明構思的一些實施例中，從溝槽的底表面至柵極絕緣膜的最上面的部分的高度實質上等于從溝槽的底表面至功函數調整膜的最上面的部分的高度。
[0029]在本發明構思的一些實施例中，上導電膜覆蓋下導電膜的最上面的部分。
[0030]根據本發明構思的另一方面，提供了一種半導體器件，該半導體器件包括:柵極間隔件，其在襯底上限定溝槽，并且包括上部和下部;柵極絕緣膜，其沿著溝槽的側壁和底表面形成，并且不與柵極間隔件的上部接觸;下導電膜，其在柵極絕緣膜上沿著溝槽的側壁和底表面形成，并且不與柵極間隔件的上部接觸；以及上導電膜，其在下導電膜上填充通過下導電膜限定的凹陷的至少一部分，其中，從溝槽的底表面至下導電膜的最上面的部分的高度與從溝槽的底表面至柵極絕緣膜的最上面的部分的高度不同，并且從溝槽的底表面至下導電膜的最上面的部分的高度與從溝槽的底表面至上導電膜的最上面的部分的高度不同。
[0031]在本發明構思的一些實施例中，半導體器件還可包括封蓋圖案，其在上導電膜上填充通過柵極間隔件的上部限定的溝槽。
[0032]在本發明構思的一些實施例中，封蓋圖案的一部分填充所述凹陷的一部分。
[0033]在本發明構思的一些實施例中，封蓋圖案的一部分介于柵極絕緣膜與上導電膜之間。
[0034]在本發明構思的一些實施例中，半導體器件還可包括沿著溝槽的側壁和底表面形成在柵極絕緣膜與下導電膜之間的功函數調整膜。
[0035]在本發明構思的一些實施例中，從溝槽的底表面至柵極絕緣膜的最上面的部分的高度比從溝槽的底表面至功函數調整膜的最上面的部分的高度更高。
[0036]在本發明構思的一些實施例中，下導電膜覆蓋功函數調整膜的最上面的部分。
[0037]根據本發明構思的又一方面，提供了一種半導體器件，該半導體器件包括:第一柵極間隔件，其在襯底上限定第一溝槽，并且包括上部和下部;第二柵極間隔件，其在襯底上限定第二溝槽，并且包括上部和下部，第二溝槽的寬度大于第一溝槽的寬度;第一柵極絕緣膜，其沿著第一溝槽的側壁和底表面形成，并且不與第一柵極間隔件的上部接觸;第二柵極絕緣膜，其沿著第二溝槽的側壁和底表面形成，并且不與第二柵極間隔件的上部接觸，從第二溝槽的底表面至第二柵極絕緣膜的最上面的部分的高度與從第一溝槽的底表面至第一柵極絕緣膜的最上面的部分的高度不同；第一柵電極，其包括第一柵極絕緣膜上的第一下導電膜和第一上導電膜，并且填充第一溝槽的至少一部分；以及第二柵電極，其包括第二柵極絕緣膜上的第二下導電膜和第二上導電膜，并且填充第二溝槽的至少一部分。
[0038]在本發明構思的一些實施例中，第一下導電膜包含與第二下導電膜的材料相同的材料，并且第一上導電膜包含與第二上導電膜的材料相同的材料。
[0039]在本發明構思的一些實施例中，第一下導電膜沿著第一溝槽的側壁和底表面形成，并且第一上導電膜形成在第一下導電膜上，并且覆蓋第一柵極絕緣膜的最上面的部分和第一下導電膜的最上面的部分。
[0040]在本發明構思的一些實施例中，第一柵電極包括形成在第一柵極絕緣膜與第一下導電膜之間的功函數調整膜，并且第一下導電膜覆蓋功函數調整膜的最上面的部分。
[0041]在本發明構思的一些實施例中，第二柵電極還包括形成在第二上導電膜上的填充導電膜，第二下導電膜沿著第二溝槽的側壁和底表面形成，并且第二上導電膜形成在第二下導電膜上，并且覆蓋第二柵極絕緣膜的最上面的部分。
[0042]在本發明構思的一些實施例中，第二柵電極包括形成在第二柵極絕緣膜與第二下導電膜之間的功函數調整膜，并且從第二溝槽的底表面至功函數調整膜的最上面的部分的高度實質上等于從第二溝槽的底表面至第二柵極絕緣膜的最上面的部分的高度。
[0043]在本發明構思的一些實施例中，第一柵電極和第二柵電極中的每一個填充第一溝槽和第二溝槽的一部分，并且所述半導體器件還可包括:第一封蓋圖案，其填充第一溝槽的在第一柵電極上的其余部分；以及第二封蓋圖案，其填充第二溝槽的在第二柵電極上的其余部分。
[0044]根據本發明構思的另一方面，提供了一種半導體器件，該半導體器件包括:鰭式圖案，其從場絕緣膜向上突出；柵極間隔件，其限定與場絕緣膜上的鰭式圖案交叉的溝槽，并且包括上部和下部;柵極絕緣膜，其沿著溝槽的側壁和底表面形成，并且不與柵極間隔件的上部接觸;下導電膜，其沿著溝槽的側壁和底表面形成在柵極絕緣膜上，并且不與柵極間隔件的上部重疊；以及上導電膜，其覆蓋下導電膜且覆蓋柵極絕緣膜的最上面的部分。
[0045]在本發明構思的一些實施例中，從場絕緣膜的上表面至柵極絕緣膜的最上面的部分的高度比從場絕緣膜的上表面至鰭式圖案的最上面的部分的高度更高而比柵極間隔件的高度更矮。
[0046]在本發明構思的一些實施例中，上導電膜形成為填充溝槽的其余部分。
[0047]根據本發明構思的另一方面，提供了用于制造半導體器件的方法，所述方法包括以下步驟:在襯底上形成層間絕緣膜，其包括通過柵極間隔件限定的溝槽;沿著溝槽的側壁和底表面形成預柵極絕緣膜;沿著溝槽的側壁和底表面在預柵極絕緣膜上形成預下導電膜;在預下導電膜上形成填充溝槽的一部分的犧牲圖案;通過利用用作掩模的犧牲圖案來蝕刻預柵極絕緣膜和預下導電膜的一部分，形成暴露出柵極間隔件的上部的柵極絕緣膜和下導電膜;在去除犧牲圖案之后，形成覆蓋下導電膜且覆蓋柵極絕緣膜的最上面的部分的上導電膜。
[0048]在本發明構思的一些實施例中，通過蝕刻工藝同時形成柵極絕緣膜和下導電膜。
[0049]在本發明構思的一些實施例中，所述方法還可包括:在形成犧牲圖案之前沿著預下導電膜的輪廓形成保護膜。
[0050]在本發明構思的一些實施例中，保護膜包含與上導電膜的材料相同的材料。
[0051]在本發明構思的一些實施例中，形成上導電膜以填充溝槽。
[0052]在本發明構思的一些實施例中，所述方法還可包括:在通過去除上導電膜的一部分而暴露出柵極絕緣膜的最上面的部分和柵極間隔件的最上面的部分之后，在柵極絕緣膜和上導電膜上形成填充溝槽的封蓋圖案。
[0053]在本發明構思的一些實施例中，上導電膜沿著柵極間隔件的上部的輪廓和下導電膜的輪廓形成。
[0054]在本發明構思的一些實施例中，所述方法還可包括:在上導電膜上形成填充溝槽的填充導電膜。
[0055]在本發明構思的一些實施例中，所述方法還可包括:在通過去除填充導電膜和上導電膜的一部分而暴露出柵極絕緣膜的最上面的部分和柵極間隔件的上部之后，在柵極絕緣膜、上導電膜和填充導電膜上形成填充溝槽的封蓋圖案。
[0056]在本發明構思的一些實施例中，所述方法還可包括:在形成預下導電膜之前，在預柵極絕緣膜上沿著溝槽的側壁的一部分和底表面形成功函數調整膜。預下導電膜覆蓋功函數調整膜的最上面的部分。
[0057]根據本發明構思的另一方面，提供了用于制造半導體器件的方法，所述方法包括以下步驟:在襯底上形成包括第一溝槽和第二溝槽的層間絕緣膜，第二溝槽的寬度大于第一溝槽的寬度，并且第一溝槽和第二溝槽分別由第一柵極間隔件和第二柵極間隔件限定；沿著第一溝槽的側壁和底表面和第二溝槽的側壁和底表面形成預柵極絕緣膜;在預柵極絕緣膜上沿著第一溝槽的側壁和底表面和第二溝槽的側壁和底表面形成預下導電膜;在預下導電膜上分別形成用于填充第一溝槽的一部分的第一犧牲圖案和用于填充第二溝槽的一部分的第二犧牲圖案，從第一溝槽的底表面至第一犧牲圖案的上表面的高度與從第二溝槽的底表面至第二犧牲圖案的上表面的高度不同；通過利用第一犧牲圖案作為掩模來蝕刻預柵極絕緣膜和預下導電膜，形成暴露出第一柵極間隔件的上部的第一柵極絕緣膜和第一下導電膜;通過利用第二犧牲圖案作為掩模來蝕刻預柵極絕緣膜和預下導電膜，形成暴露出第二柵極間隔件的上部的第二柵極絕緣膜和第二下導電膜;在去除第一犧牲圖案之后，在第一下導電膜上形成覆蓋第一柵極絕緣膜的最上面的部分的第一上導電膜;并且在去除第二犧牲圖案之后，在第二下導電膜上形成覆蓋第二柵極絕緣膜的最上面的部分的第二上導電膜。
[0058]在本發明構思的一些實施例中，從第一溝槽的底表面至第一犧牲圖案的上表面的高度比從第二溝槽的底表面至第二犧牲圖案的上表面的高度更高。
[0059]在本發明構思的一些實施例中，所述方法還可包括:在形成預下導電膜之前，在預柵極絕緣膜上沿著第一溝槽的側壁的一部分和底表面形成第一功函數調整膜。預下導電膜覆蓋第一功函數調整膜的最上面的部分。
[0060]在本發明構思的一些實施例中，形成第一上導電膜以填充第一溝槽，并且沿著第二柵極間隔件的上部的輪廓和第二下導電膜的輪廓形成第二上導電膜。
[0061]在本發明構思的一些實施例中，所述方法還可包括:在第二上導電膜上形成填充第二溝槽的填充導電膜。
【附圖說明】
[0062]通過參照附圖詳細描述本發明構思的示例性實施例，本發明構思的以上和其它方面和特征將變得更清楚，其中:
[0063]圖1是示出根據本發明構思的第一實施例的半導體器件的圖；
[0064]圖2是示出根據本發明構思的第二實施例的半導體器件的圖；
[0065]圖3是示出根據本發明構思的第三實施例的半導體器件的圖；
[0066]圖4是示出根據本發明構思的第四實施例的半導體器件的圖；
[0067]圖5是示出根據本發明構思的第五實施例的半導體器件的圖；
[0068]圖6是示出根據本發明構思的第六實施例的半導體器件的圖；
[0069]圖7是示出根據本發明構思的第七實施例的半導體器件的圖；
[0070]圖8是示出根據本發明構思的第八實施例的半導體器件的圖；
[0071]圖9是示出根據本發明構思的第九實施例的半導體器件的圖；
[0072]圖10是示出根據本發明構思的第十實施例的半導體器件的圖；
[0073]圖11是示出根據本發明構思的第十一實施例的半導體器件的布局圖；
[0074]圖12是沿著圖11的線A-A截取的剖視圖；
[0075]圖13是沿著圖11的線B-B截取的剖視圖；
[0076]圖14是示出根據本發明構思的第十二實施例的半導體器件的圖；
[0077]圖15是示出根據本發明構思的第十三實施例的半導體器件的圖；
[0078]圖16是示出根據本發明構思的第十四實施例的半導體器件的圖；
[0079]圖17是示出根據本發明構思的第十五實施例的半導體器件的圖；
[0080]圖18是示出根據本發明構思的第十六實施例的半導體器件的圖；
[0081]圖19至圖29是示出根據本發明構思的一些實施例的用于制造半導體器件的方法的中間階段圖；
[0082]圖30是示出根據本發明構思的其它實施例的用于制造半導體器件的方法的圖；
[0083]圖31是包括根據本發明構思的實施例的半導體器件的SoC系統的框圖；
[0084]圖32是包括根據本發明構思的實施例的半導體器件的電子系統的框圖；以及
[0085]圖33至圖35是可應用根據本發明構思的實施例的半導體器件的示例性半導體系統。
【具體實施方式】
[0086]通過參照以下對實施例和附圖的詳細描述，可更容易地理解本發明構思及其實現方法的優點和特征。然而，本發明構思可按照許多不同形式實現，并且不應理解為限于本文闡述的實施例。相反，提供這些實施例以使得本公開將是徹底和完整的，并且將把本發明構思的想法完全傳遞給本領域技術人員，并且本發明構思將僅由所附權利要求限定。在圖中，為了清楚起見，將層和區的厚度夸大。
[0087]應該理解，當元件或層被稱作“連接至”或“耦接至”另一元件或層時，其可直接連接至或耦接至所述另一元件或層，或者可存在中間元件或層。相反，當元件被稱作“直接連接”或“直接耦接至”另一元件或層時，不存在中間元件或層。相同的附圖標記始終指代相同的元件。如本文所用，術語“和/或”包括相關所列項之一或多個的任何和所有組合。
[0088]還應該理解，當一層被稱作“位于”另一層或襯底“上”時，其可直接位于所述另一層或襯底上，或者也可存在中間層。相反，當元件被稱作“直接位于”另一元件“上”時，不存在中間元件。當元件或層“與”另一元件或層“不接觸”時，這些元件或層并非直接位于彼此上或者并非直接彼此接觸。
[0089]為了方便描述，本文中可使用諸如“在……下方”、“在……之下”、“下”、“在……之上”、“上”等的空間相對術語，以描述附圖中所示的一個元件或特征與其它元件或特征的關系。應該理解，空間相對術語旨在涵蓋使用或操作中的裝置的除圖中所示的取向之外的不同取向。例如，如果圖中的裝置顛倒，則被描述為“在其它元件或特征之下”或“在其它元件或特征下方”的元件將因此被取向為“在其它元件或特征之上”。因此，示例性術語“在……之下”可涵蓋在……之上和在……之下這兩個取向。裝置可按照其它方式取向(旋轉90度或位于其它取向)，并且本文所用的空間相對描述語將相應地解釋。
[0090]應該理解，雖然本文中可使用術語第一、第二等來描述多個元件，但是這些元件不應被這些術語限制。這些術語僅用于將一個元件與另一元件區分開。因此，例如，下面討論的第一元件、第一組件或第一部分可被稱作第二元件、第二組件或第二部分，而不脫離本發明構思的教導。
[0091]除非本文中指明不是這樣或通過上下文清楚地相反定義，否則應該理解，在描述本發明的上下文(尤其是在權利要求的上下文)中使用的術語“一個”、“一”、“該”和相似指示術語包括單數和復數兩種形式。應該理解，除非另外指明，否則術語“包含”、“具有”、“包括”和“含有”是開放性術語(即，意指“包括，但不限于”)。
[0092]本文參照作為理想示例實施例(和中間結構)的示意圖的剖視圖來描述示例實施例。這樣，作為例如制造技術和/或公差的結果，可以預見附圖中的形狀的變化。因此，示例實施例不應理解為限于本文示出的區的具體形狀，而是包括例如由制造工藝導致的形狀的偏差。例如，示出為矩形的注入區將通常具有圓形或彎曲特征和/或在其邊緣具有注入濃度的梯度，而非從注入區至非注入區的二值變化。同樣地，通過注入形成的掩埋區可在掩埋區與通過其發生注入的表面之間的區中導致一些注入。因此，圖中示出的區實際上是示意性的，并且它們的形狀不旨在限制本公開的范圍。
[0093]除非另外限定，否則本文中使用的所有技術和科學術語具有與本發明所屬領域的普通技術人員通常理解的含義相同的含義。應該理解，除非指明不是這樣，否則本文提供的任何和所有示例或示例性術語的使用僅旨在更好地示出本發明，而非限制本發明的范圍。另外，還應該理解，諸如在通用詞典中定義的那些術語之類的術語應該被解釋為具有與它們在相關技術的上下文中的含義一致的含義，而不應該按照理想化或過于正式的含義來解釋，除非本文中明確這樣限定。
[0094]圖1是示出根據本發明構思的第一實施例的半導體器件的圖。為了方便解釋，將不示出形成在襯底中的源極/漏極區、諸如淺溝槽隔離(STI)之類的元件隔離膜等;然而，應該理解，在本文描述的實施例中可包括這些元件。
[0095]參照圖1，根據本發明構思的第一實施例的半導體器件I可包括第一柵極間隔件150、第一溝槽155、第一柵極絕緣膜110、第一柵電極MGl等。第一柵電極MGl可包括第一功函數調整膜120、第一下導電膜130、第一上導電膜140等。
[0096]襯底100可為塊狀硅或者絕緣體上硅(SOI)。可替換地，襯底100可為硅襯底，或者可包含例如鍺、硅鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵的其它材料，但不限于此。
[0097]第一柵極間隔件150可形成在襯底100上。第一柵極間隔件150可包括上部150b和下部150a。第一柵極間隔件的上部150b和第一柵極間隔件的下部150a可根據它們是否與將在下面描述的第一柵極絕緣膜110接觸進行分類。
[0098]例如，第一柵極間隔件150可包含氮化硅、氧氮化硅、二氧化硅和它們的組合中的至少一個。
[0099]此外，在一些情況下，第一柵極間隔件150可用作用于形成自對準接觸部分的導向件。因此，第一柵極間隔件150可包含相對于將在下面描述的層間絕緣膜180具有蝕刻選擇性的材料。
[0100]第一溝槽155可通過第一柵極間隔件150限定。例如，在第一溝槽155中，溝槽的相對的各側壁可通過第一柵極間隔件150形成，并且溝槽的底表面可通過襯底100的上表面形成。
[0101]層間絕緣膜180可形成在襯底100上。層間絕緣膜180可在限定第一溝槽155的第一柵極間隔件150的外側壁上延伸或者包圍所述外側壁。
[0102]例如，層間絕緣膜180可包含二氧化硅、氮化硅、氧氮化硅和介電常數低于二氧化硅的介電常數的低介電常數材料中的至少一個。例如，低介電常數材料可包含(但不限于)可流動氧化物(FOX)、“東燃”硅氮烷(Torene SilaZene，T0SZ)、未摻雜的石英玻璃(USG)、硼硅酸鹽玻璃(BSG)、磷硅酸鹽玻璃(PSG)、硼磷硅玻璃(BPSG)、等離子體增強的四乙基原硅酸鹽(PETEOS)、氟硅酸鹽玻璃(FSG)、摻碳氧化硅(CDO)、干凝膠、氣凝膠、非晶氟化碳、有機硅酸鹽玻璃(0SG)、帕利靈、雙-苯并環丁烯(BCB)、絲綢、聚酰亞胺、多孔聚合物材料或它們的組合。
[0103]第一柵極絕緣膜110可沿著第一溝槽155的側壁和底表面形成。第一柵極絕緣膜110可沿著第一溝槽155的側壁的一部分形成，而非沿著第一溝槽155的整個側壁形成。
[0104]第一柵極絕緣膜110與第一柵極間隔件的下部150a接觸，但可不與第一柵極間隔件的上部150b接觸。也就是說，從第一溝槽155的底表面至第一柵極絕緣膜的最上面的部分IlOu的高度可比第一柵極間隔件150的高度更矮。第一柵極間隔件150的與襯底100相對的那些部分與第一柵極絕緣膜110不接觸。
[0105]第一柵極絕緣膜110可包括高介電常數介電膜。例如，所述高介電常數介電膜可包含(但不限于)氧化鉿、鉿硅氧化物、氧化鑭、鑭鋁氧化物、氧化鋯、鋯硅氧化物、氧化鉭、氧化鈦、鋇鎖鈦氧化物、鋇鈦氧化物、鎖鈦氧化物、氧化乾、氧化鋁、鉛鈧鉭氧化物或鉛鋅銀酸鹽中的一個或多個。
[0106]雖然未不出，但是可沿著第一溝槽155的底表面在襯底100與第一柵極絕緣膜110之間形成界面膜。
[0107]第一功函數調整膜120可形成在第一柵極絕緣膜110上。第一功函數調整膜120可沿著第一溝槽155的側壁的一部分和第一溝槽155的底表面形成。
[0108]由于第一功函數調整膜120形成在其中形成有第一柵極絕緣膜110的第一溝槽155中，因此第一功函數調整膜120可形成為沿著第一柵極絕緣膜110的輪廓保形地延伸。
[0109]從第一溝槽155的底表面至第一柵極絕緣膜的最上面的部分I1u的高度可與從第一溝槽155的底表面至第一功函數調整膜的最上面的部分120u的高度不同。在根據本發明構思的第一實施例的半導體器件中，從第一溝槽155的底表面至第一柵極絕緣膜的最上面的部分IlOu的高度可比從第一溝槽155的底表面至第一功函數調整膜的最上面的部分120u的高度更高。
[0110]第一功函數調整膜120可為P型功函數調整膜或者η型功函數調整膜。例如，第一功函數調整膜120可包含TiN、TaN和它們的組合中的至少一個。例如，就TiN和TaN的層合膜而言，TiN可形成為與第一柵極絕緣膜110接觸，并且TaN可形成為在TiN上與TiN接觸。
[0111]根據半導體器件I是PMOS還是匪OS，第一功函數調整膜120的厚度和/或材料的層合結構可改變。
[0112]第一下導電膜130可形成在第一功函數調整膜120上。第一下導電膜130可沿著第一溝槽155的側壁的一部分和第一溝槽155的底表面形成。
[0113]第一功函數調整膜120可形成在第一下導電膜130與第一柵極絕緣膜110之間。也就是說，由于第一下導電膜130形成在其中形成有第一功函數調整膜120的第一溝槽155中，因此第一下導電膜130的一部分可沿著第一功函數調整膜120的輪廓形成。
[0114]在根據本發明構思的第一實施例的半導體器件中，第一下導電膜130可在第一功函數調整膜的最上面的部分120u上延伸或者覆蓋第一功函數調整膜的最上面的部分120u。從第一溝槽155的底表面至第一下導電膜的最上面的部分130u的高度可比從第一溝槽155的底表面至第一功函數調整膜的最上面的部分120u的高度更高。
[0115]此外，在根據本發明構思的第一實施例的半導體器件中，從第一溝槽155的底表面至第一下導電膜的最上面的部分130u的高度可基本等于從第一溝槽155的底表面至第一柵極絕緣膜的最上面的部分IlOu的高度。也就是說，第一下導電膜130可不與第一柵極間隔件的上部150b重疊。第一柵極間隔件150的與襯底相對的那些部分與第一下導電膜130不接觸。
[0116]這里，表述“各高度相等”的含義包括可由于加工誤差等導致的各高度的微量不同以及其中在兩個比較的位置各高度彼此完全相等的含義。
[0117]另外，基于第一溝槽155的底表面，第一柵極絕緣膜的最上面的部分IlOu的高度等于第一下導電膜的最上面的部分130u的高度，并且由于第一柵極絕緣膜110介于第一柵極間隔件150與第一下導電膜130之間，因此第一下導電膜130可不與第一柵極間隔件的上部150b接觸。
[0118]第一下導電膜130可包含影響或調整半導體器件的閾電壓的材料，并且可包含例如TiAlC0
[0119]第一上導電膜140可形成在第一下導電膜130上。第一上導電膜140可填充第一溝槽155 ο
[0120]更具體地說，第一上導電膜140可填充第一溝槽155的在形成第一柵極絕緣膜110、第一功函數調整膜120和第一下導電膜130之后剩余的其余部分。第一上導電膜140可填充通過第一柵極間隔件的上部150b限定的第一溝槽155部分以及沿著第一下導電膜130的輪廓限定的第一凹陷130r。至少第一上導電膜140可延伸至第一凹陷130r以外。
[0121 ]第一上導電膜140可在第一柵極絕緣膜的最上面的部分IlOu和第一下導電膜的最上面的部分130u上延伸或者覆蓋第一柵極絕緣膜的最上面的部分IlOu和第一下導電膜的最上面的部分130u。因此，基于第一溝槽155的底表面，第一上導電膜140的最上面的部分的高度比第一柵極絕緣膜的最上面的部分I 1u的高度和第一下導電膜的最上面的部分130u的高度更高。第一上導電膜140可直接在第一柵極間隔件150的與第一柵極絕緣膜110和第一下導電膜130不接觸的與襯底100相對的那些部分上延伸。
[0122]在根據本發明構思的第一實施例的半導體器件I中，第一上導電膜140可用作填充膜。
[0123]第一上導電膜140可包含可提高與第一下導電膜130的粘附力的材料，并且可包含例如TiN。
[0124]如圖所示，在根據本發明構思的第一實施例的半導體器件中，第一上導電膜140的上表面可與層間絕緣膜180的上表面和第一柵極間隔件150的上表面布置在相同平面上或者與它們共面。
[0125]圖2是示出根據本發明構思的第二實施例的半導體器件的圖。為了方便描述，將主要描述與圖1的描述的差別。
[0126]參照圖2，在根據本發明構思的第二實施例的半導體器件2中，第一上導電膜140可包括第一下填充膜142和第一上填充膜144。第一下填充膜142和第一上填充膜144可按次序形成在第一下導電膜130上。
[0127]第一下填充膜142可沿著第一柵極間隔件的上部150b的輪廓和第一下導電膜130的輪廓形成。也就是說，第一下填充膜142可沿著第一柵極間隔件的上部150b和第一凹陷130r的輪廓形成。
[0128]第一下填充膜142可包含能夠提高第一下導電膜130與第一上填充膜144之間的粘附力的材料，并且可包含例如TiN。
[0129]第一上填充膜144可形成在第一下填充膜142上。第一上填充膜144可形成為填充第一溝槽155的在形成第一下填充膜142之后剩余的其余部分。
[0130]第一上填充膜144可用作填充第一溝槽155的填充膜，并且可包含例如鎢(W)、鋁(Al)、鈷(Co)或類似材料，但不限于此。
[0131]圖3是示出根據本發明構思的第三實施例的半導體器件的圖。為了方便解釋，將主要描述與圖1的描述的差別。
[0132]參照圖3，在根據本發明構思的第三實施例的半導體器件3中，從第一溝槽155的底表面至第一柵極絕緣膜的最上面的部分IlOu的高度可與從第一溝槽155的底表面至第一下導電膜的最上面的部分130u的高度不同。
[0133]更具體地說，從第一溝槽155的底表面至第一柵極絕緣膜的最上面的部分IlOu的高度可比從第一溝槽155的底表面至第一下導電膜的最上面的部分130u的高度更高。
[0134]基于第一溝槽155的底表面，雖然第一下導電膜的最上面的部分130u的高度比第一柵極絕緣膜的最上面的部分IlOu的高度更矮，但是第一下導電膜130可在第一功函數調整膜的最上面的部分120u上延伸或者覆蓋第一功函數調整膜的最上面的部分120u。
[0135]圖4是示出根據本發明構思的第四實施例的半導體器件的圖。為了方便描述，將主要描述與圖1至圖3的描述的差別。
[0136]參照圖4，在根據本發明構思的第四實施例的半導體器件4中，第一上導電膜140可包括第一下填充膜142和第一上填充膜144。
[0137]第一下填充膜142和第一上填充膜144可按次序形成在第一下導電膜130上。
[0138]圖5是示出根據本發明構思的第五實施例的半導體器件的圖。為了方便描述，將主要描述與圖1和圖2的描述的差別。
[0139]參照圖5，在根據本發明構思的第五實施例的半導體器件5中，從第一溝槽155的底表面至第一柵極絕緣膜的最上面的部分IlOu的高度可基本等于從第一溝槽155的底表面至第一功函數調整膜的最上面的部分120u的高度。
[0140]另外，從第一溝槽155的底表面至第一下導電膜的最上面的部分130u的高度可基本等于從第一溝槽155的底表面至第一功函數調整膜的最上面的部分120u的高度。也就是說，第一下導電膜130可不在第一功函數調整膜的最上面的部分120u上延伸或者覆蓋第一功函數調整膜的最上面的部分120u。
[0141]如圖所示，基于第一溝槽155的底表面，第一柵極絕緣膜的最上面的部分IlOu的高度、第一功函數調整膜的最上面的部分120u的高度和第一下導電膜的最上面的部分130u的高度可處于基本相同的位置。也就是說，第一柵極絕緣膜的最上面的部分110u、第一功函數調整膜的最上面的部分120u和第一下導電膜的最上面的部分130u可布置在同一平面上。
[0142]第一下填充膜142可形成為沿著第一柵極間隔件的上部150b的輪廓、第一柵極絕緣膜的最上面的部分110u、第一功函數調整膜的最上面的部分120u以及第一下導電膜130的輪廓保形地延伸。
[0143]圖6是示出根據本發明構思的第六實施例的半導體器件的圖。為了方便描述，將主要描述與圖5的描述的差別。
[0144]參照圖6，在根據本發明構思的第六實施例的半導體器件6中，從第一溝槽155的底表面至第一下導電膜的最上面的部分130u的高度可比從第一溝槽155的底表面至第一功函數調整膜的最上面的部分120u的高度更矮。
[0145]第一下導電膜130可不在第一功函數調整膜的最上面的部分120u上延伸或者覆蓋第一功函數調整膜的最上面的部分120u。另外，第一功函數調整膜120不在第一下導電膜的最上面的部分130u上延伸或者覆蓋第一下導電膜的最上面的部分130u。
[0146]圖7是示出根據本發明構思的第七實施例的半導體器件的圖。為了方便描述，將主要描述與圖1的描述的差別。
[0147]參照圖7，根據本發明構思的第七實施例的半導體器件7還可包括第一封蓋圖案160。
[0148]第一柵電極MGl可填充第一溝槽155的一部分。更具體地說，第一柵電極MGl可填充通過第一柵極間隔件的下部150a限定的第一溝槽155的一部分。
[0149]由于第一柵極絕緣膜110與第一柵極間隔件的下部150a接觸而不與第一柵極間隔件的上部150b接觸，因此第一柵電極MGl和第一柵極絕緣膜110可填充通過第一柵極間隔件的下部150a限定的第一溝槽155的一部分。也就是說，第一柵極間隔件150的與襯底100相對的那些部分與第一柵極絕緣膜110、第一下導電膜130和第一上導電膜140不接觸。
[0150]第一封蓋圖案160可形成在第一柵電極MGl和第一柵極絕緣膜110上。換句話說，第一封蓋圖案160可形成在第一下導電膜130和第一上導電膜140上。第一封蓋圖案160可直接形成在第一柵極間隔件150的與第一柵極絕緣膜110、第一下導電膜130和第一上導電膜140不接觸的那些部分上。
[0151]可通過填充第一溝槽155的一部分來形成第一封蓋圖案160。更具體地說，可通過填充通過第一柵極間隔件的上部150b限定的第一溝槽155的一部分來形成第一封蓋圖案160。
[0152]由于通過填充第一溝槽155的在第一柵電極MGl上的一部分來形成第一封蓋圖案160，因此第一封蓋圖案160的上表面可與第一柵極間隔件150的上表面布置在相同平面上或者與第一柵極間隔件150的上表面共面。
[0153]由于第一封蓋圖案160可用作用于形成自對準接觸部分的導向件，因此其可包含相對于層間絕緣膜180具有蝕刻選擇性的材料。例如，第一封蓋圖案160可包括氮化硅(SiN)、氧氮化硅(S1N)、二氧化硅(S12)、碳氮化硅(SiCN)、硅碳氧氮化物(S1CN)和它們的組合中的至少一個。
[0154]如圖所示，可通過填充沿著第一下導電膜130的輪廓限定的第一凹陷130r形成第一上導電膜140。然而，第一上導電膜140可不從第一柵極絕緣膜的最上面的部分IlOu和第一下導電膜的最上面的部分130u向上突出。
[0155]也就是說，第一上導電膜140的上表面可與第一柵極絕緣膜的最上面的部分IlOu和第一下導電膜的最上面的部分130u布置在相同平面上或者與它們共面。
[0156]圖8是示出根據本發明構思的第八實施例的半導體器件的圖。為了方便描述，將主要描述與圖7的描述的差別。
[0157]參照圖8，在根據本發明構思的第八實施例的半導體器件8中，第一上導電膜140可包括按次序形成在第一下導電膜130上的第一下填充膜142和第一上填充膜144。
[0158]圖9是示出根據本發明構思的第九實施例的半導體器件的圖。圖10是示出根據本發明構思的第十實施例的半導體器件的圖。為了方便描述，將主要描述與圖7的描述的差別。
[0159]參照圖9，在根據本發明構思的第九實施例的半導體器件9中，從第一溝槽155的底表面至第一柵極絕緣膜的最上面的部分IlOu的高度可比從第一溝槽155的底表面至第一下導電膜的最上面的部分130u的高度更高。
[0160]另外，從第一溝槽155的底表面至第一上導電膜的最上面的部分140u的高度可比從第一溝槽155的底表面至第一下導電膜的最上面的部分130u的高度更高。
[0161]也就是說，基于第一溝槽155的底表面，第一下導電膜的最上面的部分130u可比第一上導電膜的最上面的部分140u和第一柵極絕緣膜的最上面的部分IlOu更矮。
[0162]因此，第一封蓋圖案160的一部分可插入第一柵極絕緣膜110與第一上導電膜140之間。第一封蓋圖案160的一部分可介于第一柵極絕緣膜110與第一上導電膜140之間。
[0163]參照圖10，在根據本發明構思的第十實施例的半導體器件10中，從第一溝槽155的底表面至第一柵極絕緣膜的最上面的部分IlOu的高度可比從第一溝槽155的底表面至第一下導電膜的最上面的部分130u的高度更矮。
[0164]另外，從第一溝槽155的底表面至第一上導電膜的最上面的部分140u的高度可比從第一溝槽155的底表面至第一下導電膜的最上面的部分130u的高度更矮。
[0165]也就是說，基于第一溝槽155的底表面，第一下導電膜的最上面的部分130u可比第一上導電膜的最上面的部分140u和第一柵極絕緣膜的最上面的部分IlOu更高。第一下導電膜130的一部分可從第一柵極絕緣膜的最上面的部分IlOu和第一上導電膜的最上面的部分140u向上突出。
[0166]因此，第一封蓋圖案160的一部分可填充通過第一下導電膜130限定的第一凹陷130r的一部分。第一上導電膜140可填充第一凹陷130r的下部，并且第一封蓋圖案160可填充第一凹陷130r的上部。
[0167]換句話說，從第一柵極絕緣膜的最上面的部分IlOu和第一上導電膜的最上面的部分140u向上突出的第一下導電膜130的一部分可插入第一封蓋圖案160中，或者可以其它方式延伸至第一封蓋圖案160中。
[0168]圖11是示出根據本發明構思的第十一實施例的半導體器件的布局圖。圖12是沿著圖11的線A-A截取的剖視圖。圖13是沿著圖11的線B-B截取的剖視圖。為了方便描述，將主要描述與圖1的描述的差別。
[0169]通過圖11至圖13描述的實施例示出了其中圖1所示的半導體器件是鰭式晶體管的情況。將參照圖1中描述的半導體器件以示出方式描述本發明構思的第十一實施例，但是應該理解，通過圖3至圖10描述的半導體器件也可實現為鰭式晶體管。
[0170]參照圖11至圖13，根據本發明構思的第十一實施例的半導體器件11可包括鰭式圖案105、第一柵電極MGl、第一柵極間隔件150、第一柵極絕緣膜110等。
[0171]鰭式圖案105可從襯底100突出。由于場絕緣膜103在鰭式圖案105的側表面的一部分上延伸或者覆蓋鰭式圖案105的側表面的一部分，因此鰭式圖案105可從形成在襯底100上的場絕緣膜103向上突出。
[0172]鰭式圖案105可沿著第一方向X長長地延伸。鰭式圖案105可為襯底100的一部分，并且可包括從襯底100生長的外延層。
[0173]例如，鰭式圖案105可包含作為元素半導體材料的硅和/或鍺。而且，鰭式圖案105可包括化合物半導體，并且可包括例如IV-1V族化合物半導體或II1-V族化合物半導體。
[0174]具體地說，當以IV-1V族化合物半導體作為示例時，鰭式圖案105可為包含碳(C)、娃(Si)、鍺(Ge)和錫(Sn)中的至少兩個或更多個的二元化合物或三元化合物，或為其中這些元素摻雜有IV族元素的化合物。
[0175]當以II1-V族化合物半導體作為示例時，鰭式圖案105可為通過作為III族元素的鋁(Al)、鎵(Ga)和銦(In)中的至少一個與作為V族元素的磷(P)、砷(As)和銻(Sb)中的至少一個的組合形成的二元化合物、三元化合物或四元化合物。
[0176]在根據本發明構思的第十一實施例的半導體器件中，將鰭式圖案105描述為包含娃。
[0177]第一柵極間隔件150可形成在突出至場絕緣膜103以上的鰭式圖案105上。第一柵極間隔件150可沿著第二方向Y長長地延伸，并且可與鰭式圖案105交叉。
[0178]由于第一柵極間隔件150完全形成在第一柵電極MGl的側壁上，因此第一柵極間隔件150的高度Hl可為從場絕緣膜103的上表面至第一柵電極MGl的最上面的部分的高度。
[0179]由于通過第一柵極間隔件150限定了第一溝槽155，因此第一溝槽155可沿著第二方向Y長長地延伸。
[0180]第一柵極絕緣膜110可沿著第一溝槽155的側壁的一部分和底表面形成。第一柵極絕緣膜110與第一柵極間隔件的下部150a接觸，但可不與第一柵極間隔件的上部150b接觸。
[0181]沿著第一溝槽155的底表面形成的第一柵極絕緣膜110可沿著場絕緣膜103和鰭式圖案105的輪廓形成。
[0182]在根據本發明構思的第十一實施例的半導體器件11中，從場絕緣膜103的上表面至第一柵極絕緣膜的最上面的部分IlOu的高度可大于從場絕緣膜103的上表面至鰭式圖案105的最上面的部分的高度。然而，從場絕緣膜103的上表面至第一柵極絕緣膜的最上面的部分IlOu的高度可比第一柵極間隔件150的高度Hl更矮。
[0183]第一功函數調整膜120可形成在沿著場絕緣膜103和鰭式圖案105的輪廓形成的第一柵極絕緣膜110上。
[0184]第一功函數調整膜120可沿著第一溝槽155的側壁的一部分和第一溝槽155的底表面形成。第一功函數調整膜120可沿著第一柵極絕緣膜110的輪廓形成。
[0185]第一下導電膜130可形成在沿著場絕緣膜103和鰭式圖案105的輪廓形成的第一功函數調整膜120上。第一下導電膜130可沿著第一溝槽155的側壁的一部分和第一溝槽155的底表面形成。
[0186]第一下導電膜130可沿著第一功函數調整膜120的輪廓形成。
[0187]第一上導電膜140可形成在沿著場絕緣膜103和鰭式圖案105的輪廓形成的第一下導電膜130上。
[0188]第一上導電膜140可填充第一溝槽155的在形成第一柵極絕緣膜110、第一功函數調整膜120和第一下導電膜130之后剩余的其余部分。
[0189]在第一柵電極MGl的兩側上，提升的源極/漏極170可形成在鰭式圖案105上。也就是說，提升的源極/漏極170可形成在第一柵極間隔件150的兩側上。
[0190]圖14是示出根據本發明構思的第十二實施例的半導體器件的圖。為了方便描述，將主要描述與圖11至圖13的描述的差別。
[0191]參照圖14，在根據本發明構思的第十二實施例的半導體器件12中，第一上導電膜140可包括第一下填充膜142和第一上填充膜144。
[0192]第一下填充膜142可沿著第一柵極間隔件的上部150b的輪廓和第一下導電膜130的輪廓形成。而且，第一下填充膜142可形成在沿著場絕緣膜103和鰭式圖案105的輪廓形成的第一下導電膜130上。
[0193]第一上填充膜144可形成在第一下填充膜142上。第一上填充膜144可形成為填充第一溝槽155的在形成第一下填充膜142之后剩余的其余部分。
[0194]圖15是示出根據本發明構思的第十三實施例的半導體器件的圖。
[0195]參照圖15，根據本發明構思的第十三實施例的半導體器件13可包括第二柵極間隔件250、第二溝槽255、第二柵極絕緣膜210、第二柵電極MG2、第三柵極間隔件350、第三溝槽355、第三柵極絕緣膜310、第三柵電極MG3等。
[0196]襯底100可包括第一區I和第二區II。第一區I和第二區II可彼此間隔開，并且可彼此連接。
[0197]此外，第一區I和第二區II二者均可為其中形成有NMOS的區，或者可為其中形成有PMOS的區。
[0198]在根據本發明構思的第十三實施例的半導體器件中，第一區I可為其中形成有具有短溝道的晶體管的區，并且第二區II可為其中形成有具有長溝道的晶體管的區。
[0199]第二柵極間隔件250可形成在襯底100的第一區I上。第二柵極間隔件250可包括上部250b和下部250a。第三柵極間隔件350可形成在襯底100的第二區II上。第三柵極間隔件350可包括上部350b和下部350a。
[0200]第二溝槽255可通過第二柵極間隔件250限定。第三溝槽355可通過第三柵極間隔件350限定。
[0201]第二溝槽255的寬度可為第一寬度Wl，而第三溝槽355的寬度可為第二寬度W2。在根據本發明構思的第十三實施例的半導體器件13中，第三溝槽355的寬度W2可大于第二溝槽255的寬度Wl。
[0202]第二柵極絕緣膜210可沿著第二溝槽255的側壁的一部分和底表面形成。第二柵極絕緣膜210與第二柵極間隔件的下部250a接觸，但是可不與第二柵極間隔件的上部250b接觸。
[0203]第三柵極絕緣膜310可沿著第三溝槽355的側壁的一部分和底表面形成。第三柵極絕緣膜310與第三柵極間隔件的下部350a接觸，但是可不與第三柵極間隔件的上部350b接觸。
[0204]在根據本發明構思的第十三實施例的半導體器件中，從第二溝槽255的底表面至第二柵極絕緣膜的最上面的部分210u的高度H2可與從第三溝槽355的底表面至第三柵極絕緣膜的最上面的部分310u的高度H3不同。
[0205]在圖15中，雖然將從第三溝槽355的底表面至第三柵極絕緣膜的最上面的部分310u的高度H3示出為比從第二溝槽255的底表面至第二柵極絕緣膜的最上面的部分210u的高度H2更高，但這僅是用于描述的示例，而不限于此。
[0206]第二柵電極MG2可形成在第二柵極絕緣膜210上。第二柵電極MG2可填充第二溝槽255的至少一部分。第二柵電極MG2可包括第二功函數調整膜220、第二下導電膜230和第二上導電膜240。
[0207]第三柵電極MG3可形成在第三柵極絕緣膜310上。第三柵電極MG3可填充第三溝槽355的至少一部分。第三柵電極MG3可包括第三功函數調整膜320、第三下導電膜330和第三上導電膜340。
[0208]在根據本發明構思的第十三實施例的半導體器件13中，第二柵電極MG2可完全填充第二溝槽255，并且第三柵電極MG3可完全填充第三溝槽355。
[0209]第二功函數調整膜220可形成在第二柵極絕緣膜210上。第二功函數調整膜220可沿著第二溝槽255的側壁的一部分和第二溝槽255的底表面形成。第二功函數調整膜220可沿著第二柵極絕緣膜210的輪廓形成。
[0210]第三功函數調整膜320可形成在第三柵極絕緣膜310上。第三功函數調整膜320可沿著第三溝槽355的側壁的一部分和第三溝槽355的底表面形成。第三功函數調整膜320可沿著第三柵極絕緣膜310的輪廓形成。
[0211]在根據本發明構思的第十三實施例的半導體器件中，從第二溝槽255的底表面至第二柵極絕緣膜的最上面的部分210u的高度可比從第二溝槽255的底表面至第二功函數調整膜的最上面的部分220u的高度更高。
[0212]此外，在根據本發明構思的第十三實施例的半導體器件中，從第三溝槽355的底表面至第三柵極絕緣膜的最上面的部分310u的高度可基本等于從第三溝槽355的底表面至第三功函數調整膜的最上面的部分320u的高度。
[0213]例如，第二功函數調整膜220和第三功函數調整膜320可包含TiN、TaN和它們的組合中的至少一個。第二功函數調整膜220和第三功函數調整膜320的材料的厚度和/或層合結構可彼此相同或者可彼此不同。
[0214]第二下導電膜230可形成在第二功函數調整膜220上。第二下導電膜230可沿著第二溝槽255的側壁的一部分和第二溝槽255的底表面形成。第二功函數調整膜220可形成在第二下導電膜230與第二柵極絕緣膜210之間。
[0215]第三下導電膜330可形成在第三功函數調整膜320上。第三下導電膜330可沿著第三溝槽355的側壁的一部分和第三溝槽355的底表面形成。第三功函數調整膜320可形成在第三下導電膜330與第三柵極絕緣膜310之間。
[0216]在根據本發明構思的第十三實施例的半導體器件中，第二下導電膜230可在第二功函數調整膜的最上面的部分220u上延伸或者覆蓋第二功函數調整膜的最上面的部分220u。從第二溝槽255的底表面至第二下導電膜的最上面的部分230u的高度可比從第二溝槽255的底表面至第二功函數調整膜的最上面的部分220u的高度更高。
[0217]另外，從第二溝槽255的底表面至第二下導電膜的最上面的部分230u的高度可基本等于從第二溝槽255的底表面至第二柵極絕緣膜的最上面的部分210u的高度。換句話說，第二下導電膜230可不與第二柵極間隔件的上部250b重疊。
[0218]同時，從第三溝槽355的底表面至第三下導電膜的最上面的部分330u的高度可比從第三溝槽355的底表面至第三功函數調整膜的最上面的部分320u的高度更矮。第三下導電膜330可不在第三功函數調整膜的最上面的部分320u上延伸或者不覆蓋第三功函數調整膜的最上面的部分320u。
[0219]第二下導電膜230和第三下導電膜330可包含相同的材料，并且可包含例如TiAlC。
[0220]第二上導電膜240可形成在第二下導電膜230上。第二上導電膜240可填充第二溝槽255。第二上導電膜240可填充第二溝槽255的在形成第二柵極絕緣膜210、第二功函數調整膜220和第二下導電膜230之后剩余的其余部分。
[0221]第二上導電膜240可在第二柵極絕緣膜的最上面的部分210u和第二下導電膜的最上面的部分230u上延伸或者覆蓋它們。第二上導電膜240可用作填充膜。
[0222]第三上導電膜340可形成在第三下導電膜330上。第三上導電膜340可填充第三溝槽355。第三上導電膜340可填充第三溝槽355的在形成第三柵極絕緣膜310、第三功函數調整膜320和第三下導電膜330之后剩余的其余部分。
[0223]第三上導電膜340可包括按次序形成在第三下導電膜330上的第三下填充膜342和第三上填充膜344。
[0224]第三下填充膜342可沿著第三柵極間隔件的上部350b的輪廓和第三下導電膜330的輪廓形成。第三下填充膜342可在第三柵極絕緣膜的最上面的部分310u和第三下導電膜的最上面的部分330u上延伸或者覆蓋它們。
[0225]第三上填充膜344可形成在第三下填充膜342上。第三上填充膜344可形成為填充第三溝槽355的在形成第三下填充膜342之后剩余的其余部分。
[0226]第二上導電膜240和第三上填充膜344可包含相同的材料，并且可包含例如TiN。
[0227]第三上填充膜344可用作填充第三溝槽355的填充膜，并且包含例如鎢(W)、鋁(Al)、鈷(Co)或類似材料，但不限于此。
[0228]圖16是示出根據本發明構思的第十四實施例的半導體器件的圖。為了方便描述，將主要描述與圖15的描述的差別。
[0229]參照圖16，根據本發明構思的第十四實施例的半導體器件16還可包括第二封蓋圖案260和第三封蓋圖案360。
[0230]第二柵電極MG2可填充第二溝槽255的一部分。第二柵電極MG2可填充通過第二柵極間隔件的下部250a限定的第二溝槽255的一部分。
[0231]由于第二柵極絕緣膜210與第二柵極間隔件的下部250a接觸而不與第二柵極間隔件的上部250b接觸，因此第二柵電極MG2和第二柵極絕緣膜210可填充通過第二柵極間隔件的下部250a限定的第二溝槽255的一部分。
[0232]第二封蓋圖案260可形成在第二柵電極MG2和第二柵極絕緣膜210上。可通過填充第二溝槽255的一部分形成第二封蓋圖案260。更具體地說，可通過填充通過第二柵極間隔件的上部250b限定的第二溝槽255的一部分形成第二封蓋圖案260。
[0233]第三柵電極MG3可填充第三溝槽355的一部分。由于第三柵極絕緣膜310與第三柵極間隔件的下部350a接觸而不與第三柵極間隔件的上部350b接觸，因此第三柵電極MG3和第三柵極絕緣膜310可填充通過第三柵極間隔件的下部350a限定的第三溝槽355的一部分。
[0234]第三封蓋圖案360可形成在第三柵電極MG3和第三柵極絕緣膜310上。可通過填充第三溝槽355的一部分形成第三封蓋圖案360。更具體地說，可通過填充通過第三柵極間隔件的上部350b限定的第三溝槽355的一部分形成第三封蓋圖案360。
[0235]圖17是示出根據本發明構思的第十五實施例的半導體器件的圖。為了方便描述，將主要描述與圖15的描述的差別。
[0236]參照圖17，在根據本發明構思的第十五實施例的半導體器件15中，從第二溝槽255的底表面至第二柵極絕緣膜的最上面的部分210u的高度H2可基本等于從第三溝槽355的底表面至第三柵極絕緣膜的最上面的部分31 Ou的高度H3。
[0237]圖18是示出根據本發明構思的第十六實施例的半導體器件的圖。為了方便描述，將主要描述與圖17的描述的差別。
[0238]參照圖18，根據本發明構思的第十六實施例的半導體器件16還可包括第二封蓋圖案260和第三封蓋圖案360。
[0239]第二柵電極MG2可填充第二溝槽255的一部分。因此，第二封蓋圖案260可形成在第二柵電極MG2上，以填充第二溝槽255的其余部分。
[0240]第三柵電極MG3可填充第三溝槽355的一部分。因此，第三封蓋圖案360可形成在第三柵電極MG3上，以填充第三溝槽355的其余部分。
[0241]圖19至圖29是示出根據本發明構思的一些實施例的用于制造半導體器件的方法的中間階段圖。可通過該方法制造根據本發明構思的第十五實施例的半導體器件。
[0242]圖19至圖29示出了其中在不同的區中制造半導體器件的工藝。然而，本領域技術人員應該理解，通過將不同的區中的各個區分離，可將圖19至圖29理解為用于制造半導體器件的工藝。
[0243]參照圖19，可形成按次序層疊在襯底100的第一區I上的第一偽柵極絕緣膜212和第一偽柵電極214。另外，可形成按次序層疊在襯底100的第二區II上的第二偽柵極絕緣膜312和第二偽柵電極314。
[0244]第一偽柵極絕緣膜212和第二偽柵極絕緣膜312可包含二氧化硅、氧氮化硅和它們的組合。例如，第一偽柵電極214和第二偽柵電極314中的每一個可為娃，并且具體可包含多晶硅(聚Si)、非晶硅(a-Si)和它們的組合之一。第一偽柵電極214和第二偽柵電極314可不慘雜雜質或者可慘雜雜質。
[0245]接著，可在第一偽柵電極214的側壁上形成第二柵極間隔件250，并且可在第二偽柵電極314的側壁上形成第三柵極間隔件350。
[0246]在形成第二柵極間隔件250和第三柵極間隔件350中的每一個之后，可分別在第一偽柵電極214的兩側和第二偽柵電極314的兩側上形成源極/漏極區。
[0247]接著，可在襯底100上形成在第一偽柵電極214和第二偽柵電極314上延伸或者覆蓋第一偽柵電極214和第二偽柵電極314的層間絕緣膜180。
[0248]接著，將層間絕緣膜180平坦化，以可暴露出第一偽柵電極214的上表面、第二偽柵電極314的上表面、第二柵極間隔件250和第三柵極間隔件350。
[0249]參照圖20，可去除第一偽柵電極214和第二偽柵電極314。在去除第一偽柵電極214和第二偽柵電極314之后，通過去除第一偽柵極絕緣膜212和第二偽柵極絕緣膜312，可形成第二溝槽255和第三溝槽355。可通過第二溝槽255和第三溝槽355暴露出襯底100的上表面。
[0250]層間絕緣膜180可包括通過第二柵極間隔件250限定的第二溝槽255和通過第三柵極間隔件350限定的第三溝槽355。
[0251]在根據本發明構思的一些實施例的半導體器件中，第三溝槽355的寬度W2可大于第二溝槽255的寬度Wl。
[0252]可利用濕處理或干處理去除第一偽柵電極214和第二偽柵電極314。具體地說，在濕蝕刻中，通過在足夠的溫度下將電極在含有氫氧化物源的水溶液中暴露足夠的時間，可基本上去除第一偽柵電極214和第二偽柵電極314。氫氧化物源可包含氫氧化銨或者四烷基氫氧化銨(例如，四甲基氫氧化銨(TMAH))，但不限于此。
[0253]可通過濕蝕刻、干蝕刻和它們的組合去除第一偽柵極絕緣膜212和第二偽柵極絕緣膜312。應該理解，蝕刻溶液或蝕刻氣體可根據第一偽柵極絕緣膜212和第二偽柵極絕緣膜312的材料而改變。
[0254]參照圖21，可沿著第二溝槽255的側壁和底表面以及第三溝槽355的側壁和底表面形成預柵極絕緣膜20a。
[0255]預柵極絕緣膜20a也可形成在層間絕緣膜180的上表面上。預柵極絕緣膜20a可包括高介電常數介電膜。
[0256]另外，在形成預柵極絕緣膜20a之前，可沿著第二溝槽255的底表面和第三溝槽355的底表面形成界面膜。
[0257]接著，可在預柵極絕緣膜20a上沿著第二溝槽255的側壁和底表面和第三溝槽355的側壁和底表面形成預功函數調整膜30a。
[0258]預功函數調整膜30a也可形成在層間絕緣膜180的上表面上。例如，預功函數調整膜30a可包含TiN、TaN和它們的組合中的至少一個。
[0259]接著，可在襯底100的第二區II上形成第一掩模圖案35。第一掩模圖案35可在形成在襯底100的第二區II上的預功函數調整膜30a上延伸或者覆蓋該預功函數調整膜30a。另夕卜，可通過第一掩模圖案35暴露出形成在襯底100的第一區I中的預功函數調整膜30a。
[0260]參照圖22，可通過利用第一掩模圖案35斜切形成在襯底100的第一區I中的預功函數調整膜30a來形成第二功函數調整或控制膜220。
[0261]形成在襯底100的第一區I中的第二功函數調整膜220可形成在預柵極絕緣膜20a上。第二功函數調整膜220可沿著第二溝槽255的側壁的一部分和底表面形成。
[0262]接著，可通過去除第一掩模圖案35將形成在襯底100的第二區II中的預功函數調整膜30a暴露出來。此外，第二掩模圖案36可形成在襯底100的第一區I上。
[0263]第二掩模圖案36可在形成在襯底100的第一區I上的第二功函數調整膜220上延伸或者覆蓋第二功函數調整膜220。另外，可通過第二掩模圖案36暴露出形成在襯底100的第二區II中的預功函數調整膜30a。
[0264]參照圖23，可通過利用第二掩模圖案36斜切形成在襯底100的第二區II中的預功函數調整膜30a來形成第三功函數調整膜320。
[0265]形成在襯底100的第二區II中的第三功函數調整膜320可形成在預柵極絕緣膜20a上。第三功函數調整膜320可沿著第三溝槽355的側壁的一部分和底表面形成。
[0266]接著，可通過去除第二掩模圖案36將形成在襯底100的第一區I中的第二功函數調整膜220暴露出來。
[0267]雖然已經描述了其中通過諸如圖21至圖23的示例性工藝形成第二功函數調整膜220和第三功函數調整膜320中的每一個的構造，但是本發明構思的實施例不限于此。例如，第二功函數調整膜220和第三功函數調整膜320可通過相同制造工藝形成。
[0268]參照圖24，可在預柵極絕緣膜20a上沿著第二溝槽255的側壁和底表面以及第三溝槽355的側壁和底表面形成預下導電膜40a。
[0269]預下導電膜40a也可形成在層間絕緣膜180的上表面上。另外，預下導電膜40a還形成在第二功函數調整膜220和第三功函數調整膜320上。
[0270]因此，預下導電膜40a可在第二功函數調整膜220的最上面的部分和第三功函數調整膜320的最上面的部分上延伸或者覆蓋它們。
[0271]例如，預下導電膜40a可包含TiAlC。
[0272]接著，可進一步在預下導電膜40a上形成下導電膜保護層40b。下導電膜保護層40b可沿著預下導電膜40a的輪廓形成。
[0273]下導電膜保護層40b可包含與將在稍后形成的第二上導電膜240和第三下填充膜342的材料相同的材料，并且可包含例如TiN。
[0274]通過在稍后執行的蝕刻工藝中保護下導電膜保護層40b，從而下導電膜保護層40b可減小半導體器件的閾電壓或者防止半導體器件的閾電壓增大。
[0275]參照圖25，可在襯底100上形成犧牲膜50。
[0276]犧牲膜50可填充其中形成有下導電膜保護層40b的第二溝槽255和第三溝槽355。另外，犧牲膜50也可形成在層間絕緣膜180的上表面上。
[0277]犧牲膜50可包含可很好地填充窄空間的材料，也就是說，具有優秀的間隙填充能力的材料。例如，犧牲膜50可包括旋涂碳(S0C)、旋涂硬掩模(SOH)或類似材料，但不限于此。
[0278]參照圖26，可通過蝕刻犧牲膜50形成襯底100的第一區I中的第一犧牲圖案50a和襯底100的第二區II中的第二犧牲圖案50b。
[0279]第一犧牲圖案50a可填充其中形成有預下導電膜40a和下導電膜保護層40b的第二溝槽255的一部分。第二犧牲圖案50b可填充其中形成有預下導電膜40a和下導電膜保護層40b的第三溝槽355的一部分。
[0280]由于第二溝槽255的寬度與第三溝槽355的寬度不同，因此從第二溝槽255的底表面至第一犧牲圖案50a的上表面的高度h41可與從第三溝槽355的底表面至第二犧牲圖案50b的上表面的高度h42不同。
[0281 ]如果溝槽的寬度增大，則在蝕刻工藝中，負載效應較小。也就是說，與犧牲膜的填充第二溝槽255的那部分相比，犧牲膜50的填充第三溝槽355的那部分可受到較小的負載效應。
[0282]因此，從第二溝槽255的底表面至第一犧牲圖案50a的上表面的高度h41可大于從第三溝槽355的底表面至第二犧牲圖案50b的上表面的高度h42。
[0283]參照圖27，可利用第一犧牲圖案50a作為掩模來蝕刻形成在襯底100的第一區I中的下導電膜保護層40b、預下導電膜40a和預柵極絕緣膜20a。
[0284]此外，可利用第二犧牲圖案50b作為掩模來蝕刻形成在襯底100的第二區II中的下導電膜保護層40b、預下導電膜40a和預柵極絕緣膜20a。
[0285]因此，暴露出柵極間隔件的上部250b的第二柵極絕緣膜210和第二下導電膜230可形成在第二溝槽255中。另外，暴露出第三柵極間隔件的上部350b的第三柵極絕緣膜310和第三下導電膜330可形成在第三溝槽355中。
[0286]通過該蝕刻工藝，第二柵極絕緣膜210可與第二下導電膜230同時形成，并且第三柵極絕緣膜310可與第三下導電膜330同時形成。
[0287]由于下導電膜保護層40b也通過該蝕刻工藝被蝕刻，因此對應地，第一保護圖案245可形成在第二溝槽255中，并且第二保護圖案345可形成在第三溝槽355中。
[0288]參照圖28，可去除第二溝槽255中的第一犧牲圖案50a和第三溝槽355中的第二犧牲圖案50b。
[0289]例如，可通過灰化工藝和剝離工藝去除第一犧牲圖案50a和第二犧牲圖案50b。
[0290]參照圖29，第二上導電膜240可形成在襯底100的第一區I的第二下導電膜230上。
[0291]可形成第二上導電膜240以填充第二溝槽255的其余部分。由于第一保護圖案245可包含與第二上導電膜240的材料相同的材料，因此其可為第二上導電膜240的一部分。
[0292]第二上導電膜240可在第二下導電膜230的最上面的部分和第二柵極絕緣膜210的最上面的部分上延伸或者覆蓋它們。
[0293 ]第三上導電膜340可形成在襯底100的第二區II的第三下導電膜330上。
[0294]具體地說，第三上導電膜340可包括第三下填充膜342和第三上填充膜344。第三下填充膜342可沿著第三柵極絕緣膜310的上部和第三下導電膜330的輪廓形成。由于第二保護圖案345可包含與第三下填充膜342的材料相同的材料，因此其可為第三下填充膜342的一部分。
[0295]第三下填充膜342可在第三下導電膜330的最上面的部分和第三柵極絕緣膜310的最上面的部分上延伸或者覆蓋它們。
[0296]第三上填充膜344形成在第三下填充膜342上。第三上填充膜344可通過填充第三溝槽355的其余部分形成。
[0297]將通過圖19至圖30描述根據本發明構思的其它實施例的用于制造半導體器件的方法。
[0298]圖30是示出根據本發明構思的其它實施例的用于制造半導體器件的方法的圖。可通過圖19至圖30制造根據本發明構思的第十六實施例的半導體器件。
[0299]參照圖30，可通過去除第二上導電膜240的一部分暴露出第二柵極絕緣膜210的最上面的部分和第二柵極間隔件的上部250b。
[0300]接著，填充第二溝槽255的第二封蓋圖案260可形成在第二柵極絕緣膜210和第二上導電膜240上。
[0301]另外，可通過去除第三上導電膜340的一部分來暴露出第三柵極絕緣膜310的最上面的部分和第三柵極間隔件的上部350b。更具體地說，為了去除第三上導電膜340的一部分，可去除第三上填充膜344的一部分和第三下填充膜342的一部分。
[0302]接著，填充第三溝槽355的第三封蓋圖案360可位于第三柵極絕緣膜310、第三上填充膜344和第三下填充膜342上。
[0303]圖31是包括根據本發明構思的實施例的半導體器件的SoC(系統芯片)系統的框圖。
[0304]參照圖31，SoC系統1000包括應用處理器1001和DRAM 1060。
[0305]應用處理器1001可包括中央處理單元1010、多媒體系統1020、總線1030、存儲器系統1040和外圍電路1050。
[0306]中央處理單元1010可執行用于驅動SoC系統1000所需的計算。在本發明構思的一些實施例中，中央處理單元1010可通過包括多個核的多核環境來構造。
[0307]多媒體系統1020可用于在SoC系統1000中執行多種多媒體功能。多媒體系統1020可包括3D引擎模塊、視頻編解碼器、顯示系統、相機系統、后處理器等。
[0308]總線1030可用于執行中央處理單元1010、多媒體系統1020、存儲器系統1040和外圍電路1050的相互數據通信。在本發明構思的一些實施例中，總線1030可具有多層結構。具體地說，作為總線1030的示例，可使用多層AHB(多層先進高性能總線)或者多層AXK多層先進可擴展接口)，但是本公開不限于此。
[0309]存儲器系統1040可提供其中應用處理器1001連接至外部存儲器(例如，DRAM1060)以執行高速操作的環境。在本發明構思的一些實施例中，存儲器系統1040可包括用于控制外部存儲器(例如，DRAM 1060)的另一控制器(例如，DRAM控制器)。
[0310]外圍電路1050可提供其中將SoC系統1000連接至外部裝置(例如，主板)的環境。因此，外圍電路1050可設有使得連接至SoC系統1000的外部裝置被兼容的各種接口。
[0311]DRAM 1060可用作操作應用處理器1001所需的操作存儲器。在本發明構思的一些實施例中，如圖所示，DRAM 1060可布置在應用處理器1001以外。具體地說，DRAM 1060可按照PoP(層疊封裝)的形式與應用處理器1001封裝在一起。
[0312]SoC系統1000的各組件中的至少一個可包括根據本發明構思的上述實施例的半導體器件中的至少一個。
[0313]圖32是包括根據本發明構思的實施例的半導體器件的電子系統的框圖。
[0314]參照圖32，根據本發明構思的一些實施例的電子系統1100可包括控制器1110、輸入/輸出裝置(1/0)1120、存儲器裝置1130、接口 1140和總線1150。控制器1110、輸入/輸出裝置1120、存儲器裝置1130和/或接口 1140可通過總線1150耦接在一起。總線1150對應于數據通過其移動的路徑。
[0315]控制器1110可包括微處理器、數字信號處理器、微控制器和能夠執行與這些元件的功能相似的功能的邏輯元件中的至少一個。輸入/輸出裝置1120可包括鍵區、鍵盤、顯示裝置等。存儲器裝置1130可存儲數據和/或指令字。接口 1140可執行將數據傳輸至通信網絡或從通信網絡接收數據的功能。接口 1140可為有線形式或無線形式的。例如，接口 1140可包括天線或有線和無線收發器。
[0316]電子系統1100還可包括作為用于改進控制器1110的操作的操作存儲器的高速DRAM和 / 或 SDRAM。
[0317]根據本發明構思的上述實施例的半導體器件可設置在存儲器裝置1130內，或者可設為控制器1110、輸入/輸出裝置(I/O) 1120等的一部分。
[0318]電子系統1100可應用于個人數字助理(PDA)、便攜式計算機、網絡平板、無線電話、移動電話、數字音樂播放器、存儲卡或可在無線環境下發送和/或接收信息的任何其它電子
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[0319]圖33至圖35是可應用根據本發明構思的實施例的半導體器件的示例性半導體系統。
[0320]圖33是示出平板PC1200的圖，圖34是示出筆記本計算機1300的圖，而圖35是示出智能電話1400的圖。可在平板PC 1200、筆記本計算機1300、智能電話1400等中使用根據本發明構思的上述實施例的半導體器件。
[0321]此外，本領域技術人員應該清楚，根據本發明構思的上述實施例的半導體器件也可應用于未示出的其它集成電路裝置。
[0322]也就是說，雖然上面僅描述了平板PC1200、筆記本計算機1300和智能電話1400作為根據該實施例的半導體系統的示例，但是根據該實施例的半導體系統的示例不限于此。
[0323]在本發明構思的一些實施例中，可在計算機、超級移動PC(UMPC)、工作站、上網本、個人數字助理(PDA)、便攜式計算機、無線電話、移動電話、電子書、便攜式多媒體播放器(PMP)、便攜式游戲機、導航裝置、黑匣子、數碼相機、3維電視、數字音頻記錄器、數字音頻播放器、數字圖片記錄器、數字圖片播放器、數字視頻記錄器、數字視頻播放器等中實現所述半導體系統。
[0324]本領域技術人員應該理解，在基本不脫離本發明構思的原理的情況下，可對所述實施例作出許多改變和修改。因此，本發明構思的公開的實施例僅按照一般和描述性含義使用而非針對限制的目的使用。
【主權項】
1.一種半導體器件，包括: 第一柵極間隔件，其在襯底上限定第一溝槽，并且包括上部和下部； 第二柵極間隔件，其在襯底上限定第二溝槽，并且包括上部和下部，所述第二溝槽的寬度大于所述第一溝槽的寬度； 第一柵極絕緣膜，其沿著所述第一溝槽的側壁和底表面延伸，并且不與所述第一柵極間隔件的上部接觸； 第二柵極絕緣膜，其沿著所述第二溝槽的側壁和底表面延伸，并且不與所述第二柵極間隔件的上部接觸，從所述第二溝槽的底表面至所述第二柵極絕緣膜的最上面的部分的高度與從所述第一溝槽的底表面至所述第一柵極絕緣膜的最上面的部分的高度不同； 第一柵電極，其包括所述第一柵極絕緣膜上的第一下導電膜和第一上導電膜，并且填充所述第一溝槽的至少一部分；以及 第二柵電極，其包括所述第二柵極絕緣膜上的第二下導電膜和第二上導電膜，并且填充所述第二溝槽的至少一部分。2.根據權利要求1所述的半導體器件，其中，所述第一下導電膜包含與所述第二下導電膜的材料相同的材料，并且所述第一上導電膜包含與所述第二上導電膜的材料相同的材料。3.根據權利要求1所述的半導體器件，其中，所述第一下導電膜沿著所述第一溝槽的側壁和底表面延伸，并且 所述第一上導電膜在所述第一下導電膜上延伸，并且覆蓋所述第一柵極絕緣膜的最上面的部分和所述第一下導電膜的最上面的部分。4.根據權利要求3所述的半導體器件，其中，所述第一柵電極包括所述第一柵極絕緣膜與所述第一下導電膜之間的功函數調整膜，并且 所述第一下導電膜覆蓋所述功函數調整膜的最上面的部分。5.根據權利要求1所述的半導體器件，其中，所述第二柵電極還包括形成在所述第二上導電膜上的填充導電膜， 所述第二下導電膜沿著所述第二溝槽的側壁和底表面延伸，并且 所述第二上導電膜在所述第二下導電膜上延伸，并且覆蓋所述第二柵極絕緣膜的最上面的部分。6.根據權利要求5所述的半導體器件，其中，所述第二柵電極包括形成在所述第二柵極絕緣膜與所述第二下導電膜之間的功函數調整膜，并且 從所述第二溝槽的底表面至所述功函數調整膜的最上面的部分的高度實質上等于從所述第二溝槽的底表面至所述第二柵極絕緣膜的最上面的部分的高度。7.根據權利要求1所述的半導體器件，其中，所述第一柵電極和所述第二柵電極分別填充所述第一溝槽和所述第二溝槽的一部分，并且 所述半導體器件還包括: 第一封蓋圖案，其填充所述第一溝槽的在所述第一柵電極上的其余部分；以及 第二封蓋圖案，其填充所述第二溝槽的在所述第二柵電極上的其余部分。8.—種半導體器件，包括: 鰭式圖案，其從場絕緣膜向上突出； 柵極間隔件，其限定與所述場絕緣膜上的所述鰭式圖案交叉的溝槽，并且包括上部和下部； 柵極絕緣膜，其沿著所述溝槽的側壁和底表面延伸，并且不與所述柵極間隔件的上部接觸； 下導電膜，其在所述柵極絕緣膜上沿著所述溝槽的側壁和底表面延伸，并且不與所述柵極間隔件的上部重疊；以及 上導電膜，其位于下導電膜上且位于所述柵極絕緣膜的最上面的部分上。9.根據權利要求8所述的半導體器件，其中，從所述場絕緣膜的上表面至所述柵極絕緣膜的最上面的部分的高度比從所述場絕緣膜的上表面至所述鰭式圖案的最上面的部分的高度更高而比所述柵極間隔件的高度更矮。10.根據權利要求8所述的半導體器件，其中，所述上導電膜延伸以填充所述溝槽的其余部分。11.一種半導體器件，包括: 柵極間隔件，其在襯底上限定溝槽的相對的側壁； 柵極絕緣膜，其沿著所述溝槽的相對的側壁和在所述溝槽的相對的側壁之間的表面上保形地延伸，其中，所述柵極間隔件的與所述襯底相對的那些部分與所述柵極絕緣膜不接觸； 下導電膜，其在所述柵極絕緣膜上沿著所述溝槽的相對的側壁延伸以在其中限定凹陷，其中，所述柵極間隔件的與所述襯底相對的那些部分與所述下導電膜不接觸；以及 上導電膜，其位于通過所述下導電膜限定的所述凹陷中。12.根據權利要求11所述的半導體器件，其中，所述上導電膜包括一個或多個導電層，并且其中所述上導電膜的所述一個或多個導電層中的至少一個在所述凹陷以外延伸。13.根據權利要求12所述的半導體器件，其中，所述上導電膜直接在所述柵極間隔件的與所述柵極絕緣膜和所述下導電膜不接觸的與所述襯底相對的那些部分上延伸。14.根據權利要求11所述的半導體器件，其中所述柵極間隔件的與所述柵極絕緣膜和所述下導電膜不接觸的與所述襯底相對的那些部分還與所述上導電膜不接觸，并且所述半導體器件還包括: 絕緣封蓋圖案，其位于所述上導電膜上，并且直接位于所述柵極間隔件的與所述柵極絕緣膜、所述下導電膜和所述上導電膜不接觸的那些部分上。15.根據權利要求11所述的半導體器件，其中，所述柵極絕緣膜和所述下導電膜之一沿著所述柵極間隔件以遠離所述襯底的方式延伸，并且延伸至超出所述柵極絕緣膜和所述下導電膜中的另一個。16.根據權利要求15所述的半導體器件，其中，所述柵極絕緣膜包括高k介電層，并且所述半導體器件還包括: 功函數調整膜，其包括導電層，該導電層被構造為影響所述半導體器件的閾電壓，所述功函數調整膜沿著所述溝槽的側壁以及在所述柵極絕緣膜與所述下導電膜之間延伸，其中所述柵極間隔件的與所述襯底相對的那些部分還與所述功函數調整膜不接觸。17.根據權利要求16所述的半導體器件，其中，所述柵極絕緣膜和所述下導電膜中的至少一個沿著所述柵極間隔件以遠離所述襯底的方式延伸，并且延伸至超出所述功函數調整膜。18.根據權利要求16所述的半導體器件，其中，所述柵極間隔件、所述柵極絕緣膜、所述下導電膜和所述上導電膜限定第一晶體管柵極結構，并且所述半導體器件還包括: 第二晶體管柵極結構，其在所述襯底上位于所述第一晶體管柵極結構旁邊并且通過相對于所述柵極間隔件具有蝕刻選擇性的層間絕緣膜與所述第一晶體管柵極結構分離，所述第二晶體管柵極結構包括: 第二柵極間隔件，其在襯底上限定第二溝槽的相對的側壁； 第二柵極絕緣膜，其沿著所述第二溝槽的相對的側壁和在所述第二溝槽的相對的側壁之間的表面上保形地延伸，其中所述第二柵極間隔件的與該襯底相對的那些部分與所述第二柵極絕緣膜不接觸； 第二下導電膜，其在所述第二柵極絕緣膜上沿著所述第二溝槽的相對的側壁延伸以在其中限定第二凹陷，其中所述第二柵極間隔件的與該襯底相對的那些部分與所述第二下導電膜不接觸；以及 第二上導電膜，其位于通過所述第二下導電膜限定的所述第二凹陷中， 其中，所述第二晶體管柵極結構的第二溝槽的寬度與所述第一晶體管柵極結構的溝槽的寬度不同。19.根據權利要求18所述的半導體器件，其中，所述第二晶體管柵極結構的第二柵極絕緣膜以遠離該襯底的方式延伸至超出所述第一晶體管柵極結構的柵極絕緣膜，并且其中，所述第二凹陷朝著該襯底延伸至超出所述第一晶體管柵極結構的凹陷。
【文檔編號】H01L29/423GK105990445SQ201610147006
【公開日】2016年10月5日
【申請日】2016年3月15日
【發明人】丁志玟, 權奇相, 李珍旭, 高綺亨, 樸相真, 白在職, 尹普彥, 尹智園
【申請人】三星電子株式會社