專利名稱：半導體裝置及其制造方法
技術領域：
本發明涉及一種半導體裝置及其制造方法，尤其涉及一種在襯底上具有鰭式半導體區域(fin—shaped semiconductor regions)的雙柵極(double-gate)型半導體裝置及其制造方法。
背景技術：
近年來，伴隨著半導體裝置的高集成化、高功能化和高速化，對半導體裝置的細微化的要求越來越高。因此，為了減少晶體管在襯底上的占有面積，提出了各種元件結構。其中，具有鰭(Fin)式結構的場效應晶體管備受注目。這種具有鰭式結構的場效應晶體管通常被稱為鰭式場效應應晶體管(Field Effect Transistor，FET)，這種晶體管具有由垂直于襯底主表面的薄壁(fin)狀半導體區域(以下，稱為鰭式半導體區域)構成的活性區域。 在鰭式FET中，因為能夠實現利用鰭式半導體區域的上表面和兩側面作為溝道面的三柵極型結構，所以能減少晶體管在襯底上的占有面積(例如，參照專利文獻1、非專利文獻1)。圖13(a) 圖13(e)是表示現有的鰭式三柵極FET的結構的圖，圖13(a)是俯視圖，圖13(b)是圖13(a)中A-A線的剖視圖，圖13(c)是圖13(a)中B-B線的剖視圖，圖 13(d)是圖13(a)中C-C線的剖視圖，圖13(e)是圖13(a)中D-D線的剖視圖。如圖13(a) 圖13(e)所示，現有的鰭式三柵極FET具有由硅形成的支撐襯底 101、形成在支撐襯底101上的由氧化硅形成的絕緣層102、形成在絕緣層102上的鰭式半導體區域103a 103d、隔著柵極絕緣膜10 104d形成在鰭式半導體區域103a 103d 上的柵電極105、形成在柵電極105側面上的絕緣性側壁間隔膜(sidewall spacer) 106、延伸區域107以及源極/漏極區域117，該延伸區域107形成在鰭式半導體區域103a 103d 夾著柵電極105的兩側區域，該源極/漏極區域117形成在鰭式半導體區域103a 103d 夾著柵電極105和絕緣性側壁間隔膜106的兩側區域。鰭式半導體區域103a 103d配置成在絕緣層102上沿柵極寬度方向以一定間隔排列。柵電極105形成為沿柵極寬度方向跨越鰭式半導體區域103a 103d。延伸區域107由第一雜質區域107a和第二雜質區域 107b構成，第一雜質區域107a形成在各個鰭式半導體區域103a 103d的上部，第二雜質區域107b形成在各個鰭式半導體區域103a 103d的兩側部。源極/漏極區域117由第三雜質區域117a和第四雜質區域117b構成，第三雜質區域117a形成在各個鰭式半導體區域103a 103d的上部，第四雜質區域117b形成在各個鰭式半導體區域103a 103d的兩側部。應予說明，口袋區域(pocket region)的說明和圖示省略。然而，如圖13(b)所示，在上述現有的鰭式三柵極FET中，由于除了對成為溝道形成區域的鰭式半導體區域103a 103d的上部角施加來自上方柵電極105的電壓之外，還對其施加來自側方的柵電極105的電壓，所以在該上部角電特性容易變得不穩定。因此，提出了通過用硬掩膜覆蓋鰭式半導體區域的上表面，只將鰭式半導體區域的兩側面用作溝道面的鰭式雙柵極FET (例如參照非專利文獻2)。圖14是現有的鰭式雙柵極FET的剖視圖。應予說明，圖14是與圖13(b)所示現有的鰭式三柵極FET的剖面結構相對應的圖。在圖14中，用同一符號來表示與圖13(a) 圖13(e)所示的現有鰭式三柵極FET相同的構成要素，省略了重復說明。如圖14所示，在現有的鰭式雙柵極FET中，在各個鰭式半導體區域103a 103d的上表面與柵電極105(準確而言是柵極絕緣膜10 104d)之間，存在由例如硅氧化膜形成的硬掩膜150，這樣一來，就只有各個鰭式半導體區域103a 103d的兩側面才會作為溝道面起作用。應予說明，現有的鰭式雙柵極FET的平面結構與圖13(a)所示現有的鰭式三柵極 FET的平面結構相同，現有的鰭式雙柵極FET的圖13(a)中B-B線和C-C線的剖面結構也與圖13(c)和(d)所示現有的鰭式三柵極FET的剖面結構相同。雖圖示省略，現有的鰭式雙柵極FET的圖13(a)中D-D線的剖面結構是在圖13(e)所示現有的鰭式三柵極FET的剖面結構中使硬掩膜150存在于鰭式半導體區域10 的上表面和柵電極105(準確而言是柵極絕緣膜104b)之間的結構。專利文獻1 日本公開特許公報特開號公報非專利文獻1 :D. Lenoble 等，Enhanced performance of PMOS MUGFET via integration of conformal plasma-doped source/drain extensions,2006Symposium on VLSI Technology Digest of Technical Papers, p.212非專利文 M 2 Jean-Pierre Colinge, FinFETs and Other Multi-Gate Transistors, Series on Integrated Circuits and Systems, p.14-19

發明內容
-發明所要解決的技術問題-然而，在現有的鰭式雙柵極FET中，存在無法獲得所需的晶體管特性的問題。鑒于上述問題，本發明的目的在于，在具有鰭式半導體區域的雙柵極型半導體裝置中獲得所需特性。-用以解決技術問題的技術方案-為了達成上述目的，本發明的發明人對在現有的鰭式雙柵極FET中無法獲得所需晶體管特性的原因進行了研究，得出了以下見解。在采用離子注入法、等離子體摻雜法進行延伸注入(extension implantation)以制造現有的鰭式雙柵極FET的情況下，在圖14所示的剖面上，由于柵電極105成為掩膜，所以無法向鰭式半導體區域103a 103d注入雜質。即，在延伸注入工序中無法向由柵電極 105覆蓋的區域的鰭式半導體區域103a 103d的側部和上部注入雜質。另一方面，在圖13(c)和(d)所示的剖面(在延伸注入時未形成圖13(c)的絕緣性側壁間隔膜106和圖13(d)的源極/漏極區域117)中，向鰭式半導體區域103a 103d 中注入雜質。圖15(a)是表示采用離子注入法進行延伸注入的情況的剖視圖，圖15(b)是表示采用等離子體摻雜法進行延伸注入的情況的剖視圖。應予說明，在圖15(a)和圖15(b)中， 用同一符號來表示與圖13(a) 圖13(e)所示的現有鰭式三柵極FET相同的構成要素，省略了重復說明。如圖15(a)所示，在采用離子注入法進行延伸注入的情況下，為了不僅向鰭式半導體區域103a 103d的上表面導入雜質而且也向其側面導入雜質，采用離子注入以相對于鉛直方向朝不同側傾斜的注入角度向鰭式半導體區域103a 103d分別注入離子108a 和108b，從而形成延伸區域107。此時，在鰭式半導體區域103a 103d的上部形成注入離子108a和離子108b兩種離子而形成的第一雜質區域107a。然而，在鰭式半導體區域 103a 103d的兩側部卻形成只注入離子108a或離子108b中的任一種離子而形成的第二雜質區域107b。即，在離子108a的摻雜量和離子108b的摻雜量相同的情況下，第一雜質區域107a的注入摻雜量為第二雜質區域107b的注入摻雜量的兩倍。結果，第一雜質區域 107a的電阻率就會比第二雜質區域107b的電阻率低例如50%左右。如圖15(b)所示，在采用等離子體摻雜法進行延伸注入的情況下，第一雜質區域 107a形成在鰭式半導體區域103a 103d的上部，該第一雜質區域107a所具有的注入摻雜量由注入離子109a、吸附物種(absorbed species)(氣體分子、自由基等中性物種)109b以及因濺射而脫離鰭式半導體區域103a 103d的雜質109c三者之間的平衡來決定。然而， 鰭式半導體區域103a 103d兩側部的注入摻雜量受注入離子109a、因濺射而脫離的雜質 109c的影響較小，第二雜質區域107b形成在鰭式半導體區域103a 103d的兩側部，該第二雜質區域107b所具有的注入摻雜量主要由吸附物種109b來決定。結果，由于第一雜質區域107a的注入摻雜量比第二雜質區域107b的注入摻雜量高例如25%左右，所以第一雜質區域107a的電阻率就會比第二雜質區域107b的電阻率低例如25%左右。綜上所述，根據現有的鰭式雙柵極FET的延伸區域的形成方法，形成在鰭式半導體區域103a 103d上部的第一雜質區域107a的電阻率比形成在鰭式半導體區域103a 103d側部的第二雜質區域107b的電阻率低。在讓具有這種延伸結構的鰭式雙柵極FET工作的情況下，流過延伸區域107的電流就會集中到電阻率比第二雜質區域107b低的第一雜質區域107a (參照圖13 (c))。另一方面，就溝道而言，溝道僅形成在在由柵電極105覆蓋的區域的鰭式半導體區域103a 103d的側部，由硬掩膜150覆蓋的鰭式半導體區域103a 103d的上部不會起到溝道的作用(參照圖14)。這是鰭式雙柵極FET的特點，其原因是為了提高晶體管的控制精度而用硬掩膜150覆蓋鰭式半導體區域103a 103d的上部，由此使得來自柵電極105的電場的影響無法到達鰭式半導體區域103a 103d的上部。因此， 雖然流過延伸區域107的電流集中在鰭式半導體區域103a 103d上部的第一雜質區域 107a，可是由于溝道僅存在于鰭式半導體區域103a 103d的側部，所以流經溝道的電流大多流過鰭式半導體區域103a 103d側部中比較靠上側的部分。換言之，在由柵電極105 覆蓋的溝道區域，流過鰭式半導體區域103a 103d側部中比較靠下側的部分的電流小于流過鰭式半導體區域103a 103d側部中比較靠上側的部分的電流。S卩，由于在導通(ON) 時流過的電流在成為溝道的鰭式半導體區域103a 103d側部流動不均，所以就產生了無法獲得所需的晶體管特性的問題。當本發明人將等離子體摻雜法用于現有的鰭式雙柵極FET的延伸注入時，發現產生了以下問題。如圖16(a)所示，在將等離子體摻雜法(等離子體生成氣體是IH6和He的混合氣體)用于平坦的半導體區域151時，形成半導體區域151的硅的剝落量(amount of chipping)在lnm/min以下。然而，如圖16(b)所示，當用上述等離子體摻雜法在鰭式半導體區域形成雜質區域時，平坦的半導體區域151上的鰭式半導體區域152上部角的剝落量會大于10nm/min。圖17是表示在已發生上述問題的鰭式半導體區域上隔著柵極絕緣膜形成柵電極的情況的立體圖。如圖17所示，柵電極163形成為跨越上部具有雜質區域161a且兩側部具有雜質區域161b的鰭式半導體區域161。具體而言，在鰭式半導體區域161的上表面和柵電極163之間，從下到上依次存在硬掩膜164和柵極絕緣膜162，而在鰭式半導體區域 161的側面和柵電極163之間存在柵極絕緣膜162。在圖17中，a、b、c、d表示由柵極絕緣膜162和硬掩膜164構成的鞍馬狀內壁中源極一側的角，a"、b"、c"、d"是將角a、b、c、 d平移到鰭式半導體區域161的源極側端面所成的角。應予說明，通常在延伸區域上形成側壁間隔膜(在圖17圖示省略)，以保護延伸注入后的延伸區域，而上述源極側端面是指由側壁間隔膜覆蓋的半導體區域中離溝道最遠之處。另外，鰭式半導體區域161上部角的剝落量G表示從該上部角到b"或c"的距離，如果用r表示該上部角的曲率半徑，則G = — 1) χ r (摻雜前上部角的曲率半徑為0 (直角))。此處，如果鰭式半導體區域161上部角的剝落量G較大，則在由柵極絕緣膜162和硬掩膜164構成的鞍馬狀內壁角b或C、以及例如成為延伸區域的雜質區域161a或161b之間，會產生意料之外的縫隙。讓具有這種延伸結構的鰭式雙柵極FET工作時，由于電流難以流過成為延伸區域的鰭式半導體區域161的上部角(即成為溝道的鰭式半導體區域161側部中位置最靠上側的部分)，所以就會產生無法獲得所需的晶體管特性的問題。基于上述見解，本發明人作出了以下發明僅在鰭式半導體區域的兩側部形成延伸區域，而在鰭式半導體區域的上部形成具有比延伸區域高的電阻率的電阻區域。根據本發明，流經延伸區域的電流只流過鰭式半導體區域的兩側部，換言之，由于該電流不會流過鰭式半導體區域的上部，因此即使在鰭式半導體區域中的由柵電極覆蓋的溝道形成區域，也能夠讓電流均勻地流過該鰭式半導體區域的側部。即，導通時流動的電流均勻地流過成為溝道的鰭式半導體區域側部，因此能夠在鰭式雙柵極FET中獲得所需的晶體管特性。該效果無需采用像現有的鰭式雙柵極FET那樣在鰭式半導體區域的上表面和柵電極之間設置硬掩膜的結構即可得到。因此，能夠采用沒有硬掩膜的結構，得到大幅提高細微化的顯著效果，并且還可以得到能夠簡化工序并大幅提高生產量(單位時間內的處理能力)的顯著效果。根據本發明，通過先在鰭式半導體區域的上部形成電阻區域，能夠讓鰭式半導體區域上部角的電特性穩定。因此，即使鰭式半導體區域上部角的剝落量增大也能防止晶體管特性惡化，換言之，即使在鞍馬狀柵極絕緣膜的內壁角和柵極絕緣膜外側(即柵電極外側)的鰭式半導體區域上部角之間產生了意料之外的縫隙，也能防止晶體管特性的惡化。應予說明，如果用Rr表示對象物的電阻率(比電阻)、Rs表示表面電阻、t表示厚度(結深)、Rw表示擴展電阻，則Rs = Rr/t。而且，正如在測量擴展電阻時眾所周知的關系式Rw = CFXkXRr/(2X 3. 14Xr)所示，電阻率(比電阻)Rr和擴展電阻Rw基本上是1 比1的關系，因此可表示為Rs - Rw/t。在上述關系式中，CF是考慮到擴展電阻Rw的體積效應后的修正項(在沒有修正的情況下，CF = 1)，k是考慮到探針與試料之間的肖特基勢壘的極性依賴性后的修正項(例如在試料為P型硅的情況下，k = 1 ；在試料為η型硅的情況下k= 1 3)，r是探針尖端的曲率半徑。在以下說明中，主要用“電阻率(比電阻)”進行說明，而對于電阻的大小關系，則可以將“電阻率(比電阻)”理解為“表面電阻”或“擴展電阻”。具體而言，本發明所涉及的半導體裝置包括鰭式半導體區域、柵電極和電阻區域， 該鰭式半導體區域形成在襯底上且該鰭式半導體區域的兩側部具有延伸區域；該柵電極形成為跨越所述鰭式半導體區域并與所述延伸區域相鄰；該電阻區域形成在與所述柵電極相鄰的區域的所述鰭式半導體區域的上部，所述電阻區域具有比所述延伸區域高的電阻率。在本發明所涉及的半導體裝置中，還可以包括柵極絕緣膜，該柵極絕緣膜形成在所述鰭式半導體區域上，位于所述柵電極和所述鰭式半導體區域之間。在本發明所涉及的半導體裝置中，還可以包括絕緣性側壁間隔膜，該絕緣性側壁間隔膜形成為覆蓋所述柵電極的側面，并且所述電阻區域位于所述絕緣性側壁間隔膜的下表面。在本發明所涉及的半導體裝置中，所述電阻區域可以實質上形成在除位于所述柵電極下方的部分以外的所述鰭式半導體區域的所述上部。在本發明所涉及的半導體裝置中，所述電阻區域可以形成在從所述柵電極沿側向延伸的所述鰭式半導體區域的所述上部。在本發明所涉及的半導體裝置中，所述電阻區域可以實質上形成在從所述柵電極沿側向延伸的所述鰭式半導體區域的所述上部。在本發明所涉及的半導體裝置中，在導通狀態下電流所流過的溝道可以形成在由所述柵電極覆蓋的所述鰭式半導體區域的所述兩側部。此處，所述電阻區域可以設置成對在所述導通狀態下流過所述鰭式半導體區域的所述上部的電流進行限制。此外，在所述導通狀態下流過所述溝道的電流可以大于流過所述電阻區域的電流。在本發明所涉及的半導體裝置中，在工作時所述鰭式半導體區域的所述上部可以不作為溝道起作用。在本發明所涉及的半導體裝置中，在導通狀態下流動的電流可以實質上均勻地流過由所述柵電極覆蓋的所述鰭式半導體區域的所述兩側部。在本發明所涉及的半導體裝置中，如果所述電阻區域具有非晶區域，則能夠在鰭式半導體區域的上部可靠地形成電阻區域，該電阻區域具有比鰭式半導體區域側部的延伸區域高的電阻率。此處，如果所述非晶區域含有結晶抑制元素，例如鍺、氬、氟或者氮等，則能夠可靠地形成具有非晶區域的電阻區域。應予說明，作為結晶抑制元素，可以導入導電型與所述延伸區域相反的雜質，例如砷等。在本發明所涉及的半導體裝置中，如果向所述電阻區域導入導電型與所述延伸區域相反的雜質，則能夠在鰭式半導體區域的上部可靠地形成電阻區域，該電阻區域具有比鰭式半導體區域側部的延伸區域高的電阻率。在本發明所涉及的半導體裝置中，所述鰭式半導體區域可以形成在絕緣層上，所述絕緣層形成在所述襯底上。在本發明所涉及的半導體裝置中，可以形成有覆蓋所述柵電極的兩側面、所述延伸區域和所述電阻區域的絕緣性側壁間隔膜，并且在從所述柵電極看過去所述絕緣性側壁間隔膜外側區域的所述鰭式半導體區域中的至少兩側部形成有源極/漏極區域。在本發明所涉及的半導體裝置中，如果所述鰭式半導體區域側面的高度大于所述鰭式半導體區域上表面在柵極寬度方向上的寬度，則與現有技術相比，能夠顯著發揮上述本發明的效果。本發明所涉及的第一半導體裝置的制造方法包括在襯底上形成鰭式半導體區域的工序(a)；跨越所述鰭式半導體區域形成柵電極的工序(b)；向所述鰭式半導體區域的上部和兩側部導入雜質，由此在所述鰭式半導體區域的上部形成第一雜質區域并在所述鰭式半導體區域的兩側部形成第二雜質區域的工序(C)；以及對已導入所述第一雜質區域和所述第二雜質區域的所述雜質進行電激活(electrically actvating)的工序(d)。選擇所述工序(c)和所述工序(d)中的至少一個工序的工序條件，以使所述第一雜質區域的至少一部分成為非晶狀態。根據本發明所涉及的第一半導體裝置的制造方法，能夠可靠地制造上述本發明所涉及的半導體裝置，因此能夠得到上述本發明的效果。特別是，在鰭式雙柵極FET，溝道只是有效地形成在鰭式半導體區域的側部，因此如本發明所述，使作為延伸區域而形成在鰭式半導體區域側部的雜質區域的電阻率盡可能小于形成在鰭式半導體區域上部的雜質區域的電阻率是非常重要的。在本發明所涉及的第一半導體裝置的制造方法中，可以在導入所述雜質時利用所述柵電極作為掩膜。在本發明所涉及的第一半導體裝置的制造方法中，可以利用熱處理對所述雜質進行電激活。在本發明所涉及的第一半導體裝置的制造方法中，一部分處于非晶狀態的所述第一雜質區域的電阻率可以大于所述第二雜質區域的電阻率。具體而言，在本發明所涉及的第一半導體裝置的制造方法中，所述工序(C)可以采用等離子體摻雜，并且對等離子體摻雜時的偏置電壓(bias voltage)進行設定，以使形成在所述鰭式半導體區域上部的第一非晶區域的厚度大于形成在所述鰭式半導體區域兩側部的第二非晶區域的厚度。應予說明，對于等離子體摻雜時壓力的下限，能夠在不會對生產量、裝置極限等造成障礙的范圍內設定得較低，而在例如考慮到現有的等離子體裝置的性能等的情況下該下限為0. IPa左右，在考慮到將來預計的等離子體裝置的性能的情況下，該下限為0. OlPa左右。在此情況下，在所述工序(d)中，可以對熱處理溫度進行選擇以使所述第二非晶區域結晶回復(crystal recovery)并使所述第一非晶區域的至少一部分維持非晶化狀態。應予說明，作為具體的熱處理方法，由于在采用尖峰式快速退火處理(spike Rapid Thermal Annealing，尖峰 RTA)、毫秒退火處理(millisecond annealing)的情況下，幾乎沒有調整熱處理時間的余地，所以根據熱處理溫度的設定來決定實質上的熱預算(thermal budget)ο在本發明所涉及的第一半導體裝置的制造方法中，在所述工序(b)與所述工序 (c)之間、或者在所述工序(c)與所述工序(d)之間，可以進一步包括向所述鰭式半導體區域的上部導入結晶抑制元素，例如鍺、氬、氟或氮等的工序。這樣一來，就能夠可靠地對鰭式半導體區域上部的第一雜質區域的至少一部分進行非晶化。應予說明，作為結晶抑制元素， 可以導入導電型與所述延伸區域相反的雜質，例如砷等。本發明所涉及的第二半導體裝置的制造方法包括在襯底上形成鰭式半導體區域的工序(a)；跨越所述鰭式半導體區域形成柵電極的工序(b)；向所述鰭式半導體區域的上部和兩側部導入第一導電型雜質，由此在所述鰭式半導體區域的上部形成第一雜質區域并在所述鰭式半導體區域的兩側部形成第二雜質區域的工序(C)；以及對已導入所述第一雜質區域和所述第二雜質區域的所述所述第一導電型雜質進行電激活的工序(d)。在所述工序(b)之后，還包括進一步向所述鰭式半導體區域的上部導入導電型與所述第一導電型雜質相反的第二導電型雜質的工序。根據本發明所涉及的第二半導體裝置的制造方法，能夠可靠地制造上述本發明所涉及的半導體裝置，因此能夠得到上述本發明的效果。特別是，在鰭式雙柵極FET中，溝道只是有效地形成在鰭式半導體區域的側部，因此，如本發明所述，使作為延伸區域形成在鰭式半導體區域側部的雜質區域的電阻率盡可能小于形成在鰭式半導體區域上部的雜質區域的電阻率是非常重要的。應予說明，在本發明所涉及的第二半導體裝置的制造方法中，向所述鰭式半導體區域的上部導入所述第二導電型雜質的工序可以在利用熱處理對所述第一導電型雜質進行電激活的工序(d)之后進行。在本發明所涉及的第二半導體裝置的制造方法中，在導入所述第一導電型雜質時以及導入所述第二導電型雜質時，可以利用所述柵電極作為掩膜。在本發明所涉及的第二半導體裝置的制造方法中，可以利用熱處理對所述第一導電型雜質進行電激活。在本發明所涉及的第一或第二半導體裝置的制造方法中，還可以包括在所述襯底上形成絕緣層的工序，并在所述絕緣層上形成所述鰭式半導體區域。在本發明所涉及的第一或第二半導體裝置的制造方法中，所述鰭式半導體區域的側面可以垂直于所述鰭式半導體區域的上表面。本發明所涉及的第三半導體裝置的制造方法包括在襯底上形成鰭式半導體區域的工序、跨越所述鰭式半導體區域形成柵電極的工序、在與所述柵電極相鄰的區域的所述鰭式半導體區域的兩側部形成延伸區域的工序、以及在與所述柵電極相鄰的區域的所述鰭式半導體區域的上部形成具有比所述延伸區域高的電阻率的電阻區域的工序。在本發明所涉及的第三半導體裝置的制造方法中，還可以包括在所述鰭式半導體區域上形成柵極絕緣膜，使所述柵極絕緣膜位于所述柵電極和所述鰭式半導體區域之間的工序。在本發明所涉及的第三半導體裝置的制造方法中，還可以包括形成覆蓋所述柵電極側面的絕緣性側壁間隔膜的工序，并且所述電阻區域位于所述絕緣性側壁間隔膜的下表在本發明所涉及的第三半導體裝置的制造方法中，所述電阻區域可以實質上形成在除位于所述柵電極下方的部分以外的所述鰭式半導體區域的所述上部。在本發明所涉及的第三半導體裝置的制造方法中，所述電阻區域可以形成在從所述柵電極沿側向延伸的所述鰭式半導體區域的所述上部。在本發明所涉及的第三半導體裝置的制造方法中，所述電阻區域可以實質上形成在從所述柵電極沿側向延伸的所述鰭式半導體區域的所述上部。在本發明所涉及的第三半導體裝置的制造方法中，所述電阻區域可以具有非晶區域。此處，所述非晶區域可以含有結晶抑制元素，例如鍺、氬、氟或氮等。-發明的效果-
根據本發明，能夠得到成為延伸區域的鰭式半導體區域側部的電阻率小于鰭式半導體區域上部的電阻率的半導體裝置，換言之，能夠得到在鰭式半導體區域側部具備低電阻的延伸區域的半導體裝置，因此能夠防止鰭式雙柵極FET等三維元件中的特性惡化。


圖1(a) 圖1(e)是表示本發明的第一實施方式所涉及的半導體裝置的結構的圖，具體而言是表示具有鰭式FET的半導體裝置的結構的圖，圖1(a)是俯視圖，圖1(b)是圖1 (a)中A-A線的剖視圖，圖1 (c)是圖1 (a)中B-B線的剖視圖，圖1 (d)是圖1 (a)中C-C 線的剖視圖，圖1(e)是圖1(a)中D-D線的剖視圖。圖2(a) 圖2(d)是按工序順序表示本發明的第一實施方式所涉及的半導體裝置的制造方法的剖視圖。圖3(a) 圖3(c)是表示在本發明的第一實施方式所涉及的半導體裝置的制造方法中，延伸形成區域在延伸注入前、剛進行完延伸注入后、以及雜質活化熱處理后(元件完成狀態)的各時刻下的剖面結構的圖。圖4是表示將本發明的第一實施方式所涉及的半導體裝置的鰭式半導體區域側面沿著與鰭式半導體區域上表面相同的平面(假想平面)展開，當柵極導通時流過的電流的示意圖。圖5是在本發明的第一實施方式所涉及的半導體裝置的制造方法中剛利用延伸注入向鰭式半導體區域注入雜質之后的透射電子顯微鏡(TEM)照片。圖6(a)是剛對相當于鰭式半導體區域上部的平坦半導體襯底表面部進行完等離子體摻雜后的TEM照片，圖6 (b)是進行了所述等離子體摻雜后在925°C下進行尖峰RTA熱處理之后的TEM照片，圖6 (c)是進行了所述等離子體摻雜后在1000 V下進行尖峰RTA熱處理之后的TEM照片。圖7是表示已進行了 60秒采用IH6和He的混合氣體的等離子體摻雜時偏置電壓與非晶區域厚度的關系的圖。圖8是表示尖峰RTA溫度與非晶硅回復成結晶硅的厚度的關系的圖。圖9是示意性地表示使用本發明的第一實施方式所涉及的半導體裝置的制造方法所得到的半導體元件的具體結構之一例的立體圖。圖10是示意性地表示使用本發明的第一實施方式所涉及的半導體裝置的制造方法所得到的半導體元件的具體結構之另一例的立體圖。圖11 (a)和圖11 (b)是按工序順序表示本發明的第二實施方式所涉及的半導體裝置的制造方法的剖視圖。圖12(a)和圖12(b)是按工序順序表示本發明的第三實施方式所涉及的半導體裝置的制造方法的剖視圖。圖13(a) 圖13(e)是表示現有的鰭式三柵極FET的結構的圖，圖13(a)是俯視圖，圖13(b)是圖13(a)中A-A線的剖視圖，圖13(c)是圖13(a)中B-B線的剖視圖，圖 13(d)是圖13(a)中C-C線的剖視圖，圖13(e)是圖13(a)中D-D線的剖視圖。圖14是現有的鰭式雙柵極FET的剖視圖。圖15(a)是表示采用離子注入法進行延伸注入的情況的剖視圖，圖15(b)是表示采用等離子體摻雜法進行延伸注入的情況的剖視圖。圖16(a)和圖16(b)是用于說明將等離子體摻雜法用于現有的鰭式雙柵極FET的延伸注入時的問題的圖。圖17是表示在已產生了圖16(b)所示的問題的鰭式半導體區域上隔著柵極絕緣膜形成柵電極的情況的立體圖。-符號說明_
11支撐襯底
12絕緣層
13(13a --13d)鰭式半導體區域
14 (14a --14d)柵極絕緣膜
15柵電極
15A多晶硅膜
16絕緣性側壁間隔膜
17延伸區域
18P型雜質區域
19鍺離子
20P型雜質區域
21砷離子
27源極/漏極區域
27a雜質區域
27b雜質區域
37電阻區域
61鰭式半導體區域
62柵極絕緣膜
63柵電極
64電阻區域
64a非晶區域
64b雜質區域
65延伸區域
具體實施例方式(第一實施方式)以下，參照附圖對本發明的第一實施方式所涉及的半導體裝置及其制造方法進行說明。圖1(a) 圖1(e)是表示本實施方式所涉及的半導體裝置的圖，具體而言，是表示具有鰭式FET的半導體裝置的結構的圖，圖1 (a)是俯視圖，圖1 (b)是圖1 (a)中A-A線的剖視圖，圖1(c)是圖1(a)中B-B線的剖視圖，圖1(d)是圖1(a)中C-C線的剖視圖，圖1 (e) 是圖1(a)中D-D線的剖視圖。如圖1(a) 圖1(e)所示，本實施方式的鰭式FET包括由例如硅形成的支撐襯底11、在支撐襯底11上形成的由例如氧化硅形成的絕緣層12、在絕緣層12上形成的鰭式半導體區域13a 13d、在鰭式半導體區域13a 13d上隔著由例如氮氧化硅膜形成的柵極絕緣膜1 14d而形成的柵電極15、形成在柵電極15的側面的絕緣性側壁間隔膜16、延伸區域17以及源極/漏極區域27，該延伸區域17形成在鰭式半導體區域13a 13d的夾著柵電極15的兩側區域，該源極/漏極區域27形成在鰭式半導體區域13a 13d的夾著柵電極15和絕緣性側壁間隔膜16的兩側區域。柵電極15形成為沿柵極寬度方向跨越鰭式半導體區域13a 13d。口袋區域的說明和圖示省略。在本實施方式中，各鰭式半導體區域13a 13d在柵極寬度方向上的寬度a為例如22nm左右，在柵極長度方向上的寬度b為例如350nm左右，高度(厚度)c為例如65nm 左右，各鰭式半導體區域13a 13d配置成在絕緣層12上以間距d (例如44nm左右)沿柵極寬度方向排列。鰭式半導體區域13a 13d的上表面與側面可以相互垂直，也可以不相
互垂直。本發明的特征如下延伸區域17僅形成在由絕緣性側壁間隔膜16覆蓋的區域 (即與柵電極15相鄰的區域)的鰭式半導體區域13a 13d的側部，而在由絕緣性側壁間隔膜16覆蓋的區域的鰭式半導體區域13a 13d的上部形成有具有比延伸區域17高的電阻率的電阻區域37。在本實施方式中，電阻區域37的至少一部分是已非晶化的雜質區域。 即，本實施方式的半導體裝置是具備鰭式雙柵極FET的半導體裝置。應予說明，在本實施方式中，源極/漏極區域27由雜質區域27a和27b構成，雜質區域27a和27b分別形成在從柵電極15看過去絕緣性側壁間隔膜16外側的鰭式半導體區域13a 13d的上部和側部。但是，與延伸區域17相同，也可以通過在鰭式半導體區域 13a 13d的上部設置電阻區域，從而僅在鰭式半導體區域13a 13d的側部設置源極/漏極區域27。根據以上所說明的本實施方式，由于流經延伸區域17的電流只流過鰭式半導體區域13a 13d的兩側部，換言之，該電流不會流過鰭式半導體區域13a 13d的上部，所以即使在鰭式半導體區域13a 13d中的由柵電極15覆蓋的溝道形成區域，也能夠讓電流均勻地流過該鰭式半導體區域13a 13d的側部。即，由于導通時流過的電流會在成為溝道的鰭式半導體區域13a 13d的側部均勻地流動，所以能夠在鰭式雙柵極FET中獲得所需的晶體管特性。特別是，鰭式半導體區域13a 13d側面的高度大于鰭式半導體區域 13a 13d上表面在柵極寬度方向上的寬度，因此與現有技術相比，能夠顯著發揮上述本實施方式的效果。上述本實施方式的效果無需采用像現有的鰭式雙柵極FET那樣在鰭式半導體區域的上表面與柵電極之間設置有硬掩膜的結構即可得到。因此，能夠采用沒有硬掩膜的結構，得到大幅提高細微化的顯著效果，并且還可以得到能夠簡化工序并大幅提高生產量的顯著效果。根據本發明，通過先在鰭式半導體區域13a 13d的上部形成電阻區域37，能夠讓鰭式半導體區域13a 13d上部角的電特性穩定。因此，即使鰭式半導體區域13a 13d上部角的剝落量增大也能防止晶體管特性惡化，換言之，即使在鞍馬狀柵極絕緣膜Ha 14d 的內壁角和柵極絕緣膜14a 14d外側(即柵電極15的外側)的鰭式半導體區域13a 13d的上部角之間產生了意料之外的縫隙，也能防止晶體管特性的惡化。
以下，參照附圖對本發明的第一實施方式所涉及的半導體裝置的制造方法進行說明。圖2(a) 圖2(d)是按工序順序表示本實施方式所涉及的半導體裝置的制造方法的剖視圖。應予說明，圖2(a) 圖2(d)對應于圖1(a)中D-D線的剖面結構。首先，如圖2(a)所示，準備絕緣體上半導體Semiconductor on Insulator, SOI) 襯底，該SOI襯底在支撐襯底11上隔著絕緣層12設置有半導體層。該支撐襯底11由例如硅形成，厚度為775 μ m;該絕緣層12由例如氧化硅形成，厚度為150nm ；該半導體層由例如硅形成，厚度為65nm。然后，對該半導體層進行圖案化，形成成為活性區域的η型鰭式半導體區域13b。此處，鰭式半導體區域1 在柵極寬度方向上的寬度a為例如22nm左右，在柵極長度方向上的寬度b為例如350nm左右，高度(厚度)c為例如65nm左右。該鰭式半導體區域1 配置成與相鄰的其它鰭式半導體區域以間距d(例如44nm左右)排列。在本實施方式中，對鰭式半導體區域1 進行圖案化，以使其側面垂直于上表面。接著，如圖2 (b)所示，形成由例如氧化鉿形成的厚度2nm的柵極絕緣膜14，該柵極絕緣膜14覆蓋鰭式半導體區域13b的上表面和側面，然后在支撐襯底11的整個面上形成例如厚度20nm的多晶硅膜15A。然后，如圖2 (c)所示，在多晶硅膜15A上形成利用例如雙重圖案化(doub 1 e patterning)技術覆蓋柵電極形成區域的抗蝕圖案(圖示省略)，然后將該抗蝕圖案作為掩膜，對多晶硅膜15A進行蝕刻，在鰭式半導體區域1 上形成柵電極15，之后將所述抗蝕圖案除去。此時，也對柵極絕緣膜14進行蝕刻，在柵電極15的下側殘留柵極絕緣膜14b。應予說明，在鰭式半導體區域13b的上表面，柵電極15在柵極長度方向上的長度為例如38nm 左右。而且，柵電極15形成為沿柵極寬度方向跨越鰭式半導體區域13b (參照圖1(b))。然后，將柵電極15作為掩膜，采用等離子體摻雜法向鰭式半導體區域13b的上部和側部導入P型雜質(例如硼)。此時，對等離子體摻雜條件例如偏置電壓進行設定，以使形成在鰭式半導體區域1 上部的非晶區域的厚度大于形成在鰭式半導體區域1 兩側部的非晶區域的厚度。這樣一來，如圖2(c)所示，在鰭式半導體區域13b的兩側部形成成為延伸區域17的ρ型雜質區域，并在鰭式半導體區域13b的上部形成有具有比延伸區域17 高的電阻率的電阻區域37。應予說明，在本實施方式中，通過將用于形成延伸區域17的等離子體摻雜時的壓力設定在0. 6 以下，能夠讓鰭式半導體區域1 側部的注入摻雜量在鰭式半導體區域1 上部的注入摻雜量的80%以上。具體的等離子體摻雜條件是例如，原料氣體為用He(氦) 稀釋的IH6( 二硼烷)、原料氣體中的IH6濃度為0. 5質量％、原料氣體的總流量為IOOcm3/ 分(標準狀態)、反應室(chamber)內壓力為0. 351 、源電力(source power)(用于生成等離子體的高頻電力)為500W、偏置電壓(Vpp)為430V、等離子體摻雜時間為60秒。接著，雖圖示省略，將柵電極15作為掩膜，向鰭式半導體區域1 離子注入雜質， 形成η型口袋區域。然后，如圖2(d)所示，在支撐襯底11的整個面上形成例如厚度25nm的絕緣膜，然后采用各向異性干蝕刻(anisotropic dry etching)對該絕緣膜進行回蝕(etch back)，從而在柵電極15的側面上形成絕緣性側壁間隔膜16。然后，將柵電極15和絕緣性側壁間隔膜16作為掩膜，采用等離子體摻雜法向鰭式半導體區域13b的上部和側部導入ρ型雜質(例如硼)。這樣一來，如圖2(d)所示，在絕緣性側壁間隔膜16外側的鰭式半導體區域1 上部形成成為源極/漏極區域27的一部分的 P型雜質區域27a，并且在絕緣性側壁間隔膜16外側的鰭式半導體區域1 側部形成成為源極/漏極區域27的一部分的ρ型雜質區域27b。應予說明，在本實施方式中，通過將用于形成源極/漏極區域27的等離子體摻雜時的壓力設定在0. 6Pa以下(摻雜時間為例如60秒)，能夠讓鰭式半導體區域1 側部的注入摻雜量在鰭式半導體區域Hb上部的注入摻雜量的80%以上。接著，為了利用熱處理對已導入延伸區域17和源極/漏極區域27的雜質進行電激活，在1000°c左右的溫度下實施例如尖峰RTA法。此時，對熱處理溫度和熱處理時間進行設定，以使鰭式半導體區域1 側部(即延伸區域17)的非晶區域結晶回復并讓鰭式半導體區域1 上部(即電阻區域37)的非晶區域的至少一部分維持非晶化狀態。這樣一來， 就能夠在完成狀態下的半導體裝置中，使延伸區域17的電阻率小于電阻區域37的電阻率， 從而能夠獲得所需的晶體管特性。應予說明，作為具體的熱處理方法，由于在采用尖峰RTA 或毫秒退火處理的情況下幾乎沒有調整熱處理時間的余地，因此實質上由熱處理溫度的設定來決定熱預算。S卩，本實施方式的制造方法的特征是(1)形成在鰭式半導體區域1 側部的延伸區域17的注入摻雜量與形成在鰭式半導體區域1 上部的電阻區域37的注入摻雜量相比，延伸區域17的注入摻雜設定成在電阻區域37的注入摻雜量的80%以上；(2)在剛進行完延伸注入之后，形成在鰭式半導體區域1 上部的電阻區域37的非晶區域的厚度大于形成在鰭式半導體區域1 側部的延伸區域17的非晶區域的厚度 (參照圖3(b))；(3)在雜質活化熱處理后，形成在鰭式半導體區域1 側部的延伸區域17的非晶區域結晶回復，而形成在鰭式半導體區域1 上部的電阻區域37的非晶區域的一部分(表面部)保持非晶化狀態(參照圖3(c))。此處，圖3(a) 圖3(c)表示在延伸注入前、剛進行完延伸注入后、以及雜質活化熱處理后(元件完成狀態)的各時刻下的延伸形成區域的剖面結構。應予說明，在圖 3(a) 圖3(c)中，a-Si表示非晶區域，C-Si表示結晶區域。另外，在圖3(a) 圖3(c)中， 用同一符號來表示與圖1(a) 圖1(e)所示的半導體裝置相同的構成要素。根據以上說明的本實施方式的特征，由于能夠將鰭式半導體區域側部的延伸區域的電阻率設定成小于鰭式半導體區域上部的電阻率，所以即使在只將鰭式半導體區域側部作為溝道的鰭式雙柵極FET中也能獲得所需的晶體管特性。具體而言，在讓具有如本實施方式所示的延伸結構的鰭式雙柵極FET工作的情況下，柵極導通時流動的電流主要流過鰭式半導體區域13側部的延伸區域17，而該延伸區域17的電阻率小于鰭式半導體區域13上部的電阻區域37。因此，流經鰭式半導體區域13側部的延伸區域17的電流會流過形成在鰭式半導體區域13側部的溝道，所以電流就能流暢地流動。結果，流過形成在鰭式半導體區域13側部中比較靠上側的部分的溝道的電流與流過形成在鰭式半導體區域13側部中比較靠下側的部分的溝道的電流大小大致相等。這樣一來，就能夠獲得所需的晶體管特性。圖4示意性地表示將本實施方式的半導體裝置的鰭式半導體區域側面沿著與鰭式半導體區域上表面相同的平面(假想平面)展開，當柵極導通時流動的電流(圖中的箭頭)。如圖4所示，在本實施方式的半導體裝置中，由于在鰭式半導體區域13上部存在電阻區域37，所以即使在柵極導通時鰭式半導體區域13上部也不會起到溝道的作用。應予說明，在圖4中，用同一符號來表示與圖1(a) 圖1(e)所示的半導體裝置相同的構成要素。另外，在本實施方式中，形成在鰭式半導體區域13側部的延伸區域17的注入摻雜量如果在形成在鰭式半導體區域13上部的電阻區域37的注入摻雜量的80% (更優選 90%)左右以上，則與現有技術相比就能夠顯著改善晶體管特性。其理由如下。S卩，在本實施方式中，即使在雜質活化熱處理后也讓形成在鰭式半導體區域13上部的非晶區域的至少一部分保持著非晶化狀態，由此使鰭式半導體區域13上部(即電阻區域37)的電阻率增大。此處，優選盡量讓鰭式半導體區域13的上部和側部的注入摻雜量本身相等，更優選鰭式半導體區域13側部的注入摻雜量大于鰭式半導體區域13上部的注入摻雜量，這樣便能夠減小由于在熱處理后殘留非晶區域而必須增大的鰭式半導體區域13上部的電阻的比例。這樣一來，與現有技術相比就能夠顯著且容易地改善晶體管特性。在本實施方式中，從柵電極15看過去在絕緣性側壁間隔膜16外側的鰭式半導體區域13的上部和側部形成有源極/漏極區域27 (雜質區域27a和27b)。但是取而代之， 與延伸區域17相同，通過在鰭式半導體區域13上部設置電阻區域，可以只在鰭式半導體區域13的側部設置源極/漏極區域27。在此情況下，如果作為源極/漏極區域27而形成在鰭式半導體區域13側部的雜質區域的注入摻雜量在作為電阻區域而形成在鰭式半導體區域13上部的雜質區域的注入摻雜量的80% (更優選90%)左右以上，則如上所述與現有技術相比就能夠顯著且容易地改善晶體管特性。在本實施方式中，在形成延伸區域17和源極/漏極區域27時采用了等離子體摻雜法，但取而代之也可以采用離子注入法。在采用離子注入法的情況下，雖然很難讓鰭式半導體區域側部的注入摻雜量小于鰭式半導體區域上部的注入摻雜量，但通過調節離子注入條件，能夠使形成在鰭式半導體區域上部的非晶區域的厚度大于形成在鰭式半導體區域側部的非晶區域的厚度，從而得到與本實施方式同樣的效果。在本實施方式中，為了在鰭式半導體區域13側部形成延伸區域17，并在鰭式半導體區域13上部形成具有比延伸區域17高的電阻率的電阻區域37，對延伸注入條件和雜質活化熱處理條件這兩個條件都進行了調節，但取而代之，也可以只調節延伸注入條件和雜質活化熱處理條件中的任一條件。在本實施方式中，雖未采用像現有的鰭式雙柵極FET那樣在鰭式半導體區域的上表面和柵電極之間設置有硬掩膜的結構，但取而代之，也可以在鰭式半導體區域13的上表面和柵電極15(準確而言為柵極絕緣膜14)之間設置硬掩膜。[鰭式半導體區域中的非晶區域的形成和結晶回復]以下，對通過本實施方式的延伸注入在鰭式半導體區域中形成非晶區域、以及之后通過熱處理進行結晶回復的情況進行說明。圖5是剛通過本實施方式的延伸注入(具體而言為等離子體摻雜)向鰭式半導體區域(圖中鰭Si)注入雜質之后的TEM(透射電子顯微鏡)照片。如圖5所示，鰭式半導體區域上部的非晶區域(圖中a-Si)的厚度大于鰭式半導體區域側部的非晶區域的厚度。此處，非晶區域的厚度由離子侵入半導體區域(硅區域)中的深度，即注入能量(就等離子體摻雜條件的參數而言為偏置電壓)來決定。由于離子以近似垂直于襯底主表面的角度入射，因此在鰭式半導體區域上表面離子以大角度(基本為90度士 5度左右)入射，而在鰭式半導體區域側面離子以極小的角度(5度左右以下)入射。由于在鰭式半導體區域上表面離子以大角度入射，因此如果讓分別入射到鰭式半導體區域的上表面和側面的離子的注入能量相同，則該入射離子侵入到鰭式半導體區域上部較深的位置并對硅結晶造損傷，結果會形成較厚的非晶區域。與之相對，由于在鰭式半導體區域側面離子以極小的角度入射，所以該入射離子只能侵入到鰭式半導體區域側部較淺的位置，從而只對該較淺位置的硅結晶造成損傷，因此只形成極薄的非晶區域。而且，鰭式半導體區域上部的非晶區域的厚度隨著注入能量設定值的增大而增大，而鰭式半導體區域側部的非晶區域的厚度即使在注入能量增大的情況下與鰭式半導體區域上部的非晶區域的厚度相比也只會略微增加。應予說明， 嚴格來說，雖然可以認為入射離子在鰭式半導體區域側部的侵入距離伴隨著注入能量的增大而增大，但由于上述極小的離子入射角度的影響，注入能量對鰭式半導體區域側部的非晶區域厚度的影響實質上可以忽略不計。接著，對如上所述的結晶回復工序進行說明，該結晶回復工序利用等離子體摻雜對在鰭式半導體區域上部形成得較厚、在鰭式半導體區域側部形成得較薄的非晶區域進行熱處理，從而進行結晶回復。圖6(a)是剛對相當于鰭式半導體區域上部的平坦半導體襯底表面部進行完等離子體摻雜后的TEM照片。圖6(b)是進行了所述等離子體摻雜后在925°C下進行尖峰RTA熱處理之后的TEM照片。圖6(c)是進行了所述等離子體摻雜后在1000°C下進行尖峰RTA熱處理之后的TEM照片。應予說明，在圖6(a) 圖6(c)中，a_Si表示非晶區域，c_Si表示結晶區域。如圖6(a) 圖6(c)所示，如果像本實施方式那樣對利用等離子體摻雜形成的非晶區域進行熱處理，則從襯底內部朝著表面發生結晶回復。由此可知，通過調整等離子體摻雜條件和退火條件，能夠使半導體區域的較深部分的非晶區域結晶回復，并且保留半導體區域表面部的非晶區域。如以上說明所述，通過將分別表示在圖5和圖6(a) 圖6(c)中的兩個特征組合， 能夠得到在熱處理后鰭式半導體區域側部的非晶區域已結晶回復且鰭式半導體區域上部的非晶區域的至少表面部維持非晶化狀態的結構，這兩個特征即(1)在剛利用等離子體摻雜進行完雜質注入后，能夠在鰭式半導體區域上部形成較厚的非晶區域，并在鰭式半導體區域側部形成較薄的非晶區域；以及(2)在雜質活化熱處理中，能夠從半導體區域內部朝著表面進行結晶回復。換言之，通過調整等離子體摻雜條件和退火條件，能夠得到在熱處理后鰭式半導體區域側部的非晶區域已結晶回復且鰭式半導體區域上部的非晶區域的至少表面部維持非晶化狀態的結構。這樣一來，由于能夠減小鰭式半導體區域側部的電阻率并增大鰭式半導體區域上部的電阻率，因此能夠實現鰭式半導體區域側部的電阻率小于鰭式半導體區域上部的電阻率的本發明的鰭式雙柵極FET。[用來獲得本發明的效果的等離子體摻雜條件和退火條件]以下，在本實施方式中，對用于得到本發明的效果的具體的等離子體摻雜條件和退火條件進行說明。
圖7表示在已進行了 60秒采用IH6和He的混合氣體進行的等離子體摻雜時，偏置電壓(Vpp)與非晶區域(a-Si)厚度的關系。如圖7所示，當Vpp設定為50V時，從半導體區域(硅區域)的最表面到4nm左右深度的范圍變成非晶硅。即，在鰭式半導體區域上部形成厚度4nm左右的非晶區域。當Vpp設定為175V時，在鰭式半導體區域上部形成厚度 9nm左右的非晶區域，當Vpp設定為250V時，在鰭式半導體區域上部形成厚度12nm左右的非晶區域。此時，雖未圖示，鰭式半導體區域側部只形成非常薄的非晶區域。具體而言，雖然利用等離子體摻雜條件能夠稍微改變鰭式半導體區域側部的非晶區域的厚度，但是只能形成厚度2. 5nm左右以下的非晶區域。這是因為等離子體中的離子入射到襯底主表面的入射角(相對于襯底主表面的法線方向的傾斜角)近似于零(不等于零且不足5°左右的極小的角度)。即，離子在鰭式半導體區域上表面的入射角極小(如上所述不足5°左右)，而由于鰭式半導體區域側面相對于上表面旋轉90°，因此離子在鰭式半導體區域側面的入射角極大。結果，在鰭式半導體區域的上部離子注入到較深的位置，而在鰭式半導體區域的側部離子傾斜入射，因此離子只能注入到較淺的位置。這樣一來，在鰭式半導體區域的上部形成具有與Vpp的大小相對應的厚度的非晶區域，而在鰭式半導體區域的側部只形成幾乎不受Vpp大小影響的較薄的非晶區域。在本實施方式中，利用了這種現象。圖8表示尖峰RTA溫度與非晶硅回復成結晶硅的厚度(a-Si回復量)的關系。如圖8所示，在900°C下進行尖峰RTA時，從結晶硅和非晶硅的界面到硅區域表面側非晶硅只會回復成厚度2. 7nm左右的結晶硅。與此相對，在925°C下進行尖峰RTA時a_Si的回復量為8. 3nm左右，在975°C下進行尖峰RTA時a-Si的回復量為10. 8nm左右。根據圖7和圖8所示的特性，本發明人推導出了用來獲得本發明的效果的與等離子體摻雜時的Vpp和尖峰RTA的溫度有關的條件例，該條件例如下所示。-條件例1-在將Vpp設定在50V以上進行硼的等離子體摻雜、在900°C以下進行尖峰RTA熱處理對硼進行電激活的情況下，在剛進行完等離子體摻雜后在鰭式半導體區域的上部形成厚度4nm左右以上的非晶區域，在鰭式半導體區域的側部形成厚度2. 5nm左右以下的非晶區域。然后，利用熱處理讓厚度2. 7nm左右以下的非晶區域回復成結晶硅，因此鰭式半導體區域側部的非晶區域幾乎完全回復成結晶硅，而在鰭式半導體區域上部從最表面到1. 3nm左右以上的深度保留非晶區域。這就意味著鰭式半導體區域側部的電阻較低，鰭式半導體區域上部的電阻較高。這樣一來，通過將等離子體摻雜時的Vpp設定在50V以上，并在900°C 以下進行尖峰RTA熱處理，能夠實現適合于本發明的鰭式雙柵極FET的電阻分布。-條件例2-在將Vpp設定在175V以上進行硼的等離子體摻雜、在925°C以下進行尖峰RTA熱處理對硼進行電激活的情況下，在剛進行完等離子體摻雜后在鰭式半導體區域的上部形成厚度9nm左右以上的非晶區域，在鰭式半導體區域的側部形成厚度2. 5nm左右以下的非晶區域。然后，利用熱處理讓厚度8. 3nm左右以下的非晶區域回復成結晶硅，因此鰭式半導體區域側部的非晶區域幾乎完全回復成結晶硅，而在鰭式半導體區域上部從最表面到0. 7nm 左右以上的深度保留非晶區域。這就意味著鰭式半導體區域側部的電阻較低，鰭式半導體區域上部的電阻較高。這樣一來，通過將等離子體摻雜時的Vpp設定在175V以上，并在 925°C以下進行尖峰RTA熱處理，能夠實現適合于本發明的鰭式雙柵極FET的電阻分布。
-條件例3(更優選的條件例)-在將Vpp設定在250V以上進行硼的等離子體摻雜、在975°C以下進行尖峰RTA熱處理對硼進行電激活的情況下，在剛進行完等離子體摻雜后在鰭式半導體區域的上部形成厚度12nm左右以上的非晶區域，在鰭式半導體區域的側部形成厚度2. 5nm左右以下的非晶區域。然后，利用熱處理讓厚度10. Snm的非晶區域回復成結晶硅，因此鰭式半導體區域側部的非晶區域幾乎完全回復成結晶硅，而在鰭式半導體區域上部從最表面到1. 2nm左右以上的深度保留非晶區域。這就意味著鰭式半導體區域側部的電阻較低，鰭式半導體區域上部的電阻較高。這樣一來，通過將等離子體摻雜時的Vpp設定在250V以上，并在975°C以下進行尖峰RTA熱處理，能夠實現適合于本發明的鰭式雙柵極FET的電阻分布。而且，為了將硼的電激活率提高至實用范圍，如本條件例所述，優選盡量將尖峰RTA的溫度設定得較高 (優選至少在950°C以上)設定。這樣一來，不僅能夠實現適合于本發明的鰭式雙柵極FET 的電阻分布，還能夠實現具有實用水平的較低的表面電阻的延伸區域。[在第一實施方式中所得的半導體元件的具體結構]以下，對采用本實施方式的制造方法所得的半導體元件的具體結構之一例進行說明。-結構例1-圖9是示意性地表示利用本實施方式的制造方法所得到的半導體元件的具體結構之一例的立體圖。詳細而言，圖9所示的半導體元件表示跨越鰭式半導體區域隔著柵極絕緣膜形成有柵電極的元件的結構，該鰭式半導體區域在等離子體摻雜前具有大致呈直角的上部角。即，如圖9所示，跨越鰭式半導體區域61隔著柵極絕緣膜62形成有柵電極63， 該鰭式半導體區域61在上部具有電阻區域64并在側部具有延伸區域65。此處，電阻區域 64由上部的非晶區域6 和下部的雜質區域64b構成。圖中的a、b、c、d表示形成鞍馬狀的柵極絕緣膜62的內壁中源極側的角，a"、b"、c"、d"表示將角a、b、c、d平行移動到鰭式半導體區域61的源極側端面所得的角。應予說明，通常通過在延伸區域上形成側壁間隔膜來保護延伸注入后的延伸區域，因此“源極側端面”換言之即為由側壁間隔膜覆蓋的區域中離溝道最遠之處(在圖9中省略了側壁間隔膜的圖示)。另一方面，有時鰭式半導體區域61中未殘留側壁間隔膜材料的部分(即最終未形成有側壁間隔膜的部分)會受到為了在延伸注入后形成側壁間隔膜而進行的干式蝕刻的影響等，換言之，由于等離子體摻雜以外的主要因素使上部角剝落，因此不用作“源極側端面”。在圖9所示的半導體元件中，鰭式半導體區域61的高度為例如10 500nm，鰭式半導體區域61的寬度為例如10 500nm，鰭式半導體區域61彼此間的距離為20 500nm。 在將具有這種細微的鰭式半導體區域61的半導體元件適用于本發明的情況下所實現的半導體元件可具有以下特征角b"和電阻區域64(鰭上部)的距離G，即角c"與電阻區域 64(鰭上部)的距離G大于零且在IOnm以下的特征；以及延伸區域65 (鰭側部)的電阻率小于電阻區域64(鰭上部)的電阻率的特征。因此能夠得到本發明的效果。應予說明，如果用a、b、c、d表示鞍馬狀的柵極絕緣膜62的內壁中源極側的角，用 a’、b’、c’、d’表示與之對應的漏極側的角，則角b〃與電阻區域64(鰭上部)的距離G、或角c"與電阻區域64(鰭上部)的距離G表示含有四邊形a-a’-b’-b的平面、含有四邊形b-b’ -c’ -C的平面或含有四邊形c-c’ -d’ -d的平面與電阻區域64之間的距離的最大值， 該值反映出因等離子體摻雜而剝落的鰭式半導體區域61上部角的量。而且，角b"與電阻區域64(鰭上部)的距離即角c"與電阻區域64(鰭上部)的距離G大于零且在IOnm以下這一特征，通常等價于位于柵極絕緣膜62外側區域的鰭式半導體區域61上部角的曲率半徑(即等離子體摻雜后的曲率半徑)r’大于位于柵極絕緣膜62下側區域的鰭式半導體區域61上部角的曲率半徑(即等離子體摻雜前的曲率半徑)r且在2r以下的特征。-結構例2-圖10是示意性地表示利用本實施方式的制造方法所得到的半導體元件的具體結構之另一例的立體圖。詳細而言，圖10所示的半導體元件表示在形成柵極絕緣膜之前先形成鰭式半導體區域，以使上部角具有一定程度的曲率半徑，再跨越該鰭式半導體區域隔著柵極絕緣膜形成柵電極的元件的結構。應予說明，在圖10中，用同一符號來表示與圖9所示的結構相同的構成要素，省略了重復說明。即使在將本發明用于具有圖10所示的鰭式半導體區域61的半導體元件的情況下，所實現的半導體元件也可具有以下特征角b"與電阻區域64(鰭上部)的距離G，即角 c"與電阻區域64(鰭上部)的距離G大于零且在IOnm以下的特征；以及延伸區域65 (鰭側部)的電阻率小于電阻區域64(鰭上部)的電阻率的特征的半導體元件。因此能夠得到本發明的效果。(第二實施方式)以下，參照附圖對本發明的第二實施方式所涉及的半導體裝置及其制造方法進行說明。本實施方式與第一實施方式不同之處在于，設置在鰭式半導體區域13上部的電阻區域37 (準確而言是非晶區域)含有結晶抑制元素，例如鍺。即，在本實施方式中，與第一實施方式相同，例如將等離子體摻雜時的壓力設定在 0. 6Pa以下，向鰭式半導體區域13的上部和側部導入ρ型雜質(例如硼)，除此之外，作為本實施方式的特征，采用離子注入法從垂直于襯底主表面的方向，向鰭式半導體區域13的上部注入鍺離子。這樣一來，就能夠一邊抑制鰭式半導體區域13上部角(鰭角部)的剝落量，一邊使鰭式半導體區域13側部(延伸區域17)的電阻率小于鰭式半導體區域13上部 (電阻區域37)的電阻率。圖11 (a)和圖11 (b)是按工序順序表示本實施方式所涉及的半導體裝置的制造方法的剖視圖。應予說明，圖11(a)和圖11(b)對應于圖1(a)中D-D線的剖面結構。在本實施方式中，首先進行與第一實施方式的圖2(a)所示的工序相同的工序。具體而言，準備SOI襯底，該SOI襯底在由例如硅形成的厚度775 μ m的支撐襯底11上隔著由例如氧化硅形成的厚度150nm的絕緣層12設置由例如由硅形成的厚度65nm的半導體層。 然后，對該半導體層進行圖案化，形成成為活性區域的η型鰭式半導體區域13b。然后，進行與第一實施方式的圖2(b)所示的工序相同的工序。具體而言，形成由例如氧化鉿形成的厚度2nm的柵極絕緣膜14，該柵極絕緣膜14覆蓋鰭式半導體區域1 的上表面和側面，然后在支撐襯底11的整個面上形成例如厚度20nm的多晶硅膜15A。接著，如圖11(a)所示，在多晶硅膜15A上形成利用例如雙重圖案化技術覆蓋柵電極形成區域的抗蝕圖案(圖示省略)，然后將該抗蝕圖案作為掩膜，對多晶硅膜15A進行蝕刻，在鰭式半導體區域1 上形成柵電極15，之后將所述抗蝕圖案除去。此時，也對柵極絕緣膜14進行蝕刻，在柵電極15的下側殘留柵極絕緣膜14b。然后，將柵電極15作為掩膜，采用等離子體摻雜法向鰭式半導體區域13b的上部和側部導入P型雜質(例如硼)。這樣一來，如圖11(a)所示，在鰭式半導體區域13b的兩側部形成成為延伸區域17的ρ型雜質區域，并在鰭式半導體區域13b的上部形成ρ型雜質區域18。在本實施方式中，如上所述，通過采用將等離子體摻雜時的壓力設定在0.6Pa以下的等離子體摻雜條件，能夠讓鰭式半導體區域1 側部的注入摻雜量在鰭式半導體區域1 上部的注入摻雜量的80%以上。具體的等離子體摻雜條件是例如，原料氣體為用 He (氦)稀釋的B2H6( 二硼烷)、原料氣體中的IH6濃度為0. 5質量％、原料氣體的總流量為IOOcm3/分(標準狀態)、反應室內壓力為0.35Pa、源電力(用于生成等離子體的高頻電力)為500W、偏置電壓(Vpp)為250V、等離子體摻雜時間為60秒。然后，如圖11(b)所示，將柵電極15作為掩膜，采用離子注入法從垂直于襯底主表面的方向，向鰭式半導體區域13b。此時，由于鍺離子19具有直線前進性，因此如果讓鍺離子19垂直于襯底主表面入射，則鍺離子19只會照射到鰭式半導體區域1 的上表面，結果只有鰭式半導體區域13b的上部(即ρ型雜質區域18)被非晶化形成電阻區域37。具體的離子注入條件如下例如，離子物種為鍺、離子的入射角度為垂直于襯底主表面的角度、摻雜量為2X 14cm 2左右、注入深度大于上述延伸注入中注入鰭式半導體區域 13b上部的硼的注入深度。這樣一來，能夠在鰭式半導體區域1 的上部形成較厚的非晶區域，并且在之后的雜質活化熱處理中難以在該非晶區域發生結晶回復。結果，由于能夠使鰭式半導體區域1 側部(延伸區域17)的電阻率小于鰭式半導體區域1 上部(電阻區域 37)的電阻率，因此與現有技術相比能夠顯著改善晶體管特性。接著，雖圖示省略，將柵電極15作為掩膜，向鰭式半導體區域1 離子注入雜質， 形成η型口袋區域。然后，進行與第一實施方式的圖2(d)所示的工序相同的工序。具體而言，在柵電極15的側面上形成絕緣性側壁間隔膜16，然后在絕緣性側壁間隔膜16外側的鰭式半導體區域13b的上部和側部分別形成構成源極/漏極區域27的ρ型雜質區域27a和27b。接著，為了利用熱處理對已導入延伸區域17和源極/漏極區域27的雜質進行電激活，在1000°c左右的溫度下實施例如尖峰RTA法。此時，對熱處理溫度和熱處理時間進行設定，以使鰭式半導體區域1 側部(即延伸區域17)的非晶區域結晶回復并讓鰭式半導體區域1 上部(即電阻區域37)的非晶區域的至少一部分維持非晶化狀態。這樣一來， 就能夠在完成狀態的半導體裝置中，使延伸區域17的電阻率小于電阻區域37的電阻率，從而能夠獲得所需的晶體管特性。應予說明，作為具體的熱處理方法，由于在采用尖峰RTA或毫秒退火處理的情況下幾乎沒有調整熱處理時間的余地，因此實質上由熱處理溫度的設定來決定熱預算。根據以上所說明的本實施方式，除了與第一實施方式同樣的效果之外還能得到以下效果。即，由于向設置在鰭式半導體區域13上部的電阻區域37中導入結晶抑制元素(例如鍺)，所以用于使電阻區域37的電阻率大于延伸區域17的電阻率的工藝窗口(process window)(等離子體摻雜條件或雜質活化熱處理條件等中的余量(margin))增大，換言之，用于讓比電阻區域37中更厚的非晶區域殘留的工藝窗口增大。因此，能夠更可靠且容易地形成所需的電阻區域37。應予說明，在本實施方式中，在柵電極15的形成工序與絕緣性側壁間隔膜16的形成工序之間，先進行延伸注入再進行結晶抑制元素注入，取而代之也可以先進行結晶抑制元素注入再進行延伸注入。在本實施方式中，導入了鍺作為結晶抑制元素，取而代之也可以導入氬、氟或氮等，或者還可以導入導電型與延伸區域17相反的雜質，例如砷等。(第三實施方式)以下，參照附圖對本發明的第三實施方式所涉及的半導體裝置及其制造方法進行說明。本實施方式與第一實施方式不同之處在于，設置在鰭式半導體區域13上部的電阻區域37 (準確而言是非晶區域)含有導電型與ρ型延伸區域17相反(即η型)的雜質， 例如含有砷。S卩，在本實施方式中，與第一實施方式相同，例如將等離子體摻雜時的壓力設定在 0. 6Pa以下，向鰭式半導體區域13的上部和側部導入ρ型雜質(例如硼)，除此之外，作為本實施方式的特征，采用離子注入法從垂直于襯底主表面的方向，向鰭式半導體區域13的上部。這樣一來，就能夠一邊抑制鰭式半導體區域13上部角(鰭角部)的剝落量，一邊使鰭式半導體區域13側部(延伸區域17)的電阻率小于鰭式半導體區域13上部(電阻區域 37)的電阻率。圖12(a)和圖12(b)是按工序順序表示本實施方式所涉及的半導體裝置的制造方法的剖視圖。應予說明，圖12(a)和圖12(b)對應于圖1(a)中D-D線的剖面結構。在本實施方式中，首先進行與第一實施方式的圖2(a)所示的工序相同的工序。具體而言，準備SOI襯底，該SOI襯底在由例如硅形成的厚度775 μ m的支撐襯底11上隔著由例如氧化硅形成的厚度150nm的絕緣層12設置由例如由硅形成的厚度65nm的半導體層。 然后，對該半導體層進行圖案化，形成成為活性區域的η型鰭式半導體區域13b。然后，進行與第一實施方式的圖2(b)所示的工序相同的工序。具體而言，形成由例如氧化鉿形成的厚度2nm的柵極絕緣膜14，該柵極絕緣膜14覆蓋鰭式半導體區域1 的上表面和側面，然后在支撐襯底11的整個面上形成例如厚度20nm的多晶硅膜15A。接著，如圖12(a)所示，在多晶硅膜15A上形成利用例如雙重圖案化技術覆蓋柵電極形成區域的抗蝕圖案(圖示省略)，然后將該抗蝕圖案作為掩膜，對多晶硅膜15A進行蝕刻，在鰭式半導體區域1 上形成柵電極15，之后將所述抗蝕圖案除去。此時，也對柵極絕緣膜14進行蝕刻，在柵電極15的下側殘留柵極絕緣膜14b。然后，將柵電極15作為掩膜，采用等離子體摻雜法向鰭式半導體區域13b的上部和側部導入P型雜質(例如硼)。這樣一來，如圖12(a)所示，在鰭式半導體區域13b的兩側部形成成為延伸區域17的ρ型雜質區域，并在鰭式半導體區域1 的上部形成ρ型雜質區域20。在本實施方式中，如上所述，通過采用將等離子體摻雜時的壓力設定在0.6Pa以下的等離子體摻雜條件，能夠讓鰭式半導體區域1 側部的注入摻雜量在鰭式半導體區域 13b上部的注入摻雜量的80%以上。
在本實施方式中，通過使等離子體摻雜時的偏置電壓(Vpp)比第一實施方式的偏置電壓低(例如250V)，與第一實施方式相比，減小了形成在鰭式半導體區域1 上部(即 P型雜質區域20)的非晶區域的厚度。這樣一來，在本實施方式中，在之后的雜質活化熱處理后，不僅鰭式半導體區域1 側部(延伸區域17)的非晶區域，連鰭式半導體區域1 上部(即P型雜質區域20)的非晶區域也會發生結晶回復。具體的等離子體摻雜條件是例如，原料氣體為用He (氦)稀釋的IH6 ( 二硼烷)、 原料氣體中的IH6濃度為0. 5質量％、原料氣體的總流量為IOOcm3/分(標準狀態)、反應室內壓力為0.35Pa、源電力(用于生成等離子體的高頻電力)為500W、偏置電壓(Vpp)為 250V、等離子體摻雜時間為60秒。然后，如圖12(b)所示，將柵電極15作為掩膜，采用離子注入法從垂直于襯底主表面的方向，向鰭式半導體區域1 注入砷離子21，作為導電型與上述延伸注入的雜質(ρ型雜質)不同的雜質(η型雜質)。此時，由于砷離子21具有直線前進性，所以如果讓砷離子 21垂直于襯底主表面入射，則砷離子21只會照射到鰭式半導體區域13b的上表面，結果只有鰭式半導體區域1 上部(即ρ型雜質區域20)的電特性的極性被中和而形成電阻區域 37。具體的離子注入條件如下例如，離子物種為砷(As)、離子的入射角度為垂直于襯底主表面的角度、摻雜量與在上述延伸注入中已注入鰭式半導體區域1 上部的硼的摻雜量相等、注入深度與在上述延伸注入中已注入鰭式半導體區域Hb上部的硼的注入深度相等、注入能量為OJkeV。這樣一來，如果采用離子注入向鰭式半導體區域1 上部(ρ型雜質區域20)注入導電型與延伸注入的雜質(P型雜質)不同的雜質(η型雜質)，則能夠將鰭式半導體區域1 上部的電特性的極性中和從而形成電阻區域37。因此，在之后的雜質活化熱處理后，能夠使鰭式半導體區域1 側部(延伸區域17)的電阻率小于鰭式半導體區域1 上部(電阻區域37)的電阻率，因此與現有技術相比能夠顯著改善晶體管特性。接著，雖圖示省略，將柵電極15作為掩膜，向鰭式半導體區域1 離子注入雜質， 形成η型口袋區域。然后，進行與第一實施方式的圖2(d)所示的工序相同的工序。具體而言，在柵電極15的側面上形成絕緣性側壁間隔膜16，然后在絕緣性側壁間隔膜16外側的鰭式半導體區域13b的上部和側部分別形成構成源極/漏極區域27的ρ型雜質區域27a和27b。接著，為了利用熱處理對已導入延伸區域17和源極/漏極區域27的雜質進行電激活，在1000°c左右的溫度下實施例如尖峰RTA法。根據以上所說明的本實施方式，除了與第一實施方式同樣的效果之外還能得到以下效果。即，由于向設置在鰭式半導體區域13上部的電阻區域37導入導電型與延伸區域 17相反的雜質(例如砷)，所以用于使電阻區域37的電阻率大于延伸區域17的電阻率的工藝窗口(等離子體摻雜條件或雜質活化熱處理條件等中的余量)增大。因此，能夠更可靠且容易地形成所需的電阻區域37。應予說明，在本實施方式中，在柵電極15的形成工序與絕緣性側壁間隔膜16的形成工序之間，先進行延伸注入再進行導電型相反的雜質注入，取而代之也可以先進行導電型相反的雜質注入再進行延伸注入。或者，還可以先對已導入延伸區域17的雜質進行活化熱處理，然后再進行導電型相反的雜質注入。此時，優選在注入導電型相反的雜質之后，再進行使該導電型相反的雜質活化的熱處理。在本實施方式中，導入了砷作為導電型與延伸區域17相反的雜質，當然導電型相反雜質并不限于砷。在本實施方式中，為了使電阻區域37的電阻率大于延伸區域17的電阻率，向電阻區域37中導入了導電型與延伸區域17相反的雜質。取而代之也可以通過至少利用蝕刻將成為電阻區域37的ρ型雜質區域20 (鰭式半導體區域1 上部)中ρ型雜質濃度較高的表面部除去，以形成所需的電阻區域37。-產業實用性-本發明涉及一種半導體裝置及其制造方法，對于在襯底上具有鰭式半導體區域的三維結構的雙柵極型半導體裝置中獲得所需特性方面特別有用。
權利要求
1.一種半導體裝置，其特征在于 該半導體裝置包括鰭式半導體區域，該鰭式半導體區域形成在襯底上且該鰭式半導體區域的兩側部具有延伸區域，柵電極，該柵電極形成為跨越所述鰭式半導體區域并與所述延伸區域相鄰，以及電阻區域，該電阻區域形成在與所述柵電極相鄰的區域的所述鰭式半導體區域的上部；所述電阻區域具有比所述延伸區域高的電阻率。
2.根據權利要求1所述的半導體裝置，其特征在于所述半導體裝置還包括柵極絕緣膜，該柵極絕緣膜形成在所述鰭式半導體區域上，位于所述柵電極和所述鰭式半導體區域之間。
3.根據權利要求1所述的半導體裝置，其特征在于所述半導體裝置還包括絕緣性側壁間隔膜，該絕緣性側壁間隔膜形成為覆蓋所述柵電極的側面；所述電阻區域位于所述絕緣性側壁間隔膜的下表面。
4.根據權利要求1所述的半導體裝置，其特征在于所述電阻區域實質上形成在除位于所述柵電極下方的部分以外的所述鰭式半導體區域的所述上部。
5.根據權利要求1所述的半導體裝置，其特征在于所述電阻區域形成在從所述柵電極沿側向延伸的所述鰭式半導體區域的所述上部。
6.根據權利要求1所述的半導體裝置，其特征在于所述電阻區域實質上形成在從所述柵電極沿側向延伸的所述鰭式半導體區域的所述上部。
7.根據權利要求1所述的半導體裝置，其特征在于在接通狀態下電流所流過的溝道形成在由所述柵電極覆蓋的所述鰭式半導體區域的所述兩側部。
8.根據權利要求7所述的半導體裝置，其特征在于所述電阻區域設置成對在所述接通狀態下流過所述鰭式半導體區域的所述上部的電流進行限制。
9.根據權利要求7所述的半導體裝置，其特征在于在所述接通狀態下流過所述溝道的電流大于流過所述電阻區域的電流。
10.根據權利要求1所述的半導體裝置，其特征在于 在工作時所述鰭式半導體區域的所述上部不作為溝道起作用。
11.根據權利要求1所述的半導體裝置，其特征在于在接通狀態下流動的電流實質上均勻地流過由所述柵電極覆蓋的所述鰭式半導體區域的所述兩側部。
12.根據權利要求1所述的半導體裝置，其特征在于 所述電阻區域具有非晶區域。
13.根據權利要求12所述的半導體裝置，其特征在于所述非晶區域含有結晶抑制元素。
14.根據權利要求13所述的半導體裝置，其特征在于 所述結晶抑制元素為鍺、氬、氟或氮。
15.根據權利要求1所述的半導體裝置，其特征在于向所述電阻區域導入導電型與所述延伸區域相反的雜質。
16.根據權利要求1所述的半導體裝置，其特征在于所述鰭式半導體區域形成在絕緣層上，所述絕緣層形成在所述襯底上。
17.根據權利要求1所述的半導體裝置，其特征在于半導體裝置形成有覆蓋所述柵電極的兩側面、所述延伸區域和所述電阻區域的絕緣性側壁間隔膜；在從所述柵電極看過去所述絕緣性側壁間隔膜外側區域的所述鰭式半導體區域中的至少兩側部形成有源極/漏極區域。
18.根據權利要求1所述的半導體裝置，其特征在于所述鰭式半導體區域側面的高度大于所述鰭式半導體區域上表面在柵極寬度方向上的寬度。
19.一種半導體裝置的制造方法，其特征在于 該半導體裝置的制造方法包括在襯底上形成鰭式半導體區域的工序a， 跨越所述鰭式半導體區域形成柵電極的工序b，向所述鰭式半導體區域的上部和兩側部導入雜質，由此在所述鰭式半導體區域的上部形成第一雜質區域并在所述鰭式半導體區域的兩側部形成第二雜質區域的工序c，以及對已導入所述第一雜質區域和所述第二雜質區域的所述雜質進行電激活的工序d ； 選擇所述工序c和所述工序d中的至少一個工序的工序條件，以讓所述第一雜質區域的至少一部分成為非晶狀態。
20.根據權利要求19所述的半導體裝置的制造方法，其特征在于 在導入所述雜質時利用所述柵電極作為掩膜。
21.根據權利要求19所述的半導體裝置的制造方法，其特征在于 利用熱處理對所述雜質進行電激活。
22.根據權利要求19所述的半導體裝置的制造方法，其特征在于一部分處于非晶狀態的所述第一雜質區域的電阻率大于所述第二雜質區域的電阻率。
23.根據權利要求19所述的半導體裝置的制造方法，其特征在于所述工序c采用等離子體摻雜，并對等離子體摻雜時的偏置電壓進行設定，以使形成在所述鰭式半導體區域上部的第一非晶區域的厚度大于形成在所述鰭式半導體區域兩側部的第二非晶區域的厚度。
24.根據權利要求23所述的半導體裝置的制造方法，其特征在于在所述工序d中，對熱處理溫度進行選擇，以使所述第二非晶區域結晶回復并使所述第一非晶區域的至少一部分維持非晶狀態。
25.根據權利要求19所述的半導體裝置的制造方法，其特征在于在所述工序b與所述工序c之間、或者在所述工序c與所述工序d之間，還包括向所述鰭式半導體區域的上部導入結晶抑制元素的工序。
26.根據權利要求25所述的半導體裝置的制造方法，其特征在于 所述結晶抑制元素為鍺、氬、氟或氮。
27.根據權利要求19所述的半導體裝置的制造方法，其特征在于 該半導體裝置的制造方法還包括在所述襯底上形成絕緣層的工序； 在所述絕緣層上形成所述鰭式半導體區域。
28.根據權利要求19所述的半導體裝置的制造方法，其特征在于 所述鰭式半導體區域的側面垂直于所述鰭式半導體區域的上表面。
29.一種半導體裝置的制造方法，其特征在于 該半導體裝置的制造方法包括在襯底上形成鰭式半導體區域的工序a， 跨越所述鰭式半導體區域形成柵電極的工序b，向所述鰭式半導體區域的上部和兩側部導入第一導電型雜質，由此在所述鰭式半導體區域的上部形成第一雜質區域并在所述鰭式半導體區域的兩側部形成第二雜質區域的工序c，以及對已導入所述第一雜質區域和所述第二雜質區域的所述第一導電型雜質進行電激活的工序d ；在所述工序b之后，還包括向所述鰭式半導體區域的上部導入導電型與所述第一導電型雜質相反的第二導電型雜質的工序。
30.根據權利要求四所述的半導體裝置的制造方法，其特征在于在導入所述第一導電型雜質時以及導入所述第二導電型雜質時，利用所述柵電極作為掩膜。
31.根據權利要求四所述的半導體裝置的制造方法，其特征在于 利用熱處理對所述第一導電型雜質進行電激活。
32.根據權利要求四所述的半導體裝置的制造方法，其特征在于 該半導體裝置的制造方法還包括在所述襯底上形成絕緣層的工序， 在所述絕緣層上形成所述鰭式半導體區域。
33.根據權利要求四所述的半導體裝置的制造方法，其特征在于 所述鰭式半導體區域的側面垂直于所述鰭式半導體區域的上表面。
34.一種半導體裝置的制造方法，其特征在于 該半導體裝置的制造方法包括在襯底上形成鰭式半導體區域的工序、 跨越所述鰭式半導體區域形成柵電極的工序、在與所述柵電極相鄰的區域的所述鰭式半導體區域的兩側部形成延伸區域的工序、以及在與所述柵電極相鄰的區域的所述鰭式半導體區域的上部形成具有比所述延伸區域高的電阻率的電阻區域的工序。
35.根據權利要求34所述的半導體裝置的制造方法，其特征在于該半導體裝置的制造方法還包括在所述鰭式半導體區域上形成柵極絕緣膜，使所述柵極絕緣膜位于所述柵電極和所述鰭式半導體區域之間的工序。
36.根據權利要求34所述的半導體裝置的制造方法，其特征在于該半導體裝置的制造方法還包括形成覆蓋所述柵電極側面的絕緣性側壁間隔膜的工序，所述電阻區域位于所述絕緣性側壁間隔膜的下表面。
37.根據權利要求34所述的半導體裝置的制造方法，其特征在于所述電阻區域實質上形成在除位于所述柵電極下方的部分以外的所述鰭式半導體區域的所述上部。
38.根據權利要求34所述的半導體裝置的制造方法，其特征在于所述電阻區域形成在從所述柵電極沿側向延伸的所述鰭式半導體區域的所述上部。
39.根據權利要求34所述的半導體裝置的制造方法，其特征在于所述電阻區域實質上形成在從所述柵電極沿側向延伸的所述鰭式半導體區域的所述上部。
40.根據權利要求34所述的半導體裝置的制造方法，其特征在于 所述電阻區域具有非晶區域。
41.根據權利要求40所述的半導體裝置的制造方法，其特征在于 所述非晶區域含有結晶抑制元素。
42.根據權利要求41所述的半導體裝置的制造方法，其特征在于 所述結晶抑制元素為鍺、氬、氟或氮。
全文摘要
本發明提供一種半導體裝置及其制造方法，該半導體裝置在形成在襯底(11)上的鰭式半導體區域(13)的兩側部設置有延伸區域(17)。該半導體裝置形成有跨越鰭式半導體區域(13)并與延伸區域(17)相鄰的柵電極(15)。在與柵電極(15)相鄰的區域的鰭式半導體區域(13)的上部形成有具有比延伸區域(17)高的電阻率的電阻區域(37)。
文檔編號H01L21/336GK102272905SQ20098015363
公開日2011年12月7日 申請日期2009年12月17日 優先權日2009年2月12日
發明者佐佐木雄一朗, 岡下勝己, 水野文二 申請人:松下電器產業株式會社