半導體襯底及半導體封裝結構的制作方法
【技術領域】
[0001 ] 本發明涉及一種半導體襯底及半導體封裝結構。
【背景技術】
[0002]常規半導體襯底的導電凸柱上具有焊錫，以與裸片的導電凸柱電性連接，焊錫可能會隨機溢流到導電凸柱外，造成導電凸柱間的短路，或者如果導電凸柱間具有導電線路，將造成導電凸柱與導電線路的短路問題。此外，在接地區的導電凸柱上的焊錫如果溢流到導電凸柱外的接地面，則因接地面與焊錫均為導電材質，會使得焊錫的溢流量較多，造成在接地區的導電凸柱上的焊錫量較少，使得在接地區襯底與裸片間的距離較小，造成距離不平均的現象，使得應力可能產生在接地區，從而發生裸片破裂的問題。

【發明內容】

[0003]本發明的一方面涉及一種半導體襯底。在一實施例中，所述半導體襯底包括:絕緣層、第一線路層及多個導電凸塊。所述絕緣層具有第一表面，所述第一線路層設置于鄰近所述絕緣層的所述第一表面上。所述導電凸塊設置于所述第一線路層上，每一導電凸塊具有第一寬度及第二寬度，沿所述第一寬度延伸的第一方向垂直于沿所述第二寬度延伸的第二方向，且所述第一寬度大于所述第二寬度。
[0004]本發明的另一方面涉及一種半導體封裝結構。在一實施例中，所述半導體封裝結構包括:半導體襯底、至少一裸片及封裝材料。所述半導體襯底包括:絕緣層、第一線路層及多個導電凸塊。所述絕緣層具有第一表面，所述第一線路層設置于鄰近所述絕緣層的所述第一表面上。所述導電凸塊設置于所述第一線路層上，每一導電凸塊具有第一寬度及第二寬度，沿所述第一寬度延伸的第一方向垂直于沿所述第二寬度延伸的第二方向，且所述第一寬度大于所述第二寬度。所述至少一裸片電性連接所述導電凸塊。封裝材料包覆所述導電凸塊。
【附圖說明】
[0005]圖1展示本發明半導體襯底的一實施例的局部剖視示意圖；
[0006]圖2展示本發明第一線路層及導電凸塊的一實施例的立體示意圖；
[0007]圖3到5展示本發明焊料于導電凸塊上分布的一實施例的立體示意圖；
[0008]圖6展示本發明半導體襯底的一實施例的局部剖視示意圖；
[0009]圖7展示本發明半導體襯底的一實施例的局部俯視示意圖；
[0010]圖8展示本發明半導體襯底在接地區的一實施例的局部剖視示意圖；
[0011]圖9展示本發明導電凸塊在接地區的一實施例的立體示意圖；
[0012]圖10展示本發明半導體封裝結構的一實施例的局部剖視示意圖；
[0013]圖11展示本發明半導體封裝結構的一實施例的局部剖視示意圖；以及
[0014]圖12到20展示本發明圖1半導體襯底的制造方法的一實施例的示意圖。
【具體實施方式】
[0015]圖1展7K本發明半導體襯底的一實施例的局部剖視7K意圖。圖2展本發明第一線路層及導電凸塊的一實施例的立體示意圖。配合參考圖1及2，所述半導體襯底10包括絕緣層11、第一線路層12及多個導電凸塊13。所述絕緣層11為絕緣材料或介電材料，例如聚丙烯(PolyproPylene, PP)。所述絕緣層11具有第一表面111及第二表面112,所述第二表面112與所述第一表面111相對。
[0016]所述第一線路層12設置于鄰近所述絕緣層11的所述第一表面111。在一實施例中，所述第一線路層12嵌入或內埋于所述絕緣層11的第一表面111，且顯露于所述絕緣層11的第一表面111。所述第一線路層12的顯露表面大致上與所述絕緣層11的第一表面111共平面。所述第一線路層12為經圖案化導電線路層，其包括至少一第一導電跡線(Trace) 121、122、123。所述第一線路層12的材質為電鍛銅(Electroplated Copper),其是利用電鍍工藝而形成。
[0017]在圖2中僅展示導電凸塊13與所述第一線路層12的第一導電跡線121、122、123的部分，未展示所述絕緣層11。所述導電凸塊13(例如銅柱)設置于所述第一線路層12上，所述導電凸塊13直接或間接地位于所述第一線路層12的部分上，在一實施例中，所述半導體襯底10進一步包括設置于第一導電跡線121、123上的第一金屬層14，，所述導電凸塊13位于所述第一金屬層14上。其中第一導電跡線121及123上具有導電凸塊13，第一導電跡線122上沒有導電凸塊，且第一導電跡線122位于兩個相鄰導電凸塊13之間。
[0018]所述導電凸塊13的晶格與所述第一線路層12的晶格相同。在一實施例中，所述導電凸塊13的材質為電鍍銅，其是利用電鍍方式直接形成于所述第一線路層12或第一金屬層14上。
[0019]每一導電凸塊13具有第一寬度W1及第二寬度W2，沿所述第一寬度W1延伸的第一方向D1垂直于沿所述第二寬度W2延伸的第二方向D2，且所述第一寬度W1大于所述第二寬度W2。在一實施例中，導電凸塊13呈橢圓形或米粒形。沿所述第一寬度W1延伸的所述第一方向D1平行于所述第一導電跡線121、122、123。
[0020]圖3到5展示本發明焊料于導電凸塊上分布的一實施例的立體示意圖。配合參考圖3到5，設置焊料16于導電凸塊13 (例如進行倒裝)，焊料16可為焊錫等，在加熱時，焊料16會在導電凸塊13的表面流動,并會先布滿導電凸塊13的表面。因此，利用導電凸塊13的所述第一寬度W1大于所述第二寬度W2，以增加焊料16向第一寬度W1方向流動的量，使得焊料16能先分布在導電凸塊13的表面，而不會溢流到導電凸塊13外。即使第一導電跡線121、122、123間的距離很小，例如為細間距(fine pitch)，因焊料16不會溢流到導電凸塊13外，故不會發生第一導電跡線121、122、123間短路的問題，從而可提高產品的可靠度。
[0021]另外，參考圖5，如果焊料16布滿導電凸塊13的表面后，即使仍有多余的焊料16，其也會沿所述第一寬度W1延伸的所述第一方向D1溢流到連接所述導電凸塊13的第一導電跡線121或123，相對地，溢流到相鄰的第一導電跡線122的量減少了，故可降低第一導電跡線121、122、123間短路的問題。其中，當導電凸塊13的第一寬度W1沿所述第一方向D1延伸且平行于鄰近的第一導電跡線122時，此可控制焊料16向第一方向D1流動而減少向鄰近的第一導電跡線122方向的量，因此可進一步降低焊料16與第一導電跡線122橋接而造成短路。
[0022]圖6展7K本發明半導體襯底的一實施例的局部剖視7K意圖。在一實施例中，沿所述第二寬度W2延伸的所述第二方向D2，所述半導體襯底20的所述第一線路層22的第一導電跡線221、223具有寬度W3，所述導電凸塊13的所述第二寬度W2小于所述第一導電跡線221、223的所述寬度W3。
[0023]在一實施例中，相對于所述絕緣層11的所述第一表面111，所述第一線路層22凹陷，即所述第一線路層22的顯露表面較所述絕緣層11的所述第一表面111低。
[0024]圖7展示本發明半導體襯底的一實施例的局部俯視示意圖。圖8展示本發明半導體襯底在接地區的一實施例的局部剖視示意圖。圖9展示本發明導電凸塊在接地區的一實施例的立體示意圖。配合參考圖7到9,在一實施例中，所述半導體襯底10包括接地區31及線路區32，所述接地區31位于所述半導體襯底10的中央，所述線路區32在接地區31外圍。所述導電凸塊33的部分設置于所述接地區31，所述接地區31具有接地層34，覆蓋于所述絕緣層11上，且電性連接在所述接地區31的所述導電凸塊33，在所述接地區31的所述導電凸塊33的所述第一寬度W1的兩側分別具有絕緣區域116。所述接地層34具有多個開口 341，以顯露所述絕緣層11的所述第一表面111的部分作為所述絕緣區域116。
[0025]值得一提的是，由于設置于接地區31上的導電凸塊33形狀相同于圖1及2的設置于導電跡線121、123上的導電凸塊13，使得在接地區31的導電凸塊33上的焊料能與在線路區32的導電凸塊13上的焊料大致相同，當所述襯底10與裸片連接時，不會造成襯底10與裸片間的距離不平均的現象，可解決常規襯底的應力發生在接地區及可能造成裸片破裂的問題。
[0026]特別是，如果導電凸塊33上的焊料溢流到導電凸塊33外，則因所述第一寬度W1的兩側分別具有絕緣區域116，所述絕緣區域116與焊料為不同材質，可抑制焊料的溢流量，使得焊料大部分仍保留在導電凸塊33上，故也不會造成襯底10與裸片間的距離不平均的現象，也可解決常規襯底的應力發生在接地區及可能造成裸片破裂的問題。
[0027]請再參考圖1，所述半導體襯底10進一步包括第二線路層17及多個導電通道18，所述第二線路層17位于所述絕緣層11的所述第二表面112上。在一實施例中，所述第二線路層17并未嵌入或內埋于所述絕緣層11的第二表面112。所述第二線路層17為經圖案化導電線路層，其包括多個導電層171及至少一第二導電跡線172。所述導電層171形成于所述第二表面112上，所述至少一第二導電跡線172形成于所述導電層171上。所述導電層171為層壓銅箔并經蝕刻后而形成，且所述至少一第二導電跡線172為電鍍銅，其是利用電鍍工藝而形成。所述導電通道18貫穿所述絕緣層11且電性連接所述第一線路層12與所述第二線路層17。
[0028]圖10展示本發明半導體封裝結構的一實施例的局部剖視示意圖。所述半導體封裝結構50包括:半導體襯底10、至少一裸片51及封裝材料52。所述半導體襯底10包括:絕緣層11、第一線路層12及多個導電凸塊13。所述半導體襯底10的結構請參考圖1及2，在此不再敘述。相較于圖1及2的所述半導體襯底10，在圖10中相同的元件予以相同元件編號。所述至少一裸片51電性連接所述導電凸塊13。封裝材料52包覆所述導電凸塊13。
[0029]所述至少一裸片51包括多個導電凸柱511，朝所述導電凸塊13延伸，并利用焊料16與所述導電凸塊13電性連接。封裝材料52填充于所述至少一裸片51與所述半導體襯底10之間。
[0030]圖11展示本發明半導體封裝結構的一實施例的局部剖視示意圖。所述半導體封裝結構60包括:半導體襯底20、至少一裸片61及封裝材料62。所述半導體襯底20的結構請參考圖6，第一導電跡線221、223具有寬度