基準電流生成器電路的制作方法
【專利摘要】本實用新型涉及基準電流生成器電路。基準電流路徑運載基準電流。第一晶體管耦合到基準電流路徑。第二晶體管也耦合到基準電流路徑。第一和第二晶體管并聯連接以運載基準電流。第一晶體管由第一電壓偏置(其是帶隙電壓加閾值電壓)。第二晶體管由第二電壓偏置(其是PTAT電壓加閾值電壓)。第一和第二晶體管因此被具有不同和相反溫度系數的電壓所偏置，結果是在第一和第二晶體管中流動的電流的溫度系數是相反的并且基準電流因此具有低的溫度系數。
【專利說明】基準電流生成器電路

【技術領域】
[0001] 本實用新型總體上涉及電子電路，并且更具體地涉及用于生成基準電流的電路。

【背景技術】
[0002] 參考圖1，其圖示常規電流基準生成器電路1 0。電路1 0包括具有非反相（正） 輸入端1 4和反相（負）輸入端1 6的運算放大器12。非反相輸入端14被配置為接收基 準電壓。在一個示例性實施方式中，基準電壓是帶隙電壓生成器電路（本領域技術人員已 知）生成的帶隙基準電壓（VBG)。放大器1 2從正電壓供應節點和負電壓供應節點進行供 電，在這種情況下，正電壓供應節點和負電壓供應節點如電壓Vana3V3 (例如3V的模擬電路 供應電壓）和接地所指示。放大器包括耦合到晶體管20的柵極的輸出節點1 8。晶體管20 是η-溝道M0SFET器件。晶體管20的源極-漏極路徑耦合在正電壓供應節點和負電壓供 應節點之間。晶體管22具有與晶體管20串聯耦合的源極-漏極路徑。晶體管22是被配 置為將它的柵極端子連接到它的漏極端子的二極管接法器件（如本領域所已知的，這樣的 器件通過鏡像電路支持電流復制和縮放）的Ρ-溝道M0SFET器件。晶體管22的源極端子 耦合到正電壓供應節點。晶體管20的源極端子通過反饋路徑24耦合到放大器1 2的反相 輸入端1 6。電阻器26耦合在晶體管20的源極端子（放大器1 2的反相輸入端1 6)和負 電壓供應節點之間。運算放大器1 2通過負反饋路徑24運行以驅動晶體管20的操作，使得 晶體管20的源極端子處的電壓等于帶隙基準電壓（VBG)。相應地，通過電阻器26在晶體管 20的源極-漏極路徑中生成基準電流Iref (=VBG / R 1)。
[0003] 帶隙基準電壓（VBG)的變動幅度（spread)典型地非常小。然而，電阻器R1的電 阻取決于工藝角，并且隨工藝變化的電阻值的變動幅度可能高于±30%。這可能在基準電 流生成中導致顯著的誤差。需要具有更佳的溫度和工藝補償的改進的電流基準電路。 實用新型內容
[0004] 在一個實施例中，基準電流路徑運載基準電流，其中并聯耦合的第一和第二晶體 管與基準電流路徑串聯耦合。第一和第二晶體管由不同的電壓偏置，其中這些偏置電壓具 有不同和相反（opposite)的溫度系數。例如，第一電壓是帶隙電壓（加閾值）并且第二電 壓是PTAT電壓（加閾值）。結果，在第一和第二晶體管中流動的電流的溫度系數相反并且 基準電流因此具有低的溫度系數。
[0005] 在一個實施例中，一種基準電流生成器電路，包括：被配置為運載基準電流的基準 電流路徑；第一晶體管，耦合到所述基準電流路徑并且被配置為運載所述基準電流的第一 部分，所述第一晶體管具有被配置為由第一電壓偏置的控制端子；以及第二晶體管，耦合到 所述基準電流路徑并且被配置為運載所述基準電流的第二部分，所述第二晶體管具有被配 置為由第二電壓偏置的控制端子；其中所述第一晶體管和所述第二晶體管彼此并聯耦合； 并且其中在所述第一晶體管中流動的電流的溫度系數與在所述第二晶體管中流動的電流 的溫度系數相反。
[0006] 在一個實施例中，一種基準電流生成器電路，包括：輸出晶體管，被配置為運載基 準電流；第一晶體管，與所述輸出晶體管串聯耦合以運載所述基準電流的第一部分；第二 晶體管，與所述輸出晶體管串聯耦合以運載所述基準電流的第二部分；其中所述第一晶體 管和所述第二晶體管彼此并聯耦合；帶隙基準電壓生成器電路，被配置為生成帶隙基準電 壓；第一偏置電路，被配置為生成用于向所述第一晶體管的控制端子施加的第一偏置電壓， 所述第一偏置電壓從所述帶隙基準電壓得出；第二偏置電路，被配置為生成用于向所述第 二晶體管的控制端子施加的第二偏置電壓，所述第二偏置電壓根據從在所述帶隙基準電壓 生成器電路中流動的電流鏡像反射的、與絕對溫度成比例的（PTAT)電流生成；其中在所述 第一晶體管中流動的電流的溫度系數與在所述第二晶體管中流動的電流的溫度系數相反。
[0007] 在一個實施例中，一種基準電流生成器電路，包括：被配置為運載基準電流的基準 電流路徑；第一晶體管，與所述基準電流路徑串聯耦合以運載所述基準電流；第二晶體管， 與所述第一晶體管串聯耦合以運載所述基準電流；帶隙基準電壓生成器電路，被配置為生 成帶隙基準電壓；第一偏置電路，被配置為生成用于向所述第一晶體管的控制端子施加的 第一偏置電壓，所述第一偏置電壓從所述帶隙基準電壓得出；第二偏置電路，被配置為生成 用于向所述第二晶體管的控制端子施加的第二偏置電壓，所述第二偏置電壓根據從在所述 帶隙基準電壓生成器電路中流動的電流鏡像反射的、與絕對溫度成比例的（PTAT)電流生 成。
[0008] 前文已經相當寬泛地概括了本公開的特征。下文將描述本公開的附加特征，這些 特征形成本實用新型的權利要求的主題。本領域技術人員應當理解，可以容易利用所公開 的概念和具體實施例作為用于修改或者設計其它結構或者工藝的基礎，這些結構或者工藝 用于實現本實用新型的相同目的。本領域技術人員也應當認識到這樣的等效構造未脫離如 在所附權利要求中闡述的本實用新型的精神和范圍。

【專利附圖】

【附圖說明】
[0009] 為了更全面理解本公開內容及其優勢，現在參照結合附圖進行的下文描述，在附 圖中：
[0010] 圖1是現有技術基準電流生成器電路的電路圖；
[0011] 圖2是溫度和工藝補償的基準電流生成器電路的實施例的電路圖；
[0012] 圖3是圖2的溫度和工藝補償的基準電流生成器電路的電路圖；
[0013] 圖4和圖5是圖示圖3的電路的用以生成作為溫度和工藝角的函數的基準電流的 操作的圖形；
[0014] 圖6是溫度和工藝補償的基準電流生成器電路的實施例的電路圖；
[0015] 圖7和圖8是圖示圖6的電路的用以生成作為溫度和工藝角的函數的基準電流的 操作的圖形。
[0016] 除非另外指出，否則不同圖中的對應標號和符號通常指代對應部分。繪制圖以清 楚地圖示本公開的實施例的相關方面并且未必按比例進行繪制。為了更清楚地圖示某些實 施例，附圖標號后可能跟著指示相同結構、材料或工藝步驟的變化的字母。

【具體實施方式】
[0017] 現在參考圖2,其圖示了溫度和工藝補償的基準電流生成器電路110的實施例的 電路圖。電路110包括具有非反相（正）輸入端114和反相（負）輸入端116的運算放大 器112。非反相輸入端114被配置為接收第一基準電壓Vl=aV T。在這種情況下，VT=kT / q 是本領域技術人員已知的并且a是電路設計者對于基準電壓生成器設定的縮放常數。放大 器112從正電壓供應節點和負電壓供應節點進行供電，在這種情況下，正電壓供應節點和 負電壓供應節點如電壓Vana3V3 (例如3V的模擬電路供應電壓）和接地所指示。放大器包 括耦合到晶體管120的柵極的輸出節點118。晶體管120是η-溝道M0SFET器件。晶體管 120的源極-漏極路徑耦合在正電壓供應節點和負電壓供應節點之間。晶體管122具有與 晶體管120串聯耦合的它的源極-漏極路徑。晶體管122是被配置為將它的柵極端子連接 到它的漏極端子的二極管接法器件（如本領域所已知的，這樣的器件通過鏡像電路支持電 流復制和縮放）的Ρ-溝道M0SFET器件。晶體管122的源極端子耦合到正電壓供應節點。 晶體管120的源極端子通過反饋路徑124耦合到放大器112的反相輸入端116。電阻電路 126耦合在晶體管120的源極端子（放大器112的反相輸入端116)和負電壓供應節點之 間。
[0018] 電阻電路126包括彼此并聯耦合并且還耦合在晶體管120的源極端子（放大器 112的反相輸入端116)和負電壓供應節點之間的晶體管128和晶體管130。晶體管128和 130是η-溝道M0SFET器件，其漏極端子連接在一起并且其源極端子連接在一起。晶體管 128的柵極端子被配置為接收第二基準電壓V2=bV T+Vth。再次，VT=kT / q是本領域技術人 員所已知的，b是電路設計者對于基準電壓生成器設定的縮放常數，并且Vth是M0SFET器件 的閾值電壓。晶體管130的柵極端子被配置為接收第三基準電壓V3=V Be+Vth。值a和b是 溫度獨立的常數。電壓VBG是由帶隙電壓生成器電路（對于本領域技術人員是已知的）所 生成的帶隙基準電壓生成。電壓aV T和bVT可以從帶隙基準電壓生成器得出。
[0019] 運算放大器112通過負反饋路徑124運行以驅動晶體管120的操作，使得晶體 管120的源極端子處的電壓等于第一基準電壓VI。因此，通過電阻126在晶體管120的源 極-漏極路徑中生成基準電流Iref(=Vl / R126)。電阻126的值是相并聯的晶體管128的 導通電阻和晶體管130的導通電阻的函數，并且這些器件由施加的偏置電壓V2和V3所控 制以操作在三極管區。因此，晶體管128和130的導通電阻取決于V2和V3。
[0020] 晶體管128的導通電阻由以下方程給出：
[0021] 屯8 =_!_ 1 _ 1 ^n^ox (^)^128 iVGS ~ VΤΗ ) M "C ox (了、Rm bV τ β R\2%bV T
[0022] 晶體管130的導通電阻由以下方程給出：
[0023] R __!_ 1 _ 1 130 w W β V ^η^οχ (~)^130 (^GS ~ VTH ) Μ 。χ (丁、_ VBGRm BG
[0024] 因此，基準電流Iref由以下方程給出：
[0025] lref =^Σ^+^Στ_= αγτβη^γτ + αντβη?νΒβ = ab PmVT2 + aPU0VBGVT 尺 128 ^130
[0026] 相應地，將認識到晶體管128中的電流的溫度系數是Τ2Λ而晶體管130中的電流 的溫度系數是Τ 1'換句話說，取決于η的值，晶體管128和130可以具有相反的溫度系數。 因此，在晶體管128中流動的電流溫度系數可以與在晶體管130中流動的電流溫度系數相 反。
[0027] β的值由下式給出：
[0028] β = μη〇〇Λγ)
[0029] 其中：μ η是η-溝道M0SFET器件中的平均電子的遷移率，CQX是氧化物的電容，并 且W和L分別是晶體管的寬度和長度尺寸。μ n的值為：
[0030] M"(T) ^ Μη(?(γΤη
[0031] 其中：μ η(Τ。）是在基準溫度處的μ η的值，并且η被看作獨立于溫度的常數。
[0032] 代入用于電流lref的之前的方程：
[0033] lref -- aVBG^T〇)CoxK W τ，_η | αΒμη(Τ0)0οχΚ2 W 丁2_" J rr -η V r 力30 2ιτ> -η V T /128^ qT〇 L q T〇 L
[0034] 其中：K是波耳茲曼常數并且本領域技術人員知道其是溫度獨立的。用于lref的 方程包括可能在全部工藝角下和從_40°C到150°C的溫度范圍的情況下具有約35mV的變動 幅度的V Be。使用典型值VBe=1.25V，在不同的工藝角的情況下，誤差約為±1.5%。
[0035] 因此，用于lref的方程可以重寫為：
[0036] Iref = ^Tl-n+^T2-n το To
[0037] 其中：c和d是取決于a、b、VBe、μ η、Τ。、(；χ、Κ以及晶體管128和130的W / L比 率的溫度獨立的常數。
[0038] 參考用于基準電流lref的方程，可以如下計算隨著溫度的改變（dT)的電流的改 變（dlref):
[0039] ^ \t-t0 = [(1 -η)γζ^ T-n \__τ0 = (1 - n)c + (2- n)dT0
[0040] 在這一方程中，η是取決于摻雜濃度的常數。典型值是η=1。5。參見Sze的"Physics of Semiconductor Devices"（第二版），1981，其公開內容通過引用并入本文。因此，方程 (l-η)的部分將為負并且方程（2-n)的部分將為正。因此，有可能通過適當地設置參數c和 d獲得等于零的。換句話說，通過選擇兩個晶體管的適當的特性和所施加的偏置電 壓，可以將隨溫度改變的電流的改變的值驅動為零，使得lref得以溫度和工藝補償。
[0041] 因此，應注意到影響Iref的工藝參數是β和VBe二者，其中VBe被理解為具有一些 影響但相對非常小并且在工藝上的β的變動幅度遠小于電阻（與圖1相比）（在給定的工 藝下，約±8% )。有利地，圖2的電路110將具有遠小于現有技術圖1的基于電阻器的電 流基準電路的基準電流變動幅度。
[0042] 現在參考圖3,其圖示了用于圖2的溫度和工藝補償的基準電流生成器電路110的 示例性實施方式的電路圖。
[0043] 電路110包括具有常規配置（電阻器R1和R2、雙極性晶體管Q1和Q2以及M0SFET 晶體管ΜΡ2和MP3)的帶隙電壓生成器電路140。帶隙電壓VBe在節點Α處以本領域技術人 員周知的方式生成。由晶體管MP2和MP3形成的電流鏡迫使電流II和12相等（在示例性 實施方式中，等于近似〇. 5uA)，并且電流II和12均是與絕對溫度成比例的（PTAT)。雙極 性晶體管Q1和Q2用于補償所連接的基極端子處的帶隙電壓中的溫度變化。晶體管Q1和 Q2具有不同的發射機面積，在圖示的示例中具有4 : 1的比率。電阻器R1和R2的電阻可 以以其他比率。
[0044] 晶體管麗1具有在晶體管Q2和晶體管MP3之間串聯稱合的它的源極-漏極路徑。 晶體管MN1的柵極連接到晶體管MN1的漏極。晶體管MN1因此是二極管接法器件。通過適 當地改變晶體管麗1的大小，晶體管麗1的柵極至源極電壓將近似等于閾值電壓（V。因 此，節點B處的電壓將等于第三基準電壓V3?V Be+Vth。
[0045] 為了保證帶隙電壓生成器電路140的正確操作，包括由電流源I、雙極性晶體管 Q3、和二極管接法雙極性晶體管Q4和Q5所構成的啟動電路142。晶體管Q3被從其發射極 端子偏置至源極電流，進入晶體管Q1和Q2的所連接的基極端子，該晶體管Q1和Q2的所注 入的基極電流用來保證帶隙電壓生成器電路140以穩定操作狀態開始。
[0046] 帶隙電壓生成器電路140的有效負載是包括共源共柵（cascode)晶體管MP1和電 阻器R3的共源共柵設計。晶體管MP1具有與晶體管MP2的源極-漏極路徑串聯耦合的它的 源極-漏極路徑。晶體管MP2的柵極連接到晶體管MP1的漏極和電阻器R3的第一端。晶 體管MP1的柵極連接到電阻器R3的第二端。該電路因此形成本領域已知的高輸出擺幅電 流鏡。
[0047] 在晶體管MP1和MP2中流動的電流11通過晶體管MP4和MP5被鏡像反射以生成電 流13,其也是PTAT。晶體管MP4和MP5具有串聯耦合的它們的源極-漏極路徑，其中晶體 管MP4的柵極耦合到晶體管MP1的柵極并且晶體管MP5的柵極耦合到晶體管MP2的柵極。 如同MP1，晶體管MP4是共源共柵器件。晶體管MP4和MP5的W / L大于晶體管MP1和MP2 的W / L期望的比率。因此，電流鏡運行以在生成電流I時將電流II乘上該比率3。在一 個示例性實施方式中，該比率是4 : 1并且因此13=4*11=2. OuA。
[0048] 跨電阻器R4施加電流13。跨電阻器R4的電壓降等于R4*I3=bVT。因為電流13 是PTAT并且等于\1_ / Rl η(其中N是發射極面積比），因此跨電阻器R4的電壓降為 R4 VR4=-VTLn(n)〇
[0049] 晶體管麗2具有在電阻器R4和負電壓供應節點之間串聯耦合的源極-漏極路徑。 晶體管麗2是η-溝道M0SFET器件。晶體管麗2的柵極連接到晶體管麗2的漏極。晶體管 ΜΝ2因此是二極管接法器件。通過適當地改變晶體管ΜΝ2的大小，晶體管ΜΝ2的柵極至源極 電壓將近似等于閾值電壓（Vth)。因此，節點C處的電壓將等于第二基準電壓V2?bVT+V th， 其中 bVT=VK4。
[0050] 晶體管麗2的柵極耦合到晶體管麗3的柵極。晶體管麗2是η-溝道M0SFET器件。 晶體管麗2和麗3的源極端子連接到負電壓供應節點。因此，晶體管麗2和麗3被配置為 電流鏡像電路。因此，電流13通過晶體管麗2和麗3鏡像反射至電流16。晶體管MP3的 W / L大于晶體管ΜΡ2的W / L期望的比率。因此，電流鏡運行以在生成電流16時將電流 13除以該比率。在一個示例性實施方式中，該比率是1 : 4并且因此16=1 / 4*13=0. 5uA。 電流16應當等于14,其是PTAT電流。
[0051] 運算放大器112由晶體管MN4、MN5、MP6、MP7、MP8和MP9構成。晶體管MN4、MP6和 MP7的源極-漏極路徑串聯耦合在反相輸入節點116和正電壓供應節點之間。晶體管麗5、 MP8和MP9的源極-漏極路徑串聯耦合在非反相輸入節點114和正電壓供應節點之間。晶 體管MN4和麗5是η-溝道M0SFET器件。晶體管MN4和麗5的柵極耦合在一起，并且晶體管 ΜΝ4的漏極耦合到晶體管ΜΝ4的柵極。晶體管ΜΝ4的W / L等于晶體管麗5的W / L。晶體 管ΜΡ6、ΜΡ7、ΜΡ8和ΜΡ9是ρ-溝道M0SFET器件。在晶體管ΜΡ1和ΜΡ2中流動的電流11通 過晶體管ΜΡ6和ΜΡ7鏡像反射以生成電流14,其是ΡΤΑΤ。晶體管ΜΡ6的柵極耦合到晶體管 ΜΡ1的柵極并且晶體管ΜΡ7的柵極耦合到晶體管ΜΡ2的柵極。如同晶體管ΜΡ1，晶體管ΜΡ6 是共源共柵器件。晶體管ΜΡ6和ΜΡ7的W / L與晶體管ΜΡ1和ΜΡ2的W / L相同。因此， 電流鏡運行以在生成電流14時復制電流II (即11=14=0. 5uA)。在晶體管ΜΡ1和ΜΡ2中流 動的電流II通過晶體管MP8和MP9鏡像反射以生成電流15,其也是PTAT。晶體管MP8的 柵極耦合到晶體管MP1的柵極，并且晶體管MP9的柵極耦合到晶體管MP2的柵極。如同晶 體管MP1，晶體管MP8是共源共柵器件。晶體管MP8和MP9的W / L與晶體管MP1和MP2的 W / L相同。因此，電流鏡運行以在生成電流15時復制電流11 (即11=15=0. 5uA)。放大器 112的輸出節點118被取在晶體管麗5的漏極端子處。
[0052] 電阻器R5耦合在非反相輸入節點114和負電壓供應節點之間。電流15流 過電阻器R5并且在放大器112的非反相輸入節點114(節點E)處形成第一基準電壓 Vl=I5*R5=aVT。因為電流15是PTAT并且等于￥4_ / R1 (其中N是發射極面積比），因此 D C 跨電阻器R5的電壓降為L 。
[0053] 因此，應當理解可以通過選擇電阻器R4和R5與電阻器R1的電阻關系來配置a和 b的值。
[0054] 放大器112連同耦合到放大器輸出端118的晶體管120運行以迫使節點D處（放 大器112的反相輸入節點116處）的電壓等于節點E處的電壓。
[0055] 如上文所討論的，由晶體管麗2和麗3所構成的電流鏡被配置為產生具 有幅度等于電流14(即=0.5uA)的電流16。節點D作為電流求和節點運行，其中 ： Iref+I4=I6+I128+I130。因為14=16,則Iref=I128+I130。如上文所討論的和數學上示例 的，有可能配置晶體管128和130以提供溫度和工藝補償的基準電流Iref。基準電流Iref 然后在需要時能夠通過晶體管122鏡像反射。
[0056] 總之，圖2和圖3的電路提供了這樣的電流基準電路，其使用兩個按不同電壓（V2 和V3)柵極偏置的、三極管區η-溝道M0SFET晶體管128和130,使得兩個晶體管生成具有 不同和相反的溫度系數的電流。由兩個晶體管生成的電流的和等于適合于復制和縮放的基 準電流，并將具有非常低的溫度系數。電流基準取決于用于MOSFET晶體管的工藝參數β， 并且該參數被理解為對于工藝變化具有低的依賴性。
[0057] 對圖3的電路以及在溫度范圍上確定的輸出基準電流Iref進行模擬。圖4是圖示 作為溫度（在從_40°C到130°C的范圍上）的函數的所生成的基準電流Iref的圖形。在溫 度范圍上的平均電流值是2. 0108uA，最大電流是2. 0151uA并且最小電流是2. 0047uA。這 些結果圖示了用于電路110的溫度系數：
[0058] _ 1 \max-\min _ 1 2.0151-2.0047 _ 。 F ~ Iref Tmax-rmin ~ 2.0108 -130 + 40-_ ppm/C
[0059] 圖5是圖示針對多個不同的工藝角在從-40°C到130°C的溫度范圍上的所模擬的 圖3的電路的操作的圖形。圖5的圖示示出了在全部工藝角上的最大電流2. 2139uA和最 小電流 1. 8012uA。因此，關于工藝變化，Imax=2. 0108+10. 1%并且 Imin=2. 0108 -10. 4%。
[0060] 現在參考圖6,其圖示了用于溫度和工藝補償的基準電流生成器電路210的示例 性實施方式的電路圖。
[0061] 電路210包括具有常規配置（電阻器R1和R2、雙極性晶體管Q1和Q2以及M0SFET 晶體管MP2和MP3)的帶隙電壓生成器電路140。帶隙電壓VBe在節點A處以本領域技術人 員周知的方式生成。由晶體管MP2和MP3形成的電流鏡迫使電流II和12相等（在示例性 實施方式中，等于近似〇. 5uA)，并且電流II和12均是PTAT。雙極性晶體管Q1和Q2用于 補償所連接的基極端子處的帶隙電壓中的溫度變化。晶體管Q1和Q2具有不同的發射機面 積，在圖示的示例中具有4 : 1的比率。電阻器R1和R2的電阻可以以其他比率。
[0062] 晶體管麗1具有在晶體管Q2和晶體管MP3之間串聯耦合的它的源極-漏極路徑。 晶體管MN1的柵極連接到晶體管MN1的漏極。晶體管MN1因此是二極管接法器件。通過適 當地改變晶體管麗1的大小，晶體管麗1的柵極至源極電壓將近似等于閾值電壓（V。因 此，節點F處的電壓將等于第四基準電壓V4=V Be+Vth。
[0063] 為了保證帶隙電壓生成器電路140的正確操作，包括由電流源I、雙極性晶體管 Q3、和二極管接法雙極性晶體管Q4和Q5所構成的啟動電路142。晶體管Q3被從其發射極 端子偏置至源極電流，進入晶體管Q1和Q2的所連接的基極端子，該晶體管Q1和Q2的所注 入的基極電流用來保證帶隙電壓生成器電路140以穩定操作狀態開始。
[0064] 帶隙電壓生成器電路140的有效負載是包括共源共柵晶體管MP1和共源共柵晶 體管MP14的共源共柵設計。晶體管MP1具有與晶體管MP2的源極-漏極路徑串聯耦合的 它的源極-漏極路徑。晶體管MP2的柵極連接到晶體管MP1的漏極和電阻器R3的第一端 并且連接到晶體管MP3的柵極。晶體管MP1的柵極連接到電阻器R3的第二端并且連接到 晶體管MP4的柵極。晶體管MP14具有與晶體管MP3的源極-漏極路徑串聯耦合的它的源 極 -漏極路徑。
[0065] 在晶體管MP I和MP2中流動的電流11通過晶體管MP10和MP11被鏡像反射以生 成電流17,其也是PTAT。晶體管MP10和MP11具有串聯耦合的它們的源極-漏極路徑，其 中晶體管MP10的柵極耦合到晶體管MP11的柵極并且晶體管MP11的柵極耦合到晶體管MP2 的柵極。如同MP1，晶體管MP10是共源共柵器件。晶體管MP10和MP11的W/ L大于晶體 管MP1和MP2的W / L期望的比率。因此，電流鏡運行以在生成電流17時將電流II乘上 該比率。在一個示例性實施方式中，該比率是2 : 1并且因此17=2*11=1. OuA。
[0066] 跨電阻器R7施加電流17。在節點G處跨電阻器R7的電壓降等于R7*I7。晶體管 MN7具有在正電壓供應節點和負電壓供應節點之間的與電阻器R7串聯耦合的它的源極-漏 極路徑。晶體管麗7是η-溝道M0SFET器件。晶體管麗7的柵極連接到晶體管麗7的漏極。 晶體管麗7因此是二極管接法器件。通過適當地改變晶體管麗7的大小，晶體管麗7的柵 極至源極電壓將近似等于閾值電壓（V。因此，節點Η處的電壓將等于V K7+Vth。
[0067] 晶體管麗7的柵極耦合到晶體管MN8的柵極。晶體管MN8是η-溝道M0SFET器 件。晶體管ΜΝ8的源極-漏極路徑與晶體管ΜΝ6的源極-漏極路徑串聯稱合。晶體管ΜΝ6 也是η-溝道M0SFET器件。晶體管ΜΝ6的柵極端子耦合到節點F，并且被電壓V4?V Be+Vth 偏置。生成的基準電流Iref流過晶體管MN6和MN8。
[0068] 晶體管MP12具有與晶體管MN6和MN8串聯耦合的它的源極-漏極路徑，并且因此 它也運載基準電流Iref。晶體管MP12是被配置為共源共柵器件的p-溝道M0SFET器件。 晶體管MP12的柵極連接到晶體管MP12的漏極。晶體管MP12因此也是二極管接法器件。晶 體管MP13具有與晶體管MP12串聯耦合的它的源極-漏極路徑，并且因此它也運載基準電 流Iref。晶體管MP13的柵極耦合到晶體管MP13的漏極。晶體管MP13因此是二極管接法 器件。晶體管MP12和MP13均是用于以本領域技術人員所周知的方式復制和縮放基準電流 的電流鏡電流的輸入晶體管。
[0069] 電阻器R7上的電壓降是PTAT電壓： 7? 7
[0070] VR7 --VTLn (η) R1
[0071] 如果晶體管麗1和麗2的大小相對大，那么麗1和M2的柵極至源極電壓將近似為 閾值電壓VTH。晶體管MN6以三極管區進行操作，其中的導通電阻等于： R =_!_ 1 _ 1
[0072] ΜΝβ ^Cox(j-)MN6(VGS-VTH) μη〇οχ(^-)ΜΝ,νΒΟ P^VBG
[0073] 電流Iref具有如下方程：
[0074] Vgs (MN7) +VK7=Vgs (MN8) +Vds (MN6) ri III f I ,
[0075] VTH+ --VTLn(n)^VTH--^- ? R\ τ ? \ β, P6{VBG)
[0076] -ντΣη(η)^Λ + -^- V A PeiVBG) R4
[0077] 設定《 = ㈨，其中a是溫度和工藝獨立的參數。 Κ?
[0078] 前述方程然后可以重寫為：
[0079] aVT= - V A PSVBG)
[0080] -!-(Λ?7~)2+Ι-Λ--~-αν τ=0 J36(VBG) Ν ref ]/β8\ ref τ
[0081] 求解用于Iref的方程： (Τ+ V 7 2 VA VA PeiVBGY
[0083] Iref=aVTfi6{VBG) + _ ll+ 2α￥τ? j _在-個實施例中，(fW8=盍、（f)-6=忐，因此HvT的典型 VTB% 6 * 0.026 , , ντβ% 值是26mV(例如，在27C)。因此，_5*(1·25)_ ? 。設定一夂' 并且以泰勒級數在零處展開，忽略大于3的更高階：
[0085] Vl + 2ox * /(0) + /，(0)x + 丄 /"(0)jc2 + 丄 /m(0)x3 = 1 + αχ -丄 g2jc2 + 丄 α3χ3和 2 6 2 2
[。。86] 這給出：
[0087] ll+ 2aVr^ ? l + α 匕爲、-丄a2[ 、]2+丄a3[匕爲、]3 P6{VBG) P.iVBG) 2 P.iVBG) 2 P6{VBG)
[0088] 關于 Iref，則：
[0089] Iref = αντββ{νΒΘ)+ββ (FjgG) [1- Jl + ^^] ref T 6 β, ]/ A(raG)
[0090] Iref ? -α2β,ντ2 ~-α3&β, -^― ref 1 % τ 2 β廣(VBG)
[0091] η-溝道M0SFET中的平均電子的遷移率為：
[0092] 凡(T)=凡(Τσ )(|ΤΠ 其中 β ="幾今）。
[0093] 用于Iref的方程然后可以重寫為： Γ-,-,η.-, J ^ ^ 72 ^"(^〇)C〇x Λγτ2-" ^ i Pi οχ \ Λγγ?-n 1
[0095] 取得隨溫度改變的Iref的改變：
[0096] d^\T,T=\{2-n)a^niTX 〇x^)MJ^
[0097] 設定0,則可以如下求解方程：
[0098] 2 -…
[0099] 典型值是n=1.5。因此，2-n和3-n都是正常數。通過設置參數a的值，可以獲得 相對溫度穩定基準電流。因為VBG在溫度和工藝上是相當穩定的電壓（模擬結果表面在從 40°C到150°C的工藝上，VBG的普遍變動幅度是±1. 5% )，所以影響Iref的工藝參數是β。 β在工藝上的變動幅度遠小于對于電阻器的變動幅度。因此，這樣的基準電流變動幅度遠 小于如同現有技術的基于電阻器的電流基準的變動幅度。
[0100] 對圖6的電路以及在溫度范圍上確定的輸出基準電流Iref進行模擬。圖7是圖 示作為溫度（在從_40°C到150°C的范圍上）的函數的所生成的基準電流Iref的圖形。在 溫度范圍上的平均電流值是2. 007uA，最大電流是2. 034uA并且最小電流是1. 967uA。這些 結果圖示了用于電路210的溫度系數：
[0101] TC = 1 2.034-1.967 =175 /χ： Iref Γmax-Γmin 2.007 150 + 40
[0102] 圖8是圖示針對多個不同的工藝角在從-40°C到150°C的溫度范圍上的所模擬的 圖6的電路的操作的圖形。圖8的圖示示出了在全部工藝角上的最大電流2. 238uA和最小 電流 1. 754uA。因此，關于工藝變化，Imax=2. 007+1L 5 % 并且 Imin=2. 007_12· 6 %。
[0103] 在本文的公開中，出于示例性的目的，電路實施例的操作可以參考方法實施例進 行描述。然而，應當理解本公開內容中的電路的操作和方法的實現可以相互獨立。也就是， 所公開的電路實施例可以根據其他方法操作并且所公開的方法實施例可以通過其他電路 實施。
[0104] 本領域技術人員也將容易理解，在保持在本實用新型的范圍內的前提下，材料和 方法可以有所變化。也將理解，本實用新型提供了除用來舉例說明實施例的具體情境之外 的許多可應用的創造性概念。因而，所附權利要求旨在于將這樣的工藝、機器、制造、物質組 成、裝置、方法或者步驟包括在它們的范圍之內。
【權利要求】
1. 一種基準電流生成器電路，其特征在于，包括： 被配置為運載基準電流的基準電流路徑； 第一晶體管，耦合到所述基準電流路徑并且被配置為運載所述基準電流的第一部分， 所述第一晶體管具有被配置為由第一電壓偏置的控制端子；以及 第二晶體管，耦合到所述基準電流路徑并且被配置為運載所述基準電流的第二部分， 所述第二晶體管具有被配置為由第二電壓偏置控制端子； 其中所述第一晶體管和所述第二晶體管彼此并聯耦合；并且 其中在所述第一晶體管中流動的電流的溫度系數與在所述第二晶體管中流動的電流 的溫度系數相反。
2. 根據權利要求1所述的電路，其特征在于，進一步包括被配置為生成帶隙電壓的帶 隙基準電壓生成器電路，并且其中所述第一電壓是從所述帶隙電壓得出的電壓。
3. 根據權利要求1所述的電路，其特征在于，進一步包括被配置為生成第一電流的帶 隙基準電壓生成器電路，并且包括被配置為通過跨二極管接法的晶體管傳送所述第一電流 而生成所述第一電壓的電路。
4. 根據權利要求3所述的電路，其特征在于，進一步包括鏡像電路和附加電路，所述鏡 像電路被配置為生成從所述第一電流鏡像反射的第二電流，所述附加電路被配置為通過跨 電阻器傳送所述第二電流而生成所述第二電壓。
5. 根據權利要求4所述的電路，其特征在于，所述附加電路進一步被配置為通過跨與 所述電阻器串聯耦合的二極管接法的晶體管傳送所述第二電流而生成所述第二電壓。
6. 根據權利要求5所述的電路，其特征在于，所述二極管接法的晶體管具有耦合到所 述第二晶體管的控制端子的控制端子。
7. 根據權利要求1所述的電路，其特征在于，進一步包括： 運算放大器，具有第一輸入端和第二輸入端，所述第一輸入端被配置為接收基準電壓， 所述第二輸入端耦合到并聯耦合的所述第一晶體管和所述第二晶體管；以及 第三晶體管，具有耦合到所述運算放大器的輸出端的控制端子，所述第三晶體管限定 所述基準電流路徑并且與并聯耦合的所述第一晶體管和所述第二晶體管串聯耦合。
8. 根據權利要求7所述的電路，其特征在于，所述運算放大器被配置為向所述運算放 大器的所述第二輸入端供應附加電流，所述電路進一步包括電流源，所述電流源被配置為 生成施加至所述運算放大器的所述第二輸入端的偏移電流，所述偏移電流實質上等于所述 附加電流。
9. 根據權利要求8所述的電路，其特征在于，進一步包括電流鏡像電路，所述電流鏡像 電路包括所述電流源，所述電流鏡像電路被配置為鏡像反射從所述第一電壓得出的電流以 生成所述偏移電流。
10. 根據權利要求1所述的電路，其特征在于，所述第一電壓從帶隙電壓得出并且所述 第二電壓從與絕對溫度成比例的電壓得出。
11. 一種基準電流生成器電路，其特征在于，包括： 輸出晶體管，被配置為運載基準電流； 第一晶體管，與所述輸出晶體管串聯耦合以運載所述基準電流的第一部分； 第二晶體管，與所述輸出晶體管串聯耦合以運載所述基準電流的第二部分； 其中所述第一晶體管和所述第二晶體管彼此并聯耦合； 帶隙基準電壓生成器電路，被配置為生成帶隙基準電壓； 第一偏置電路，被配置為生成用于向所述第一晶體管的控制端子施加的第一偏置電 壓，所述第一偏置電壓從所述帶隙基準電壓得出； 第二偏置電路，被配置為生成用于向所述第二晶體管的控制端子施加的第二偏置電 壓，所述第二偏置電壓根據從在所述帶隙基準電壓生成器電路中流動的電流鏡像反射的、 與絕對溫度成比例的電流生成； 其中在所述第一晶體管中流動的電流的溫度系數與在所述第二晶體管中流動的電流 的溫度系數相反。
12. 根據權利要求11所述的電路，其特征在于，進一步包括： 運算放大器，具有第一輸入端和第二輸入端，所述第一輸入端被配置為接收基準電壓， 所述第二輸入端耦合到并聯耦合的所述第一晶體管和所述第二晶體管；并且 其中所述輸出晶體管具有耦合到所述運算放大器的輸出端的控制端子。
13. 根據權利要求11所述的電路，其特征在于，所述第一偏置電路被配置為通過跨二 極管接法的晶體管傳送在所述帶隙基準電壓生成器電路內的電流而生成所述第一偏置電 壓。
14. 根據權利要求11所述的電路，其特征在于，所述第二偏置電路被配置為通過跨電 阻器傳送所述與絕對溫度成比例的電流而生成所述第二偏置電壓。
15. 根據權利要求14所述的電路，其特征在于，所述第二偏置電路進一步被配置為通 過跨與所述電阻器串聯耦合的二極管接法的晶體管傳送所述與絕對溫度成比例的電流而 生成所述第二偏置電壓。
16. 根據權利要求12所述的電路，其特征在于，所述運算放大器進一步被配置為向所 述運算放大器的所述第二輸入端供應附加電流，所述電路進一步包括電流源，所述電流源 被配置為生成施加至所述運算放大器的所述第二輸入端的偏移電流，所述偏移電流實質上 等于所述附加電流。
17. 根據權利要求16所述的電路，其特征在于，進一步包括電流鏡像電路，所述電流鏡 像電路包括所述電流源，所述電流鏡像電路被配置為鏡像反射從所述第一偏置電壓得出的 電流以生成所述偏移電流。
18. -種基準電流生成器電路，其特征在于，包括： 被配置為運載基準電流的基準電流路徑； 第一晶體管，與所述基準電流路徑串聯耦合以運載所述基準電流； 第二晶體管，與所述第一晶體管串聯耦合以運載所述基準電流； 帶隙基準電壓生成器電路，被配置為生成帶隙基準電壓； 第一偏置電路，被配置為生成用于向所述第一晶體管的控制端子施加的第一偏置電 壓，所述第一偏置電壓從所述帶隙基準電壓得出；以及 第二偏置電路，被配置為生成用于向所述第二晶體管的控制端子施加的第二偏置電 壓，所述第二偏置電壓根據從在所述帶隙基準電壓生成器電路中流動的電流鏡像反射的、 與絕對溫度成比例的電流生成。
19. 根據權利要求18所述的電路，其特征在于，所述第一偏置電路被配置為生成超過 所述帶隙基準電壓的所述第一偏置電壓。
20. 根據權利要求18所述的電路，其特征在于，所述第一偏置電路被配置為通過跨二 極管接法的晶體管傳送在所述帶隙基準電壓生成器電路中流動的電流而生成所述第一偏 置電壓。
21. 根據權利要求18所述的電路，其特征在于，所述第二偏置電壓通過跨電阻器傳送 所述與絕對溫度成比例的電流而形成。
22. 根據權利要求21所述的電路，其特征在于，所述第二偏置電壓進一步通過跨與所 述電阻器串聯耦合的二極管接法的晶體管傳送所述與絕對溫度成比例的電流而形成。
23. 根據權利要求22所述的電路，其特征在于，所述二極管接法的晶體管具有耦合到 所述第二晶體管的控制端子的控制端子。
【文檔編號】G05F1/56GK203909653SQ201420013208
【公開日】2014年10月29日 申請日期:2014年1月2日 優先權日:2014年1月2日
【發明者】劉永鋒 申請人:意法半導體研發(深圳)有限公司