一種阻值調節帶隙電壓電流基準源電路的制作方法
【技術領域】
[0001] 本發明涉及一種阻值調節帶隙電壓電流基準源電路，屬于CMOS模擬電路設計技 術領域。
【背景技術】
[0002] 在半導體工藝的各種不同的器件參數中，雙極型晶體管的特性參數被證實具有最 好的重復性，并且具有能提供正溫度系數和負溫度系數的、嚴格定義的量。盡管MOS器件的 許多參數已被考慮用于基準產生，但是雙極電路還是形成這類電路的核心。帶隙基準電壓 源的基本原理是利用雙極型晶體管基區一發射區電壓Vbe具有負溫度系數，而不同電流密 度偏置下的兩個基區一發射區的電壓差^^^具有正溫度系數的特性。將這兩個電壓線性 疊加從而獲得低溫度系數的基準電壓源。一種常見的基準源電路原理圖如圖1所示，該電 路利用Vbe的負溫飄系數與Λ V BE的正溫飄系數進行補償設計，并最終得到具有近似于0溫 飄的基準電壓VBG。
[0003] 這類電路雖然可得到具有低溫飄系數的基準電壓，但無法同時提供基準電流，在 對基準電流由需求時，則需額外提供一個類似的電路產生基準電流。

【發明內容】

[0004] 本發明的目的是為了克服現有技術的不足，提出一種阻值調節帶隙電壓電流基準 源電路，該基準源電路通過一個帶隙結構，可同時提供基準電壓和基準電流，這樣既降低了 設計復雜度，同時又可減小版圖面積。
[0005] 本發明的目的是通過以下技術方案實現的。
[0006] 本發明的一種阻值調節帶隙電壓電流基準源電路，該基準源電路包括P型晶體管 PU P型晶體管P2、P型晶體管P3、P型晶體管P4、P型晶體管P5、P型晶體管P6、P型晶體 管P7、P型晶體管P8、P型晶體管P9、P型晶體管P10、N型晶體管N1、N型晶體管N2、N型晶 體管N3、N型晶體管N4、N型晶體管N5、N型晶體管N6、雙極型晶體管Q1、雙極型晶體管Q2、 電阻R1、電阻R2、電阻R3、電阻R4和電阻R5 ;
[0007] 其中，P型晶體管Pl、P型晶體管P2、N型晶體管NI、N型晶體管N2四個晶體管組 成了啟動電路；
[0008] P型晶體管Pl、N型晶體管NI、N型晶體管N2通過串聯方式按順序連接在一起，P 型晶體管Pl的柵極與P型晶體管Pl的漏極相連，N型晶體管Nl的柵極與N型晶體管Nl的 漏極相連，N型晶體管N2的柵極與N型晶體管N2的漏極相連，P型晶體管Pl的漏極、N型 晶體管Nl的漏極與P型晶體管P2的柵極相連；
[0009] P型晶體管P3、P型晶體管P4、P型晶體管P5、P型晶體管P6、N型晶體管N3、N型 晶體管N4、N型晶體管N5、N型晶體管N6、雙極型晶體管Q1、雙極型晶體管Q2通過cascade 結構組成了基準源主體結構，P型晶體管P3、P型晶體管P5、電阻R3、N型晶體管N3、N型晶 體管N4、電阻R1、雙極型晶體管Ql通過串聯的方式按順序連接在一起，電阻R5的一端與N 型晶體管M的源極相連，電阻R5的另一端接地（VSS);
[0010] P型晶體管P4、p型晶體管P6、電阻R4、N型晶體管N5、N型晶體管N6、雙極型晶體 管Q2通過串聯方式按順序連接在一起，其中P型晶體管P3的柵極與P型晶體管P4的柵極 連接在一起，P型晶體管P3的柵極、P型晶體管P4的柵極與P型晶體管P5的漏極連接在一 起；P型晶體管P5的柵極與P型晶體管P6的柵極連接在一起，P型晶體管P5的柵極、P型 晶體管P6的柵極與N型晶體管N3的漏極連接在一起，N型晶體管N3的柵極與N型晶體管 N5的柵極連接在一起，N型晶體管N3的柵極、N型晶體管N5的柵極、P型晶體管P6的漏極 以及P型晶體管P2的漏極連接在一起，N型晶體管M的柵極、N型晶體管N6的柵極以及N 型晶體管N5的漏極連接在一起；
[0011] P型晶體管P7、P型晶體管P8、電阻R2按順序串聯，P型晶體管P9與P型晶體管 Pio串聯；
[0012] 電阻R2的一端與P型晶體管P8的漏極相連接，電阻R2的另一端與VSS連接；
[0013] P型晶體管P7的柵極、P型晶體管P9的柵極、P型晶體管P3的柵極以及P型晶體 管P4的柵極連接在一起；
[0014] P型晶體管P8的柵極、P型晶體管PlO的柵極、P型晶體管P5的柵極以及P型晶 體管P6的柵極連接在一起；
[0015] P型晶體管Pl的源極、P型晶體管P3的源極、P型晶體管P4的源極、P型晶體管 P9的源極與VDD連接在一起；
[0016] N型晶體管N2的源極、雙極型晶體管Ql的集電極、雙極型晶體管Q2的集電極與 VSS連接在一起；
[0017] P型晶體管P3的結構尺寸與P型晶體管P4的結構尺寸一致，P型晶體管P5的結 構尺寸與P型晶體管P6的結構尺寸一致，N型晶體管N3的結構尺寸與N型晶體管N5的結 構尺寸一致，N型晶體管M的結構尺寸與N型晶體管N6的結構尺寸一致，以保證基準源電 路兩臂電流保持一致；
[0018] P型晶體管P7與P型晶體管P8組成電流鏡I，P型晶體管P9與P型晶體管PlO組 成電流鏡2 ;
[0019] 電阻Rl的內部包括9段小電阻，該9段小電阻串聯，其中有8段小電阻分別與8 個NMOS管并聯，所有NMOS管通過串聯的方式連接，且NMOS管柵極由38譯碼電路的輸出信 號控制；實際工作時，可通過外部信號通過晶體管的通斷來調節整個串聯電阻的阻值；
[0020] 電阻R2、電阻R5的內部電路結構、工作原理均與電阻Rl的內部結構、工作原理相 同。
[0021] P1、P2、N1、N2四個晶體管組成了啟動電路，其中P1、N1、N2通過串聯方式連接在 一起，并且柵極與漏極相接，PUNl的漏極與P2的柵極相連。在上電過程中，Pl、P2、NI、N2 同時開啟，將N3與N5柵極電壓拉高，將該基準源電路帶出零點，以保證基準源不會工作在 零點。P3、P4、P5、P6、N3、N4、N5、N6、Ql、Q2通過cascade結構組成了基準源主體結構，P3、 P5、電阻R3、N3、N4、電阻RU Ql通過串聯的方式連接在一起，電阻R5 -端與M的源極相 連，另一端接地。P4、P6、R4、N5、N6、Q2同樣通過串聯方式連接在一起，其中P3與P4、P5與 P6、N3與N5、N4與N6的柵極連接在一起，同時結構與尺寸也完全一致以保證電路兩臂電流 保持一致。P7與P8、P9與PlO組成兩個電流鏡像結構，分別為電流鏡1和電流鏡2,輸出基 準電壓Vref與基準電流Iref。其中P7、P8與電阻R2串聯，P9與PlO串聯，P7與P9的柵 極與P3、P4柵極相連，P8與PlO的柵極與P5、P6柵極相連。故該基準源電路可同時提供基 準電壓Vref與基準電流Iref。該結構利用基準電壓Vref具有低溫飄系數、高電源抑制比 的特點，并通過電流鏡2將11放大為額定大小的基準電流Iref。其中為了避免由于工藝偏 差而引起RU R2、R5阻值的變化，進而導致基準電流隨工藝偏差而改變，電路設計時對R1、 R2、R5進行了可控設計，通過38編碼對其阻值進行調制以抵消工藝偏差可能帶來的影響。
[0022] 流經Rl的電流I1的表達式為：
[0023] Ii= V BE2/R5+(Vbe2-Vbei)/R 1= [V BE2+(Vbe2-Vbei) Rg/Rj/R5
[0024] 其中，Vbe2為Q2BE節的電壓，Vbei為QlBE節的電壓，R5為電阻R5的阻值，R 1為電 阻Rl的阻值；
[0025] 在上式變量Vbe2具有負溫度系數，變量（V BE2_VBE1)具有正溫度系數，由此可得具有 正溫度系數變量與具有負溫度系數變量的比例系數K1表達式：
[0026] K1= R5ZR1
[0027] 通過調整K1的值，以抵消溫度對V BE2和（V BE2_VBE1)的影響，從而得到近似零溫飄 系數的電流I1，該電流I1可通過電流鏡1(P7、P8)將其復制，