替換柵極納米線器件的制作方法
【技術領域】
[0001 ] 本發明中描述的技術通常涉及基于納米線的器件，且更具體地涉及基于納米線的場效應晶體管(FET)及其制造技術。
【背景技術】
[0002]柵繞式(GAA)納米線溝道場效應晶體管(FET)可以使部件縮放超過目前的平面互補金屬氧化物半導體(CMOS)技術。由于納米線溝道FET的靜電特性可以超過傳統FET器件，因此所以人們也開始對其感興趣。納米線溝道FET的制造可以包括產生一批納米線且將它們放置在期望的位置(例如，自底向上法)或可以包括各種光刻圖案化過程(例如，自頂向下法)。

【發明內容】

[0003]為了解決現有技術中的問題，本發明提供了一種用于形成納米線場效應晶體管(FET)器件的方法，所述方法包括:在半導體襯底上方提供犧牲層；通過外延工藝在所述犧牲層上方形成納米線；形成圍繞所述納米線的至少一部分的偽柵極，其中，所述納米線的所述部分包括橫向納米線FET的溝道區，所述溝道區連接所述FET的源極和漏極區；以及使用替換柵極替換所述偽柵極，其中，所述替換包括:去除所述偽柵極以暴露所述部分和所述部分下面的所述犧牲層，在去除所述偽柵極之后蝕刻所述犧牲層，所述蝕刻對所述犧牲層具有選擇性以防止去除所述納米線，并且所述蝕刻導致所述納米線的所述部分懸于所述半導體襯底上方，以及形成至少環繞所述納米線的所述部分的所述替換柵極，其中，所述替換柵極沉積在所述部分的所有側上方，使得所述部分不再懸于所述半導體襯底上方。
[0004]在上述方法中，其中，所述橫向納米線FET是柵繞式(GAA) FET，并且其中，所述替換柵極將所述溝道區與所述半導體襯底或介于所述溝道區和所述半導體襯底之間的其他層電隔尚。
[0005]在上述方法中，進一步包括:在所述半導體襯底上方提供緩沖層，所述緩沖層介于所述半導體襯底和所述犧牲層之間；以及使用所述外延工藝生長所述犧牲層、所述納米線和所述緩沖層，其中，所述犧牲層、所述納米線和所述緩沖層生長在鰭結構中。
[0006]在上述方法中，其中，在去除所述偽柵極之后蝕刻所述犧牲層包括:通過蝕刻劑蝕刻位于所述溝道區下方的所述犧牲層的第一部分，其中，去除所述偽柵極將所述犧牲層的所述第一部分暴露于所述蝕刻劑；以及通過所述蝕刻劑蝕刻位于所述源極區或所述漏極區下方的所述犧牲層的第二部分，其中，蝕刻所述第二部分包括在所述源極區或所述漏極區下方蝕刻截切。
[0007]在上述方法中，其中，在去除所述偽柵極之后蝕刻所述犧牲層包括:通過蝕刻劑蝕刻位于所述溝道區下方的所述犧牲層的第一部分，其中，去除所述偽柵極將所述犧牲層的所述第一部分暴露于所述蝕刻劑；以及通過所述蝕刻劑蝕刻位于所述源極區或所述漏極區下方的所述犧牲層的第二部分，其中，蝕刻所述第二部分包括在所述源極區或所述漏極區下方蝕刻截切；基于在蝕刻所述犧牲層中使用的時間量確定在所述源極區或所述漏極區下方延伸的所述蝕刻截切的距離L。
[0008]在上述方法中，其中，在去除所述偽柵極之后蝕刻所述犧牲層包括:通過蝕刻劑蝕刻位于所述溝道區下方的所述犧牲層的第一部分，其中，去除所述偽柵極將所述犧牲層的所述第一部分暴露于所述蝕刻劑；以及通過所述蝕刻劑蝕刻位于所述源極區或所述漏極區下方的所述犧牲層的第二部分，其中，蝕刻所述第二部分包括在所述源極區或所述漏極區下方蝕刻截切；基于在蝕刻所述犧牲層中使用的時間量確定在所述源極區或所述漏極區下方延伸的所述蝕刻截切的距離L ;進一步包括:在所述半導體襯底上方提供緩沖層，所述緩沖層介于所述半導體襯底和所述犧牲層之間，其中，所述距離L確定所述源極區或所述漏極區與所述緩沖層電隔離的程度。
[0009]在上述方法中，其中，在去除所述偽柵極之后蝕刻所述犧牲層包括:通過蝕刻劑蝕刻位于所述溝道區下方的所述犧牲層的第一部分，其中，去除所述偽柵極將所述犧牲層的所述第一部分暴露于所述蝕刻劑；以及通過所述蝕刻劑蝕刻位于所述源極區或所述漏極區下方的所述犧牲層的第二部分，其中，蝕刻所述第二部分包括在所述源極區或所述漏極區下方蝕刻截切；基于在蝕刻所述犧牲層中使用的時間量確定在所述源極區或所述漏極區下方延伸的所述蝕刻截切的距離L ;進一步包括:在所述半導體襯底上方提供緩沖層，所述緩沖層介于所述半導體襯底和所述犧牲層之間，其中，基于所述距離L確定流過所述緩沖層的位于所述源極區和所述漏極區之間的漏電流的量。
[0010]在上述方法中，其中，所述替換柵極包括i)沉積在所述納米線的所述部分上方的高k介電層，及ii)沉積在所述高k介電層上方的金屬層；以及其中，使用原子層沉積(ALD)工藝沉積所述高k介電層和所述金屬層。
[0011]在上述方法中，其中，所述替換柵極包括i)沉積在所述納米線的所述部分上方的高k介電層，及ii)沉積在所述高k介電層上方的金屬層；以及其中，使用原子層沉積(ALD)工藝沉積所述高k介電層和所述金屬層；還包括:在所述半導體襯底上方提供緩沖層，所述緩沖層介于所述半導體襯底和所述犧牲層之間，其中，t sa。小于(2*t hk)，其中，t sa。是所述犧牲層的厚度，且t j是所述高k介電層的厚度，其中，所述高k介電層沉積在所述部分的所有側上方，其中，所述金屬層未沉積在所述部分的所有側上方，以及其中，所述溝道區通過所述高k介電層與所述緩沖層電隔離。
[0012]在上述方法中，其中，通過第二外延工藝提供所述犧牲層，并且其中，所述犧牲層包括II1-V族半導體材料。
[0013]在上述方法中，其中，通過第二外延工藝提供所述犧牲層，并且其中，所述犧牲層包括II1-V族半導體材料；所述II1-V族半導體材料是InP、GaSb、InxAlhAsaiAsxSlvx或
I HxGil1-xASy Sb I—y °
[0014]在上述方法中，其中，通過第二外延工藝提供所述犧牲層，并且其中，所述犧牲層包括IV族半導體材料。
[0015]在上述方法中，其中，通過第二外延工藝提供所述犧牲層，并且其中，所述犧牲層包括IV族半導體材料；所述IV族半導體材料是AlAsxPh或Ge。
[0016]在上述方法中，其中，所述半導體襯底是硅襯底并且所述納米線包括非硅半導體材料。
[0017]在上述方法中，其中，所述半導體襯底是硅襯底并且所述納米線包括非硅半導體材料；所述非硅半導體材料是II1-V族半導體材料。
[0018]在上述方法中，其中，所述半導體襯底是硅襯底并且所述納米線包括非硅半導體材料；所述非硅半導體材料是II1-V族半導體材料；所述II1-V族半導體材料是InAs、InxGa1^As > InSb、InAsxSb1^ 或 InxGahSb。
[0019]在上述方法中，其中，所述半導體襯底是硅襯底并且所述納米線包括非硅半導體材料；所述非硅半導體材料是IV族半導體材料。
[0020]在上述方法中，其中，所述半導體襯底是硅襯底并且所述納米線包括非硅半導體材料；所述非硅半導體材料是IV族半導體材料；所述IV族半導體材料是SixGeh或Ge。
[0021]根據本發明的另一個方面，提供了一種晶體管器件，包括:半導體襯底；器件層，包括源極區和漏極區，所述源極區和所述漏極區通過溝道區連接，所述溝道區包括納米線的至少一部分，其中，所述溝道區形成在緩沖層上方；柵極區，環繞所述納米線的所述至少一部分；以及距離L，位于所述源極區或所述漏極區下方，其中，OLsai,使得位于所述源極區或所述漏極區與所述緩沖層之間的潛在勢壘高于所述晶體管器件的操作電壓。
[0022]根據本發明的又一個方面，提供了一種晶體管器件，包括:半導體襯底；器件層，包括源極區和漏極區，所述源極區和所述漏極區通過溝道區連接，所述溝道區包括具有確定直徑的納米線的至少一部分，其中，所述溝道區形成在緩沖層上方；以及柵極，環繞所述納米線的所述至少一部分，其中，所述柵極包括以共形方式沉積在所述部分的所有側上方的高k介電層，其中，由所述溝道區確定的所述高k介電層的厚度與所述納米線的所述直徑厚度的比率在約1/3和I之間，使得所述源極區或所述漏極區與所述緩沖層之間的潛在勢壘高于所述晶體管器件的操作電壓。
【附圖說明】
[0023]圖1示出了用于制造柵繞式(GAA)橫向納米線場效應晶體管(FET)的示例性步驟。
[0024]圖2A示出了圖案化的半導體襯底，其中，圖案化的半導體襯底可以包括由淺溝槽隔離(STI)材料圍繞的鰭結構。
[0025]圖2B示出了可通過蝕刻半導體鰭結構形成的示例性溝槽。
[0026]圖2C示出了基本形成在半導體襯底上方的示例性外延層。
[0027]圖2D示出了對STI材料的示例性蝕刻，其中，蝕刻可用于暴露溝道層和蝕刻層。
[0028]圖2E示出了可通過蝕刻STI材料形成的額外的示例性結構。
[0029]圖2F示出了基本位于FET的溝道層上方的示例性偽柵極的形成，其中，間隔件材料可以形成在示例性偽柵極的兩端。
[0030]圖2G示出了可以基本形成在FET結構上方的層間介電(ILD)層。
[0031]圖2H示出了示例性偽柵極的去除。
[0032]圖21示出了對蝕刻層的示例性蝕刻。
[0033]圖2J進一步示出了對蝕刻層的示例性蝕刻的各個方面，其中，可改變蝕刻時間以控制FET的源極和漏極區下方的蝕刻截切(etch undercutting)量。
[0034]圖2K示出了沉積在納米線的一部分上方的示例性高k介電層，其中，高k介電層可以形成替換柵極的第一部分。
[0035]圖2L示出了沉積在納米線的一部分上方的示例性金屬柵極層，其中，金屬柵極層可以形成替換柵極的第二部分。
[0036]圖2M示出了示例性GAA橫向納米線