具有應變層的半導體器件的制作方法
【技術領域】
[0001] 本發明設及集成電路器件，更具體地，設及具有應變層的半導體器件。
【背景技術】
[0002] 半導體集成電路（1C)工業已經經歷了快速增長。在該個增長過程中，器件的功能 密度普遍增加，而器件部件尺寸或幾何尺寸減小。該種按比例縮小工藝通常通過提高生產 效率、降低成本和/或改進性能而提供益處。該種按比例縮小也增大了加工和制造1C的復 雜度，并且為了實現該些進步，需要1C制造中的類似的發展。
[0003] 同樣地，對1C的增大的性能和縮小幾何尺寸的需求已經促使多柵極器件的引入。 該些多柵極器件包括多柵極罐式晶體管，也稱為FinFET器件，因為溝道形成在從襯底延伸 的"罐"上。FinFET器件可W允許縮小器件的柵極寬度，同時提供位于包括溝道區的罐的側 部和/或頂部上的柵極。
[0004] 用于改進半導體器件的性能的另一種方式是對器件的相關區域提供應力或應變。 控制提供在區域中的應力是改進FET器件中的少數載流子遷移率的有效方式。當對半導體 器件的溝道施加應力時，可W影響載流子遷移率，并且由此改變器件的跨導和開啟電流。例 如，拉伸應力可有益于NFET器件允許通過溝道區的增大的載流子（例如，空穴）遷移率。相 反，壓縮應力可W有益于P陽T器件。

【發明內容】

[0005] 為了解決現有技術中存在的問題，本發明提供了一種半導體器件，包括；襯底， 包括至少一個罐；至少一個柵極堆疊件，形成在所述至少一個罐的頂面上；第一層間介電 (ILD)層，形成在所述至少一個罐的頂面上；應變層，至少形成在所述至少一個柵極堆疊件 的頂面上；其中，所述應變層配置為對所述至少一個柵極堆疊件提供應變力。
[0006] 在上述半導體器件中，其中，所述半導體器件還包括；第二ILD層，形成在所述應 變層上方。
[0007] 在上述半導體器件中，其中，所述應變層配置為在垂直于所述至少一個罐的頂面 的方向上對所述至少一個柵極堆疊件提供應變力。
[000引在上述半導體器件中，其中，所述應變層包括氧化娃和氧化錯中的至少一種。
[0009] 在上述半導體器件中，其中，所述半導體器件還包括；至少一個源極/漏極區，設 置在所述至少一個罐中。
[0010] 在上述半導體器件中，其中，所述至少一個柵極堆疊件包括柵極介電材料和柵電 極層。
[0011] 在上述半導體器件中，其中，所述應變層形成在所述至少一個柵極堆疊件和所述 第一ILD層上方。
[0012] 根據本發明的另一方面，提供了一種制造半導體器件的方法，包括；提供半導體襯 底；在所述半導體襯底中形成至少一個罐；在所述至少一個罐上方形成至少一個柵極堆疊 件；在所述半導體襯底上方形成第一層間介電（ILD)層；W及在所述至少一個柵極堆疊件 上方形成應變層；其中，所述應變層配置為對所述至少一個柵極堆疊件提供應變力。
[0013] 在上述方法中，其中，所述應變層配置為在垂直于所述至少一個罐的頂面的方向 上對所述至少一個柵極堆疊件提供應變力。
[0014] 在上述方法中，其中，形成所述應變層的步驟還包括；在所述至少一個柵極堆疊件 上方形成預應變層；在所述預應變層上方形成第二ILD層；W及處理所述第二ILD層和所 述預應變層，從而使得所述預應變層轉變成所述應變層。
[0015] 在上述方法中，其中，形成所述應變層的步驟還包括；在所述至少一個柵極堆疊件 上方形成預應變層；在所述預應變層上方形成第二ILD層；W及處理所述第二ILD層和所 述預應變層，從而使得所述預應變層轉變成所述應變層，其中，所述預應變層包括娃和錯中 的至少一種。
[0016] 在上述方法中，其中，形成所述應變層的步驟還包括；在所述至少一個柵極堆疊件 上方形成預應變層；在所述預應變層上方形成第二ILD層；W及處理所述第二ILD層和所 述預應變層，從而使得所述預應變層轉變成所述應變層，其中，所述預應變層包括娃和錯中 的至少一種，其中，所述應變層包括氧化娃和氧化錯中的至少一種。
[0017] 在上述方法中，其中，形成所述應變層的步驟還包括；在所述至少一個柵極堆疊件 上方形成預應變層；在所述預應變層上方形成第二ILD層；W及處理所述第二ILD層和所 述預應變層，從而使得所述預應變層轉變成所述應變層，其中，所述預應變層包括娃和錯中 的至少一種，其中，所述應變層包括氧化娃和氧化錯中的至少一種，其中，所述處理的步驟 還包括用過氧化氨處理所述第二ILD層和所述預應變層。
[0018] 在上述方法中，其中，在形成所述第一ILD層之后形成所述至少一個柵極堆疊件。
[0019] 在上述方法中，其中，在形成所述第一ILD層之后形成所述至少一個柵極堆疊件， 其中，形成所述至少一個柵極堆疊件的步驟還包括；在所述半導體襯底上方形成至少一個 多晶娃堆疊件；在形成所述第一ILD層之后，拋光所述至少一個多晶娃堆疊件和所述第一 ILD層；去除所述至少一個多晶娃堆疊件W形成至少一個溝槽；W及在所述至少一個溝槽 內形成所述至少一個柵極堆疊件。
[0020] 在上述方法中，其中，在形成所述第一ILD層之前形成所述至少一個柵極堆疊件。
[0021] 在上述方法中，其中，所述方法還包括；在所述半導體襯底上方形成淺溝槽隔離 (STI)層。
[0022] 在上述方法中，其中，所述方法還包括；在所述半導體襯底上方形成至少一個源極 /漏極區。
[0023] 在上述方法中，其中，所述方法還包括；在所述半導體襯底上方形成至少一個源極 /漏極區，其中，通過外延工藝形成所述至少一個源極/漏極區。
[0024] 在上述方法中，其中，形成所述至少一個柵極堆疊件的步驟包括：形成柵極介電材 料；W及形成柵電極層。
【附圖說明】
[0025] 當結合附圖進行閱讀時，從W下詳細描述可最佳地理解本發明的各方面。應該強 調的是，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部 件的尺寸可w任意地增大或減小。
[0026] 圖1示出了根據本發明的一個或多個方面的半導體器件的實施例的立體圖；
[0027] 圖2示出了根據本發明的各個方面的示出制造FinFET的方法的流程圖擬及 [002引圖3A至圖9示出了根據本發明的實施例的處于各個制造階段的FinFET的各個立 體圖和截面圖。
【具體實施方式】
[0029] 應該理解，W下公開內容提供了許多用于實現本發明的不同特征的不同實施例或 實例。下面描述了組件和布置的具體實例W簡化本發明。當然，該些僅僅是實例，而不旨在 限制本發明。例如，在W下描述中，在第二部件上方或者上形成第一部件可W包括第一部件 和第二部件W直接接觸的方式形成的實施例，并且也可W包括在第一部件和第二部件之間 可W形成額外的部件，從而使得第一部件和第二部件可W不直接接觸的實施例。此外，本發 明可在各個實例中重復參考標號和/或字符。該重復是為了簡單和清楚的目的，并且其本 身不指示所討論的各個實施例和/或配置之間的關系。
[0030] 圖1示出了半導體器件100。半導體器件100包括Fin陽T型器件。半導體器件 100可W是n型Fin陽T或P型Fin陽T。半導體器件100可W包括在諸如微處理器、存儲器 件的1C和/或其他1C中。器件100包括襯底102、多個罐104、多個隔離結構106和設置 在每個罐104上的柵極結構108。每個罐104均包括表示為110的源極/漏極區，其中，在 罐104中、上和/或周圍形成源極或漏極部件。罐104的溝道區位于柵極結構108下面并 且表示為112。
[0031] 襯底102可W是娃襯底。可選地，襯底102可W包括；其他元素半導體，諸如錯；化 合物半導體，包括碳化娃、神化嫁、磯化嫁、磯化銅、神化銅和/或鋪化銅；合金半導體，包括 SiGe、GaAsP、AlInAs、AlGaAs、GalnAs、GalnP和 / 或GalnAsP;或它們的組合。在又一些可 選實施例中，襯底102是絕緣體上半導體（SOI)襯底。
[0032]隔離結構106可W由氧化娃、氮化娃、氮氧化娃、氣滲雜的娃酸鹽玻璃（FSG)、低k 介電材料和/或其他合