半導體器件收縮尺寸的封裝結構及方法
【技術領域】
[0001]本發明屬于半導體封裝技術領域，尤其涉及一種半導體器件收縮尺寸的封裝結構及方法。
【背景技術】
[0002]隨著半導體技術的不斷進步，特征尺寸的工藝節點越來越小，產品性能呈指數提高，但同時制造成本也基本呈指數上升。在激烈的市場競爭中，要求從業者既要不斷革新工藝節點，跟上市場的腳步，同時也需要充分挖掘現有工藝的潛力，以獲得性價比更佳的產品。因此，業界往往會在原有的工藝基礎上，嘗試進行一定比例(一般在80%?95%之間)的尺寸收縮(Shrink)，由此便可在不增加或增加極少成本的情況下，增加一晶圓上可制造芯片的數量，進一步提高產品的性能。
[0003]所謂晶圓級封裝(WLP)工藝是指不對晶圓進行切割，直接在整片晶圓上實施封裝，因此具有成本更低、封裝時間更短等優點。如圖1a所示，在原有工藝生產的第一產品的頂層金屬層中設置與WLP工藝上的PAD (焊盤)對應的圖案PAD-1，WLP工藝上的PAD通過所述第一產品上的圖案PAD-1對第一產品進行對位封裝。然而，如圖1b所示，采用WLP工藝對在原有的工藝基礎上進行尺寸收縮的第二產品進行封裝，第二產品收縮后由于WLP工藝上的PAD無法與收縮后的第二產品一一對應，導致WLP工藝上的PAD位置與第二產品的頂層金屬層中設置的圖案PAD-2發生變化，因此WLP工藝上的PAD無法通過所述第二產品上的圖案PAD-2對第二產品進行對位封裝。業界通常做法是對收縮后的第二產品重新調試整個WLP工藝，進行性能測試，這無疑增加了性能測試中的不穩定因素，且浪費大量的時間，延長了新產品開發的周期。
[0004]為此，本發明需要提供一種方法，使收縮后的產品完全可以采用原有的封裝工藝進行封裝，以解決上述問題。
【發明內容】
[0005]本發明的目的在于提供一種半導體器件收縮尺寸的封裝結構及方法，使收縮后的產品完全可以采用原有的封裝工藝進行封裝，以解決上述問題。
[0006]為了解決上述問題，本發明提供一種半導體器件收縮尺寸的封裝方法，包括如下步驟:
[0007]提供一用于制作第一產品的半導體基底，在所述半導體基底上制作按照所述第一產品的尺寸進行收縮的第二產品，所述第二產品具有位于頂部的第一頂層金屬層；
[0008]在所述第二產品上淀積一介質層，并在位于所述第一頂層金屬層上的介質層中打開一第一孔;
[0009]淀積金屬，在所述第一孔內填充滿金屬以形成一第一焊盤，并在所述第一焊盤以及介質層的表面上形成一第二頂層金屬層，采用光刻工藝保留用于連接所述第二產品的第一焊盤到所述第一產品的第二焊盤之間區域的第二頂層金屬層；
[0010]在所述第二頂層金屬層以及暴露出的介質層的表面上覆蓋一絕緣層，并在所述絕緣層中制作所述第二焊盤；
[0011]采用所述第一產品的晶圓級封裝測試工藝對準所述第二焊盤，對包括所述半導體基底及位于所述半導體基底上的各部分進行封裝測試。
[0012]進一步的，所述第二產品的尺寸收縮為第一產品的85%?97%。
[0013]優選的，所述第二產品的尺寸收縮為第一產品的95%。
[0014]優選的，所述第一焊盤和第二焊盤的特征尺寸為30-100 μ m。
[0015]進一步的，所述半導體基底至少包括半導體器件層以及在所述半導體器件層中形成的金屬互連層。
[0016]進一步的，所述第一產品為LDM0S、CM0S、MS、LG、CIS、EEPROM或FLASH中的任意一種。
[0017]進一步的，在所述半導體器件收縮尺寸的封裝方法中，在形成所述介質層的步驟后，還包括在所述介質層上形成一抗反射涂層，在所述介質層和抗反射涂層中打開所述第一孑U
[0018]進一步的，淀積金屬，在所述第一孔內填充滿金屬以形成所述第一焊盤，并在所述第一焊盤以及抗反射涂層的表面上形成所述第二頂層金屬層，采用光刻工藝保留用于連接所述第一焊盤至所述第一產品的第二焊盤之間區域的第二頂層金屬層。
[0019]本發明為達到另一目的，還提供一種半導體器件收縮尺寸的封裝結構，包括:
[0020]一用于制作第一產品的半導體基底；
[0021]按照所述第一產品的尺寸進行收縮的第二產品，所述第二產品位于所述半導體基底上，且所述第二產品具有位于頂部的第一頂層金屬層；
[0022]一介質層，位于所述第二產品上；
[0023]第一焊盤，位于所述第一頂層金屬層上的介質層中；
[0024]一第二頂層金屬層，位于所述第一焊盤及介質層的表面上且用于連接所述第一焊盤到所述第一產品的第二焊盤的之間區域；
[0025]一絕緣層，位于所述第二頂層金屬層以及暴露出的介質層的表面上；
[0026]一第二焊盤，位于所述絕緣層中；
[0027]—封裝體，采用所述第一產品的晶圓級封裝測試工藝對準所述第二焊盤將所述半導體基底及位于所述半導體基底上的各部分進行塑封。
[0028]進一步的，在所述半導體器件收縮尺寸的封裝結構中，還包括位于所述介質層和第二頂層金屬層間的一抗反射涂層，所述第一焊盤還位于所述抗反射涂層中。
[0029]與現有技術相比，本發明公開的半導體器件收縮尺寸的封裝方法包括如下步驟:提供一用于制作第一產品的半導體基底，在所述半導體基底上制作按照所述第一產品的尺寸進行收縮的第二產品，所述第二產品具有位于頂部的第一頂層金屬層；在所述第二產品上淀積一介質層，并在位于所述第一頂層金屬層上的介質層中打開一第一孔；淀積金屬，在所述第一孔內填充滿金屬以形成一第一焊盤，并在所述第一焊盤以及介質層的表面上形成一第二頂層金屬層，采用光刻工藝保留用于連接所述第二產品的第一焊盤到所述第一產品的第二焊盤之間區域的第二頂層金屬層；在所述第二頂層金屬層以及暴露出的介質層的表面上覆蓋一絕緣層，并在所述絕緣層中制作所述第二焊盤；采用所述第一產品的晶圓級封裝測試工藝對準所述第二焊盤，對包括所述半導體基底及位于所述半導體基底上的各部分進行封裝測試，因此本發明通過增加第二產品中的第一焊盤以及用于連接第二產品的第一焊盤和第一產品中的第二焊盤的第二頂層金屬層作為過渡層，將尺寸收縮后的焊盤位置重新轉換為原有產品的焊盤位置，使尺寸收縮后的產品完全可以采用原有的封裝工藝進行封裝，節省了封裝調試所用的時間，可大幅縮短產品開發周期。
[0030]此外，由于不需要重新調試工藝，而是采用統一的原有封裝工藝，相應減少了新產品開發過程中的不確定因素，可更好的將尺寸縮小后的產品與原有產品進行性能對比。
【附圖說明】
[0031]圖1a為現有技術中的晶圓級封裝工藝對第一產品進行封裝的焊盤對位俯視示意圖；
[0032]圖1b為現有技術中的晶圓級封裝工藝對尺寸收縮后的第二產品進行封裝的焊盤對位時位置和大小發生變化的俯視示意圖；
[0033]圖2為本發明一實施例中的半導體器件收縮尺寸的封裝方法的流程示意圖；
[0034]圖3a至圖3d為本發明一實施例中的半導體器件收縮尺寸的封裝方法的側面結構示意圖。
【具體實施方式】
[0035]為使本發明的上述目的、特征和優點能夠更加明顯易懂，下面結合附圖對本發明的【具體實施方式】做詳細的說明。
[0036]在下面的描述中闡述了很多具體細節以便于充分理解本發明。但是本發明能夠以很多不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發明內涵的情況下做類似推廣，因此本發明不受下面公開的具體實施的限制。
[0037]圖3d示出了本發明優選實施例中半導體器件收縮尺寸的封裝結構的截面示意圖。如圖3d所示，所述半導體器件收縮尺寸的封裝結構包括:一用于制作第一產品A的半導體基底100 ;按照所述第一產品A的尺寸進行收縮的第二產品B，所述第二產品B位于所述半導體基底100上，且所述第二產品B具有位于頂部的第一頂層金屬層102 介質層104，所述介質層104位于所述第二產品B上；第一焊盤106，所述第一焊盤106位于所述第一頂層金屬層102上的介質層104中；一第二頂層金屬層108，所述第二頂層金屬層108位于所述第一焊盤106及介質層104的表面上且用于連接所述第一焊盤106到所述第一產品A的第二焊盤的之間區域；一絕緣層110，所述絕緣層110位于所述第二頂層金屬層108以及暴露出的介質層104的表面上；一第二第二焊盤112，所述第二第二焊盤112位于所述絕緣層110中；一封裝體114，所述封裝體114采用所述第一產品A的晶圓級封裝測試工藝，對準所述第二焊盤112將所述半導體基底100及位于所述半導體基底100上的各部分進行塑封。位于所述半導體基底100上的各部分分別為所述第二產品B、介質層104、第一焊盤106、第二頂層金屬層108、絕緣層110和第二焊盤112。
[0038]進一步的，所述半導體器件收縮尺寸的封裝結構還包括一抗反射涂層104-1，所述抗反射涂層104-1位于所述介質層104和第二頂層