專利名稱：具有多級管線結構的高速同步半導體存儲器及其操作方法
技術領域：
本發明涉及半導體存儲器集成電路，更具體地說，涉及高速操作的同步管線(pipeline)半導體存儲器。
背景技術：
隨著計算機、通信、及其它應用中的電子系統在容量和操作速度上的提高，其中使用的半導體存儲器也必須提高容量和操作速度，以滿足系統的要求。例如，高速靜態隨機存取存儲器(SRAM)是用在計算機和通信應用中非常重要的高速緩沖存儲器。因為數據處理器按極高的速度操作，所以需要快速操作的高速緩沖存儲器，以便提供改善的系統性能。已經公開了雙數據速率(double data rate)和管線脈沖串(pipelined burst)方法，作為提高操作速度的辦法，以滿足系統要求。
圖1和2分別為現有技術的同步半導體存儲器的方框圖和相關的時序圖。圖1和2所示的現有系統由向Leach等在1999年7月13日頒發的美國專利第5923615(Leach)號中公開。在Leach專利中，同步管線脈沖串存儲器沒有附加管線級按快速時鐘速度操作。存儲器構建為包括地址輸入緩沖器22、地址寄存器24、同步控制電路26、數據寄存器28、數據輸出緩沖器30、異步存儲器核心部分(core)40。地址寄存器24在第一個循環期間鎖存脈沖串地址，并將鎖存的脈沖串地址發送給包括多個存儲單元的異步存儲器核心部分40的輸入端。
一直到第三個循環才鎖存異步存儲器核心部分40發送出的輸出數據。第三個循環在依次緊隨第一個循環的、周期時鐘信號的第二個循環之后產生。結果，Leach的脈沖串操作循環通過確保字線(Word line)的激活和位線(bitline)的區別之間較長的時間，根據典型的管線規則較好地保證了檢測(sensing)操作。但是遺憾的是，Leach沒能降低存儲器的循環時間，因為一直到周期時鐘信號的第三個循環、才在來自同步控制電路26的鎖存信號的激活時刻鎖存從存儲單元輸出的數據。由此，Leach存儲器的循環時間由從初始化外部時鐘信號到鎖存數據寄存器中的數據期間所花的時間確定。如果操作循環時間短于預設的時間，則有可能發生數據鎖存錯誤和不穩定的檢測操作。
在同步管線存儲器領域，仍在不斷地研究獲得較短的循環時間的辦法。盡管傳統的管線操作，如圖3所示的那些，在該領域是公知的，但是在本申請中仍將概要描述，以便提供對本發明的不同方面和實施例的更為透徹的理解。
圖3示出兩級同步管線存儲器的一般讀操作的時序。參照圖3，如果在外部時鐘信號XCLK的第一個循環T1期間輸入外部地址XADD，則在第一個循環期間分別將地址解碼為行和列選擇信號SWL、Yi。然后將行和列選擇信號SWL、Yi發送到存儲單元陣列。行和列選擇信號SWL、Yi操作以選擇相應的存儲單元，這樣所選存儲單元的電荷(charge)將與相應共享的數據線SDL、/SDL共享。
在電荷與數據線SDL、/SDL共享之后，塊檢測放大器BSA(或第一檢測放大器)響應輸入的檢測放大器使能(enable)信號PSA1，開始其操作。塊檢測放大器檢測并放大數據線SDL、/SDL中所產生的電壓電平的差，并將該放大的信號作為所選存儲單元的單元數據(或存儲信息)提供給主數據線MDL、/MDL。更具體地說，單元數據通過通常連接到主數據線MDL、/MDL的輸出緩沖器被鎖存到與輸出緩沖器的末端相連接的數據寄存器。
數據寄存器響應在外部時鐘信號XCLK的第二個循環期間發送的第二時鐘信號，將鎖存的單元數據移位到輸出驅動器。單元數據由輸出驅動器驅動，然后輸出到外部數據輸入/輸出端I/O。在該電路中，循環時間由從外部時鐘信號的轉換到鎖存數據到數據寄存器的時間確定。時鐘對數據的速度確定為從第二個時鐘信號Kdata的激活到通過輸出驅動器將在數據寄存器鎖存的數據向外部輸出的時間。
因此，該兩級同步管線存儲器受限于其減少循環時間的能力，因為它花費較長的時間用于將單元數據鎖存到數據寄存器。從而，仍舊需要一種替代的存儲器結構和方法，能夠通過縮短外部時鐘信號的轉換和鎖存數據到數據寄存器之間的時間來減少循環時間。

發明內容
本發明的一個目的是提供一種具有降低的循環時間和快速操作循環的半導體存儲器。
本發明的另一個目的是提供一種用于操作具有降低的循環時間的半導體存儲器的方法。
本發明的再一個目的是提供一種具有減少在外部時鐘信號發送之后鎖存數據到數據寄存器的時間的結構的高速同步半導體存儲器。
本發明的又一個目的是提供一種操作具有減少的緊隨外部時鐘信號之后鎖存數據到數據寄存器的時間的高速同步半導體存儲器的方法。
根據本發明優選實施例的半導體存儲器包括三級或更多級管線。該半導體存儲器包括兩級管線的基本結構，還額外包括檢測放大器和共用數據線之間的數據寄存器。
根據本發明優選實施例的操作半導體存儲器的方法，通過在第一時鐘循環期間將塊檢測放大器的輸出數據鎖存到與輸出緩沖器的前端相連接的第一數據寄存器進行。然后在第二時鐘循環期間將鎖存的數據鎖存到與輸出緩沖器的末端相連接的第二數據寄存器。在第三時鐘循環期間通過輸出驅動器將存儲在第二數據寄存器中的數據輸出到外部。


通過下面結合附圖對優選實施例的詳細描述，將獲得對本發明的屬性和目的更為全面的理解，其中圖1為依據現有技術的同步半導體存儲器的方框圖；圖2為說明圖1的同步半導體存儲器的操作循環的時序圖；圖3為說明傳統的兩級同步半導體存儲器的讀操作的時序圖；圖4為說明依據本發明的一個實施例構建的同步半導體存儲器的方框圖；圖5為圖4的半導體器件的讀操作的時序圖；圖6為進一步說明圖4的半導體存儲器的結構的方框圖；圖7為說明在圖6中以塊形式示出的塊檢測放大器和第一數據寄存器的結構的示意電路圖；以及圖8為在圖4和6中以塊形式示出的半導體存儲器的數據輸出緩沖器、第二數據寄存器、輸出驅動器的示意電路圖。
具體實施例方式
參照圖4，根據本發明優選實施例構建的同步半導體存儲器包括時鐘緩沖器100、地址緩沖器110、解碼器120、存儲單元陣列130、塊檢測放大器140、第一數據寄存器150、輸出緩沖器160、第二數據寄存器170、以及輸出驅動器180。
時鐘緩沖器100接收外部時鐘XCLK并產生第一、第二和第三時鐘。地址緩沖器110響應第一時鐘，接收、緩沖、并輸出外部地址XADD。解碼器120將從地址緩沖器110輸出的行和列地址解碼，并產生行選擇信號SWL和列選擇信號Yi。存儲單元陣列130包括位于各對字線和位線之間交叉位置的多個存儲單元。存儲在通過使能行選擇信號SWL和列選擇信號Yi而選擇的存儲單元中的電荷與共享的(或共用的)數據線SDL、/SDL共享。
響應在外部時鐘XCLK的第一時鐘循環期間轉換的檢測放大器使能信號PSA1，塊檢測放大器140檢測并放大在共享的數據線SDL、/SDL上產生的電壓的電平差。塊檢測放大器140然后將放大的差輸出，作為表明存儲在所選存儲單元中的信息的單元數據。第一數據寄存器150鎖存從塊檢測放大器140輸出的單元數據，并響應在第二時鐘信號期間轉換的第二時鐘PSA2，將鎖存的單元數據輸出到主數據線MDL、/MDL。
輸出緩沖器160與主數據線MDL、/MDL相連接，以緩沖和輸出單元數據的輸出電平到輸出端DataA、/DataA。第二數據寄存器170鎖存在輸出端DataA、/DataA的數據，并響應在第三時鐘循環期間發送的第三時鐘Kdata將鎖存的數據輸出到輸出端DataC、/DataC。輸出驅動器180與第二數據寄存器170的DataC、/DataC端相連，并將來自第二數據寄存器170的數據作為讀輸出數據DQ輸出。存儲單元陣列130最好構建為劃分成多個服務塊的一組陣列。但是，在本發明中存儲單元陣列的具體排列和結構并不重要。
如圖4所示，第一數據寄存器150設置在塊檢測放大器140的末端和主數據線MDL、/MDL之間。因此，根據本發明的優選實施例，在傳統的兩級管線結構的塊檢測放大器140(和共用的數據線SDL、/SDL)以及主數據線MDL、/MDL之間設置一附加的數據寄存器。換句話說，將一附加的管線級添加到了傳統的兩級管線結構中。因此，在外部時鐘的第一時鐘循環期間，塊檢測放大器的輸出數據被鎖存到與輸出緩沖器160的前端相連接的第一數據寄存器150。在第二時鐘循環期間，該鎖存的數據被鎖存到與輸出緩沖器160的輸出端相連接的第二數據寄存器170。在第三時鐘循環期間，將鎖存到第二數據寄存器170的數據通過輸出驅動器180向外輸出。
圖5是在依據圖4構建的半導體存儲器中數據讀操作的時刻流程。在圖5中，水平軸表示時間，垂直軸表示各種信號的電壓電平。參照圖5，一外部地址XADD施加到半導體存儲器。如果在外部時鐘信號XCLK的第一時鐘循環T1期間第一外部地址A1轉換，則在第一時鐘循環T1期間行選擇信號SWL和列選擇信號Yi從行和列解碼器輸出。通過使能行選擇信號SWL和列選擇信號Yi選出存儲單元，并且存儲在所選存儲單元中的電荷形成到相應的數據線SDL、/SDL上。如果在第一時鐘循環T1期間檢測放大器使能信號PSA1也發送到塊檢測放大器140，則在數據線SDL、/SDL上出現的單元數據被鎖存到第一數據寄存器150。如果在第二時鐘循環T2期間第二時鐘PSA2轉換，則將鎖存的單元數據輸出到主數據線MDL、/MDL上。
如圖5所示，在主數據線MDL、/MDL上所示的數據在輸出緩沖器160的輸出端DataA、/DataA上被稍微延遲。輸出端DataA、/DataA的數據鎖存到第二數據寄存器170。在第三時鐘循環T3期間將要由第三時鐘Kdata鎖存的數據被移位并出現在第二數據寄存器170的輸出端DataC、/DataC上。讀輸出數據DQ在第三時鐘循環T3的開始處通過輸入/輸出端I/O由與輸出端DataC、/DataC相連接的輸出驅動器180管線輸出。
從圖5的讀操作時序圖可以看出，根據本發明優選實施例的循環時間與在圖3中所示的現有技術的循環時間不同。在圖3中，循環時間由從外部時鐘信號XCLK的發送到將塊檢測放大器的輸出數據鎖存到設置在輸出緩沖器的末端的數據寄存器170(與圖4中的第二數據寄存器相當)的時間來確定。但是，在其時序操作如圖5所示的本發明的優選實施例中，循環時間由在外部時鐘信號XCLK發送之后、數據被鎖存到第一數據寄存器150時所花費的時間確定。因此，通過比較這些時序圖，可以清楚地看出本發明的循環時間短于現有技術的循環時間。更具體地說，與現有技術相比，附加到傳統兩級管線結構上的一級管線使得可能縮短從檢測放大器輸出的數據到達主數據線MDL、/MDL所花費的時間。也可以縮短從主數據線MDL、/MDL通過輸出緩沖器160到達第二數據寄存器170的時間。
圖6是說明圖4的半導體存儲器的一部分的電路圖。參照圖6，根據本發明實施例的半導體存儲器包括通過塊檢測放大器陣列140與輸出驅動器180相連接的存儲單元陣列塊130。第一數據寄存器陣列150排列在塊檢測放大器的輸出端并向輸出緩沖器160輸出數據。第二數據寄存器陣列170從輸出緩沖器160接收數據。
如圖所示，如果存儲單元陣列130構建為包括多個單元陣列塊130-1、...、130-n，則塊檢測放大器140也構建為包括多個相應的塊檢測放大器陣列140-1、...、140-n。類似地，第一數據寄存器150包括多個第一數據寄存器陣列150-1、...、150-n。第一數據寄存器陣列150-1、...、150-n設置在多個主數據線MDL1和/MDL1、MDL2和/MDL2、...、MDLn和/MDLn的前端。輸出緩沖器160的多個輸出緩沖器160-1、160-2、...、160-n的每一個與相對應的主數據線對MDL1和/MDL1、MDL2和/MDL2、...、或MDLn和/MDLn相連接。第二數據寄存器170構建為包括多個第二數據寄存器陣列170-1、170-2、...、170-n，每一個連接在輸出驅動器180的多個輸出驅動器180-1、180-2、...、180-n中的相對應的一個的前端。
參照圖5和6，根據本發明的該實施例，將一級管線結構添加到了現有技術的兩級管線結構中。按這種方式構建，第一數據寄存器陣列150-1、...、150-n與在第二時鐘循環T2期間輸入的第二時鐘PSA2相對應。第二數據寄存器陣列170-1、...、170-n與在第三時鐘循環T3期間輸入的第三時鐘Kdata相對應。
圖7是說明圖6的半導體存儲器的塊檢測放大器140-i和第一數據寄存器150-i的內部結構的示意電路圖。圖7是說明圖6的半導體存儲器的數據輸出緩沖器160-i、第二數據寄存器170-i和輸出驅動器180-i的內部結構的示意電路圖。參照圖7，塊檢測放大器140-i構建為包括多個p溝道型MOS(PMOS)三極管P1-P11、多個n溝道型MOS(NMOS)三極管N1-N7、和CMOS反相器I1。
第一、第二、和第三PMOS三極管P1、P2、P3具有柵極，用于接收預電荷信號PRECH_SDL以預充電數據線SDL、/SDL。第一和第二NMOS三極管N1、N2具有分別連接到第四和第五PMOS三極管P4、P5以及連接到數據線SDL、/SDL的柵極。與檢測放大器使能信號PSA1相對應的第三NMOS三極管N3用作第一檢測放大器，以放大在數據讀操作期間預充電數據線SDL、/SDL之間生成的電壓差。第六、第七、和第八PMOS三極管P6、P7、P8每一個具有設置用于接收檢測放大器使能信號PSA1的柵極，并且當第一檢測放大器操作時運行，以便預充電第一檢測放大器的輸出端。
第九PMOS三極管P9屬于第二檢測放大器的一部分，并具有用于通過反相器I1接收檢測放大器使能信號PSA1的柵極。第六和第七NMOS三極管N6、N7包括分別連接到第二檢測放大器的輸出端SAO、/SAO的漏極。當第二檢測放大器操作時，這些三極管N6、N7運行以便將第二檢測放大器的輸出端SAO、/SAO固定在接地電壓電平(0V)。
第一數據寄存器150-i構建為包括六個附加的反相器I2-I7、兩個附加的PMOS三極管P12、P13、以及8個附加的NMOS三極管N8-N15。第四和第五反相器I4、15的輸入和輸出端連接在一起，從而形成反相鎖存器L1。第二反相器I2、第十二PMOS三極管P12、以及第八和第九NMOS三極管N8、N9相互連接在一起，形成自鎖存驅動電路。該自鎖存驅動電路用于將在第二檢測放大器的第一輸出端SAO出現的數據自鎖存到鎖存端LAT1，而無需外部控制信號。第三反相器I3、第十三PMOS三極管P13、以及第十和第十一NMOS三極管N10、N11類似地用作自鎖存驅動電路，以便將在第二檢測放大器的第二輸出端/SAO出現的數據自鎖存到互補鎖存端/LAT1。
第十二NMOS三極管N12具有用于接收第二時鐘PSA2的柵極、以及連接到主數據線MDL的漏極。第十三NMOS三極管N13具有與第十二NMOS三極管N12的源極相連接的漏極、以及與第六反相器I6的輸出端相連接的柵極。第六反相器I6的輸入端與鎖存端LAT1相連接。該電路用作中間級驅動電路，以響應第二時鐘PSA2，將鎖存的數據發送到第一數據寄存器的末端。類似地，第十四和第十五NMOS三極管N14、N15也用作中間級驅動電路。使用這兩個電路，在使第二時鐘PSA2達到高電平之前，主數據線MDL、/MDL被預充電到高電壓電平(即，供電電壓)。
現在參照圖8，輸出緩沖器160-i緩沖并輸出來自主數據線MDL、/MDL的輸入數據。輸出緩沖器160-i具有4個附加的反相器I8、I9、I10和I11、2個附加的PMOS三極管P14和P15，2個附加的NMOS三極管N16和N17、一個延遲單元D1、以及一個NOR(或非)門NOR1。第八反相器I8、第十六NMOS三極管N16、以及第十四PMOS三極管P14用于響應通過延遲單元D1發送的NOR門NOR1的輸出，將主數據線MDL預充電到高電平。與此類似，第九反相器I9、第十七NMOS三極管N17、以及第十五PMOS三極管P15用于響應通過延遲單元D1發送的NOR門NOR1的輸出，將主數據線/MDL預充電到高電平。
第二數據寄存器170-i與輸出緩沖器160的輸出端DataA、/DataA相連接。第二數據寄存器170-i具有3個附加的反相鎖存器L2、L3和L4、以及用作自鎖存驅動電路的反相器、兩個PMOS三極管P16和P17、4個附加的NMOS三極管N18-N21、第一門電路G1、G2、和第二門電路G3、G4。第三時鐘Kdata和互補第三時鐘/Kdata在第三時鐘循環T3期間被傳輸，分別作為第一和第二傳輸門G1、G2和G3、G4的通路信號。
輸出驅動器180-i與第二數據寄存器170-i的輸出端DataC、/DataC相連接，并包括2個NAND(與非)門NAN1、NAN2。每一個NAND門NAN1、NAN2具有兩個輸入端。每一個NAND門NAN1、NAN2的一個輸入端分別連接到輸出端DataC、/DataC相應的一端。每一個NAND門NAN1、NAN2的另一端接收輸出使能信號OE。
反相器I25與第二NAND門NAN2的輸出端相連接。驅動PMOS三極管P20的柵極連接到第一NAND門NAN1的輸出端，源極用于接收供電電壓。驅動NMOS三極管N22具有與反相器I25的輸出端相連接的柵極，以及連接在驅動PMOS三極管P20的漏極和地之間的漏極-源極通道。連接驅動PMOS和NMOS三極管P20、N22的漏極的節點形成輸入/輸出端(I/O)。
已經參照圖5概要描述了本發明的實施例的操作。現在將參照圖7和8更加詳細地描述在讀操作期間通過優選實施例的數據路徑的流程。如圖7所示，當用于讀操作的檢測放大器使能信號PSA1轉換為“高”電平時，第三NMOS三極管N3導通，從而第一檢測放大器(由第四和第五PMOS三極管P4、P5及第一和第二NMOS三極管N1、N2構成)開始檢測和放大操作。由此，將數據線SDL、/SDL之間產生的電壓電平差放大。
當檢測放大器使能信號PSA1轉換為“高”電平時，第一反相器I1輸出“低”電平。這導致第六和第七NMOS三極管N6、N7關斷，以中斷預充電輸出端SAO、/SAO。與此同時，第九PMOS三極管P9導通。結果，第二檢測放大器(由第九、第十和第十一PMOS三極管P9、P10、P11及第四和第五NMOS三極管N4、N5構成)開始其操作。
在存儲在所選存儲單元中的電荷由相應的數據線共享之后，并且假定數據線SDL、/SDL上電壓電平高于或幾乎等于預充電電壓電平，則第一檢測放大器的第一NMOS三極管N1比第二NMOS三極管N2更加完全地導通。這是因為設置在具有第二NMOS三極管N2的電流通路中的第五PMOS三極管P5比第四PMOS三極管P4更加完全地導通。隨著時間推移，其柵極與第五PMOS三極管P5的漏極相連的第四PMOS三極管P4關斷。結果，第二檢測放大器的第十PMOS三極管P10比第十一PMOS三極管更加完全地導通。通過檢測和放大電壓電平的處理，第二檢測放大器的輸出端SAO、/SAO轉換到它們的高和低電壓電平。
在輸出端SAO、/SAO作為高和低電壓電平出現的存儲單元數據自鎖存到第一數據寄存器150-i的反相鎖存器L1。現在將詳細描述自鎖存操作。出現在輸出端SAO的高電壓電平反相為低電平，以導通第十二PMOS三極管P12和關斷第八NMOS三極管N8。此時，第九NMOS三極管由于收到的來自輸出端/SAO的低電壓電平關斷。結果，高電壓電平出現在鎖存端LAT1。另一方面，第十NMOS三極管N10由于通過反相器I3收到的高電壓電平導通，第十一NMOS三極管N11由于出現在輸出端SAO上的高電壓電平導通。第十三PMOS三極管P13由于在互補鎖存端/LAT1出現的低電壓電平關斷。
第一自鎖存驅動電路(包括第二反相器I2、第十二PMOS三極管P12、第八和第九NMOS三極管N8、N9)和第二自鎖存驅動電路(包括第三反相器I3、第十三PMOS三極管P13、第十和第十一NMOS三極管N10、N11)使鎖存端LAT1和互補鎖存端/LAT1分別轉換到高和低電平。鎖存端LAT1的高電平和互補鎖存端/LAT1的低電平由具有第四和第五反相器I4和I5的反相鎖存器鎖存，從而分別由第六和第七反相器I6和I7反相為低和高電平。
在主數據線MDL、/MDL被預充電的同時，中間級驅動電路的第十二和第十四NMOS三極管N12、N14由于第二時鐘PSA2的高電平導通。然而，第十三NMOS三極管N13在其柵極從第六反相器I6接收低電壓電平，從而處于關斷狀態。另一方面，第十五NMOS三極管N15在其柵極從第七反相器I7接收高電壓電平，從而處于導通狀態。因此，主數據線MDL不對地形成電流通路，而是本身維持高電平。但是，在互補主數據線/MDL中的電流流向地，從而維持在低電平。最終，與在外部時鐘信號XCLK的第二循環期間轉換的第二時鐘PSA2同步地、將由中間級驅動電路鎖存在鎖存端LAT1和互補鎖存端/LAT1的高和低電平發送到輸出緩沖器160-i的末端。
然后，如圖8所示，在輸出緩沖器160-i中將主數據線MDL、/MDL上的高和低電平經緩沖為其輸出端DataA、/DataA上的低和高輸出數據。輸出數據的低和高電平然后在第二數據寄存器170-i的第一反相鎖存器L2的鎖存端DataB和互補鎖存端/DataB分別自鎖存。該低和高電平由第十六和第十七反相器I16、I17反相，然后轉換到相應的第一傳輸門G1或G2的輸入端。分別通過第一傳輸門G1、G2的高和低電平被鎖存到第二數據寄存器170-i的第二反相鎖存器L3，以便分別在第二十和第二十一反相器I20、I21的輸出端為低和高電平。根據在外部時鐘信號XCLK的第三時鐘循環T3期間轉換的第三時鐘Kdata和第三互補時鐘/Kdata，第二傳輸門G3、G4分別發送低和高電平。該低和高電平鎖存到第二數據寄存器170-i的第三反相鎖存器L4，從而出現在輸出端DataC、/DataC上。
輸出驅動器180-i與第二數據寄存器170-i的輸出端DataC、/DataC相連接。輸出驅動器180-i的第一NAND門NAN1接收在第二數據寄存器170-i的輸出端DataC上出現的數據和一個輸出使能信號OE。從而該第一NAND門NAN1輸出高電平。第二NAND門NAN2接收來自互補輸出端/DataC的數據和輸出使能信號OE。從而第二NAND門NAN2輸出低電平。輸出使能信號OE在使能期間以高電平提供。結果，驅動PMOS三極管P20關斷，但是，由于第二十五反相器I25的輸出為高電平，所以驅動NMOS三極管N22導通。因此，表明所選的存儲單元中存儲的信息的低電平輸出從最終的輸入/輸出端I/O輸出。以這種方式，在外部時鐘的第三循環之后，開始連續地將數據輸出到輸入/輸出端I/O。
在根據本發明的原理構建多級管線時，應該對將附加的管線級設置在何處(例如，將第一數據寄存器加在何處)作出確定。例如，如果將第一數據寄存器加在解碼器端，由于在外部時鐘信號的順序循環中將數據從解碼器端鎖存到數據寄存器的延遲，將難以降低循環時間。如果將第一數據寄存器設置在輸出緩沖器端輸出，如現有技術的數據寄存器，也將難以降低循環時間，這是因為循環時間如同現有技術所確定的。
由此，在如上所述的本發明的優選實施例中，第一數據寄存器與位置最接近存儲單元的第一檢測放大器的輸出相連。如果將現有技術的兩級管線方法應用于4兆位同步管線SRAM，則可以得到275MHz(tCYC＝3.7ns)的輸出速度。與此相比，通過使用本發明的優選實施例，可以獲得400MHz(tCYC＝2.5ns)的輸出速度，顯著地降低了循環時間。
總之，根據本發明的優選實施例，將一附加的數據寄存器設置在普通同步半導體存儲器中的塊檢測單元數據放大器和主數據線MDL、/MDL之間。換句話說，將一附加的一級管線添加到了傳統的兩級管線結構中，以降低存儲器的循環時間。根據該實施例的循環時間tCYC不再由鎖存數據到與輸出緩沖器的末端相連接的數據寄存器所花費的時間確定，而是由跟隨外部時鐘、鎖存數據到第一數據寄存器所花費的時間確定，其中第一數據寄存器緊隨檢測放大器之后。根據該結構和方法，可以顯著地降低存儲器的循環時間。
如上所述，具有適當排列的多于兩級管線結構的同步管線半導體存儲器可以降低存儲器的循環時間。更具體地說，三級或更多級管線能夠顯著降低鎖存數據所需的時間，從而有利地用于高速同步半導體存儲器。
盡管所示電路和上面所述代表了本發明的優選實施例，但是可以對其進行各種修改。因此，盡管以優選實施例的形式描述了本發明，但是本領域的技術人員會意識到，可以在不脫離其技術構思的范圍內，對優選實施例的特征進行配置和細節上的修改。至于其他的，數據寄存器的電路部件可以用其它的電路元件替代。因而，本發明應該解釋為涵蓋在所附權利要求的構思和范圍之內的所有方面和實施例。
權利要求
1.一種具有多級管線結構的半導體存儲器，包括一兩級管線結構；和除了該兩級管線結構之外，設置在檢測放大器和共用數據線之間的數據寄存器。
2.如權利要求1所述的存儲器，其中檢測放大器配置為用于跟隨第一時鐘、檢測和放大來自所選的存儲單元的數據。
3.如權利要求1所述的存儲器，其中數據寄存器包括自鎖存驅動電路；與自鎖存驅動電路的輸出相連接的反相鎖存器；和與反相鎖存器的輸出相連接的中間級驅動電路。
4.如權利要求1所述的存儲器，其中數據寄存器的輸出端與共用數據線相連接，并且其中共用數據線配置為被預充電到高電平。
5.如權利要求1所述的存儲器，其中所述數據寄存器配置為鎖存從檢測放大器輸出的數據，并響應第二時鐘將鎖存的數據輸出。
6.如權利要求1所述的存儲器，還包括第二數據寄存器，用于鎖存從其它數據寄存器輸出的數據，并響應第三時鐘將鎖存的數據輸出；和輸出驅動器，用于接收從第二數據寄存器輸出的鎖存數據，并向外部輸出所述鎖存數據。
7.如權利要求5所述的存儲器，其中第二數據寄存器具有一內部三級鎖存器和一兩級傳輸門。
8.一種同步管線半導體存儲器，包括包含多個存儲單元的存儲單元陣列；時鐘緩沖器，用于接收外部時鐘信號，并產生第一時鐘、第二時鐘、和第三時鐘；輸入緩沖器，用于響應第一時鐘接收外部地址，并輸出該地址；解碼器，用于將輸入緩沖器輸出的地址解碼為相應的行和列選擇信號，并將行和列選擇信號輸出到存儲單元陣列，以選擇一存儲單元；檢測放大器，用于響應檢測放大器使能信號、檢測和放大來自所選的存儲單元的數據，并輸出放大的數據；第一數據寄存器，用于存儲從檢測放大器輸出的放大數據；中間級驅動電路，用于響應第二時鐘，將存儲在第一數據寄存器中的數據提供給主數據線；輸出緩沖器，用于緩沖和輸出主數據線上的數據；和第二數據寄存器，用于存儲從輸出緩沖器中輸出的數據，并響應第三時鐘、將存儲的數據提供給輸出驅動器。
9.如權利要求8所述的存儲器，其中第一數據寄存器包括自鎖存驅動電路；和與自鎖存驅動電路的輸出相連接的反相鎖存器。
10.如權利要求8所述的存儲器，其中主數據線與中間級驅動電路的輸出端相連接，并配置為被預充電到高電平。
11.如權利要求8所述的存儲器，其中第二數據寄存器具有一內部三級鎖存器和一兩級傳輸門。
12.一種操作同步半導體存儲器的方法，包括在第一時鐘循環期間將來自塊檢測放大器的輸出數據鎖存到與輸出緩沖器的前端相連接的第一數據寄存器；在第二時鐘循環期間將鎖存的數據鎖存到與輸出緩沖器的末端相連接的第二數據寄存器；和在第三時鐘循環期間通過輸出驅動器將存儲在第二數據寄存器中的鎖存數據向外輸出。
13.如權利要求12所述的方法，還包括檢測和放大根據外部地址信號從存儲單元選擇的數據，以產生塊檢測放大器的輸出數據；和設置第一數據寄存器，用于接收來自塊檢測放大器的輸出端的輸出數據。
14.如權利要求12所述的方法，其中將來自第一數據寄存器的鎖存數據提供到主數據線。
15.如權利要求14所述的方法，其中時鐘循環測量為從外部時鐘輸入到數據被從第一數據寄存器鎖存到主數據線的時間。
16.如權利要求12所述的方法，其中將來自塊檢測放大器的輸出數據鎖存到第一數據寄存器包括在第一數據寄存器的自鎖存電路中自鎖存該輸出數據。
17.一種同步管線半導體存儲器，包括包含多個存儲單元的存儲單元陣列；塊檢測放大器，用于檢測和放大響應檢測放大器使能信號選擇的存儲單元的數據，檢測放大器使能信號在外部時鐘的第一時鐘循環期間轉換；第一數據寄存器，用于將從塊檢測放大器輸出的數據鎖存，并響應第二時鐘輸出鎖存的數據，所述第二時鐘在外部時鐘的第二時鐘循環期間轉換；第二數據寄存器，用于將從第一數據寄存器輸出的數據鎖存，并響應第三時鐘輸出鎖存的數據，所述第三時鐘在外部時鐘的第三時鐘循環期間轉換；以及輸出驅動器，用于接收從第二數據寄存器輸出的鎖存數據，并向外輸出所述鎖存的數據。
18.如權利要求17所述的存儲器，其中將第一數據寄存器的鎖存數據輸出到主數據線，并且其中該存儲器還包括一輸出緩沖器，用于接收主數據線上的鎖存數據、并緩沖和向第二數據寄存器發送鎖存的數據。
19.一種同步管線半導體存儲器，包括包含多個存儲單元的存儲單元陣列；塊檢測放大器，用于檢測和放大響應檢測放大器使能信號選擇的存儲單元的數據，所述檢測放大器使能信號在外部時鐘的第一時鐘循環期間轉換；與塊檢測放大器的輸出端相連接的第一數據寄存器，所述第一數據寄存器用于將從塊檢測放大器輸出的數據鎖存，并響應第二時鐘輸出鎖存的數據，所述第二時鐘在第二時鐘循環期間轉換；輸出緩沖器，用于接收和發送從主數據線輸出的鎖存數據；和第二數據寄存器，連接在輸出緩沖器和輸出驅動器之間，用于從輸出緩沖器接收鎖存的數據，并響應第三時鐘向輸出驅動器輸出鎖存的數據，所述第三時鐘在第三時鐘循環期間轉換。
20.如權利要求18所述的存儲器，其中循環時間由從外部時鐘信號輸入到將鎖存數據輸出以在主數據線上出現所花費的時間確定。
全文摘要
為了降低半導體存儲器中的循環時間并使其高速操作,該存儲器構建為具有多級管線結構。例如,該多級管線結構包括一三級管線,其中在檢測放大器和主數據線之間引入一附加的數據寄存器。余下的存儲器結構可以與傳統的兩級管線半導體存儲器相兼容的方式構建。
文檔編號G11C11/417GK1350301SQ01137048
公開日2002年5月22日 申請日期2001年10月16日 優先權日2000年10月24日
發明者權國煥, 徐英豪 申請人:三星電子株式會社