半導體存儲裝置的制造方法
【專利摘要】本發明的實施方式提供一種可提升運行可靠性的半導體存儲裝置。實施方式的半導體存儲裝置具備：第1塊，具備包含第1存儲單元及第1選擇晶體管的第1存儲串；第2塊，具備包含第2存儲單元及第2選擇晶體管的第2存儲串；源極線，電連接于第1存儲串及第2存儲串；以及控制部，在對第1存儲單元進行數據寫入的編程運行時，對第2選擇晶體管的柵極電極施加源極線的電壓。
【專利說明】
半導體存儲裝置[0001][相關申請案][0002]本申請享有以日本專利申請2015-49680號(申請日:2015年3月12日)為基礎申請 的優先權。本申請通過參照該基礎申請而包括基礎申請的全部內容。
技術領域
[0003]本發明的實施方式涉及一種半導體存儲裝置。【背景技術】
[0004]已知有三維地排列存儲單元而成的NAND閃速存儲器。
【發明內容】

[0005]本發明的實施方式是提供一種可抑制消耗電流的半導體存儲裝置。
[0006]實施方式的半導體存儲裝置具備:第1塊，具備包含第1存儲單元及第1選擇晶體管的第1存儲串；第2塊，具備包含第2存儲單元及第2選擇晶體管的第2存儲串；源極線，電連接于所述第1存儲串及所述第2存儲串；以及控制部，在對所述第1存儲單元進行數據寫入的編程運行時，對所述第2選擇晶體管的柵極電極施加所述源極線的電壓。【附圖說明】
[0007]圖1是表示包含第1實施方式的半導體存儲裝置的存儲系統的構成的圖。
[0008]圖2是表示第1實施方式的NAND閃速存儲器的構成的框圖。
[0009]圖3是表示第1實施方式的存儲單元陣列的構成的電路圖。
[0010]圖4是表示第1實施方式的存儲單元陣列的構成的剖視圖。
[0011]圖5是表示第1實施方式的行解碼器的構成的框圖。
[0012]圖6是表示第1實施方式的地址解碼器/電平轉換器的構成的電路圖。
[0013]圖7是表示第1實施方式的寫入運行的流程圖。
[0014]圖8是表示第1實施方式的編程運行的波形圖。
[0015]圖9是表示第1實施方式的存儲單元陣列的構成的剖視圖。
[0016]圖10是表示比較例的存儲單元陣列的構成的剖視圖。
[0017]圖11是表示變化例1的編程運行的波形圖。
[0018]圖12是表示變化例2的編程運行的波形圖。
[0019]圖13是表示第2實施方式的行解碼器的構成的框圖。
[0020]圖14是表示第2實施方式的地址解碼器/電平轉換器的構成的電路圖。[0021 ]圖15是表示第2實施方式的編程運行的波形圖。
[0022]圖16是表示第3實施方式的NAND閃速存儲器的構成的框圖。
[0023]圖17是表示第3實施方式的存儲單元陣列的構成的電路圖。
[0024]圖18是第3實施方式的存儲單元陣列的1個存儲器單元的立體圖。
[0025]圖19是第3實施方式的存儲單元陣列的2個存儲器單元的俯視圖。[〇〇26]圖20是沿著圖19中的6-6線的剖視圖。[〇〇27]圖21是沿著圖19中的7-7線的剖視圖。[〇〇28]圖22是沿著圖19中的8-8線的剖視圖。
[0029]圖23是表示第3實施方式的行解碼器的構成的圖。【具體實施方式】
[0030]以下，對于實施方式，參照附圖進行說明。在進行該說明時，遍及所有圖，對共同的部分標注共同的參照符號。
[0031](第1實施方式)[〇〇32]對第1實施方式的半導體存儲裝置進行說明。以下，作為半導體存儲裝置，列舉在半導體襯底的上方堆疊存儲單元晶體管而成的三維堆疊型NAND閃速存儲器為例進行說明。 [〇〇33]<關于存儲系統的構成>
[0034]首先，對于包含本實施方式的半導體存儲裝置的存儲系統的構成，使用圖1進行說明。[〇〇35]如圖1所示，存儲系統1具備NAND閃速存儲器100及存儲控制器200。存儲控制器200與NAND閃速存儲器100也可以例如利用該等組合構成一個半導體裝置，作為該例，可列舉如 SD?卡那樣的存儲卡、或SSD(solid state drive，固態驅動器)等。而且，存儲系統1也可以是更具備主機設備300的構成。[〇〇36]NAND閃速存儲器100具備多個存儲單元晶體管，且非易失性地存儲數據。NAND閃速存儲器100的構成詳情隨后記述。[〇〇37]存儲控制器200是響應來自主機設備300的命令，對于NAND閃速存儲器100命令進行讀出、寫入、擦除等。[〇〇38]存儲控制器200具備:主機接口電路201、內置存儲器(RAM，Random-Access Memory(隨機存取存儲器))202、處理器(CPU，Central Processing Unit(中央處理器))203、緩沖存儲器204、NAND接口電路205、及ECC電路206。[〇〇39]主機接口電路201是經由控制器總線而與主機設備300連接，且管理存儲控制器200與主機設備300的通信。接著，主機接口電路201將自主機設備300所接收的命令及數據分別傳送至CPU203及緩沖存儲器204。而且，主機接口電路201響應CPU203的命令，將緩沖存儲器204內的數據傳送至主機設備300。
[0040]NAND接口電路205是經由NAND總線而與NAND閃速存儲器100連接。接著，NAND接口電路205管理NAND閃速存儲器100與存儲控制器200的通信。接著，NAND接口電路205將自 CPU203所接收的命令傳送至NAND閃速存儲器100。而且，NAND接口電路205在數據寫入時將緩沖存儲器204內的寫入數據傳送至NAND閃速存儲器100。進而，NAND接口電路205在數據讀出時，將自NAND閃速存儲器100讀出的數據傳送至緩沖存儲器204。[〇〇41 ]CPU203是控制存儲控制器200整體的運行。例如，CPU203在自主機設備300接收到寫入命令時，發行基于NAND接口電路205的寫入命令。在讀出及擦除時也情況相同。而且， CPU203執行耗損均衡等管理NAND閃速存儲器100的各種處理。進而，CPU203執行各種運算。 例如，執行數據的加密處理或隨機化處理等。另外，如上所述，在主機設備300包含于存儲系統1的情形時，CPU203也可以管理存儲系統1整體的運行。
[0042]ECC電路206是執行數據的糾錯(ECC:Error Checking and Correcting，錯誤檢查和糾正)處理。即，ECC電路206在數據的寫入時，基于寫入數據產生奇偶校驗位。接著，ECC電路206在數據的讀出時，自所述奇偶校驗位產生校正子(syndrome)，檢查錯誤，且將錯誤糾正。另外，CPU203也可以具有ECC電路206的功能。
[0043]內置存儲器202是例如DRAM(Dynamic Random Access Memory(動態隨機存取存儲器))等半導體存儲器，且用作CPU203的操作區域。接著，內置存儲器202保持用以管理NAND 閃速存儲器100的固件、或各種管理表格等。[〇〇44]<關于半導體存儲裝置的構成>
[0045]接著，使用圖2,對半導體存儲裝置100的構成進行說明。
[0046]如圖2所示，NAND閃速存儲器100大體上具備外圍電路110及內核部120。
[0047]內核部120具備:存儲單元陣列130、感應電路140、行解碼器150、源極線驅動器 160、及阱驅動器170。[〇〇48]存儲單元陣列130具備多個非易失性存儲單元晶體管，且多個非易失性存儲單元晶體管分別與字線及位線相關聯。而且，存儲單元陣列130具備多個非易失性存儲單元晶體管的集合即多個(圖2的例為3個)的塊BLK(BLK0、BLK1、BLK2、……)。塊BLK各自具備串聯有存儲單元晶體管的NAND串131的集合即多個串單元SU(SU0、SU1、SU2、……)。當然，存儲單元陣列130內的塊數、或1塊BLK內的串單元數為任意數字。
[0049]行解碼器150是將塊地址或頁面地址解碼，選擇對應的塊的任一個字線。接著，行解碼器150對選擇字線及非選擇字線，施加適當的電壓。
[0050]感應電路140具備多個感應模塊141，且在數據讀出時，感應自存儲單元晶體管讀出到位線的數據。而且，在數據寫入時，將寫入數據傳送至存儲單元晶體管。
[0051]源極線驅動器160對源極線施加電壓。[0052 ]阱驅動器170是對形成有NAND串131的阱區域施加電壓。[〇〇53] 外圍電路110具備序列發生器111、電荷栗112、寄存器113、及驅動器114。[〇〇54]序列發生器111是控制NAND閃速存儲器100整體的運行。
[0055]驅動器114是按照序列發生器111的控制，將數據的寫入、讀出、及擦除所需的電壓供給至行解碼器150、感應電路140、源極線驅動器160及阱驅動器170。
[0056]電荷栗112將自外部所賦予的電源電壓升壓，將所需的電壓供給至驅動器114。 [〇〇57]寄存器113保持各種信號。例如，寄存器113保持數據的寫入或擦除運行的狀態，由此，對控制器通知運行是否正常地完成。而且，寄存器113也可以保持各種表格。
[0058]<存儲單元陣列>
[0059]接著，使用圖3,對第1實施方式的存儲單元陣列130的構成的詳情進行說明。
[0060]如圖3所示，NAND串131各自包含例如8個存儲單元晶體管MT (MT0?MT7 )、及選擇晶體管ST1、ST2。存儲單元晶體管MT具備包含控制柵極與電荷存儲層的堆疊柵極，且非易失性地保持數據。另外，存儲單元晶體管MT的個數不僅限于8個，也可以是16個、32個、48個、或64 個、128個等，該數量并無限定。而且，在不將存儲單元晶體管MT0?MT7進行區分的情形時， 則簡稱為存儲單元晶體管MT。
[0061]多個存儲單元晶體管MT是以串聯的方式配置在選擇晶體管ST1及ST2之間。
[0062]串單元SU0?SU3各自的選擇晶體管ST1的柵極分別連接于選擇柵極線SGD0? S⑶3,且選擇晶體管ST2的柵極分別連接于選擇柵極線SGS0?SGS3。相對于此，位于同一塊 BLK0內的存儲單元晶體管MT0?MT7的控制柵極分別連接于字線WL0?WL7。另外，在不將字線WL0?WL7進行區分的情形時，則簡稱為字線WL。[〇〇63]S卩，相對于字線WL0?WL7在同一塊BLK0內的多個串單元SU0?SU3間共通地連接而言，選擇柵極線SGD、SGS即便為同一塊BLK0內，也在串單元SU0?SU3的每一個中獨立。[〇〇64]在第1實施方式中，塊BLK0包含例如4個串單元SU(SU0?SU3)。其他的塊BLK也具有與塊BLK0相同的構成。[〇〇65]而且，存儲單元陣列130內矩陣狀地配置的NAND串131中位于同一行的NAND串131的選擇晶體管ST 1的另一端連接于任一個位線BL (BL0?BL (n— l)，(n — 1)為1以上的自然數)。而且，位線BL是遍及多個塊BLK地連接于多個NAND串131。而且，選擇晶體管ST2的電流路徑的另一端是連接于源極線SL。源極線SL是例如遍及多個塊地連接于多個NAND串131。 [〇〇66]如上所述，位于同一塊BLK內的存儲單元晶體管MT的數據是一次性地被擦除。相對于此，數據的讀取及寫入是在任一個塊BLK的任一個串單元SU中的共通地連接于任一個字線WL的多個存儲單元晶體管MT中的每一個存儲單元晶體管MT中一次性地進行。將以此方式一次性地寫入的單位稱為「頁面」。
[0067]并非限定于以塊為單位進行擦除的情形，作為其他的擦除方法，例如記載于稱為 “非易失性半導體存儲器裝置”的2011年9月18日申請的美國專利申請13/235,389號。而且， 記載于稱為“非易失性半導體存儲裝置”的2010年1月27日申請的美國專利申請12/694,690 號。這些專利申請是其整體在本申請說明書中通過參照而被引用。
[0068]關于存儲單元陣列130的構成，例如記載于稱為“三維堆疊非易失性半導體存儲器”的2009年3月19日申請的美國專利申請12/407,403號。而且，記載于稱為“三維堆疊非易失性半導體存儲器”的2009年3月18日申請的美國專利申請12/406，524號、稱為“非易失性半導體存儲裝置及其制造方法”的2010年3月25日申請的美國專利申請12/679,991號”及稱為“半導體存儲器及其制造方法”的2009年3月23日申請的美國專利申請12/532,030號。這些專利申請是其整體在本申請說明書中通過參照而被引用。
[0069]<源極線接點及阱接點>[〇〇7〇]對于本實施方式的NAND閃速存儲器100所具備的源極線接點CELSRC及阱接點 CPWELL，使用圖4進行說明。
[0071]如圖4所示，半導體襯底101具備:p型半導體襯底(未圖示)、n型半導體阱101a、設置在半導體阱l〇la的表面區域的p型阱區域l〇lb、設置在阱區域101b的表面區域的p型擴散區域101c、及設置在阱區域101b的表面區域的n型擴散區域101d。[〇〇72]如圖4所示，存儲單元陣列130包含板狀的多個源極線接點CELSRC及板狀的多個阱接點CPWELL。阱接點CPWELL是將p型擴散區域101C與配線層WRSub (未圖示)連接。源極線接點CELSRC是將n型阱區域101b上與配線層WRsrc(未圖示)連接。[〇〇73]在阱接點CPWELL_0、及阱接點CPWELL_1之間，配置有串單元SU0?SU3。接著，在各串單元SU間配置有源極線接點CELSRCJ)?2。
[0074]另外，在不將源極線接點CELSRCJ)?CELSRC_2進行區分的情形時，則簡稱為源極線接點CELSRC。而且，在不將阱接點CPWELL_0與CPWELL_1進行區分的情形時，則簡稱為阱接點CPWELL。[〇〇75]在存儲單元陣列130內，半導體柱SP相對于半導體襯底101沿垂直方向(D3方向)延伸地設置。各晶體管MT、ST1、ST2是以該半導體柱SP為中心軸沿D3方向串聯連接。即，在包含半導體柱SP、多級地設置的字線WL及選擇柵極線SGD、SGS的區域，配置有各晶體管MT、ST 1、 ST2。[〇〇76]<行解碼器>
[0077]接著，使用圖5,對本實施方式的行解碼器150進行說明。行解碼器150在存儲單元陣列130的每一塊BLK具備驅動器151。[〇〇78]而且，驅動器151具備地址解碼器/電平轉換器152、nM0S晶體管151a、151b、151c、151d、及151e〇[〇〇79]地址解碼器/電平轉換器152是自序列發生器111接收信號BSTON，且自驅動器114接收信號VRDEC_SEL、VRDEC_USEL，自外圍電路110的未圖示的地址電路接收塊地址。接著， 地址解碼器/電平轉換器152基于信號BST0N、信號VRDEC_SEL、及塊地址，輸出信號BLK_SEL。 而且，地址解碼器/電平轉換器152基于信號BST0N、信號VRDECJJSEL、及塊地址，將信號BLK_ USEL輸出。
[0080]使用圖6,對地址解碼器/電平轉換器152的構成，具體地進行說明。如圖6所示，地址解碼器/電平轉換器152具備:地址解碼器152a、nM0S晶體管152b、152c、152f、1521、1521、 pMOS 晶體管 1526、1528、15211、152]_、1521^及反相器152(1、152111。[〇〇81 ]基于地址解碼器152a的解碼結果，pMOS晶體管152e、152g、152 j、及nMOS晶體管1521、1521成為接通狀態或斷開狀態。基于信號BST0N，nM0S晶體管152b、及152c成為接通狀態或斷開狀態。基于節點N7的電位，nMOS晶體管152f?成為接通狀態或斷開狀態。基于節點 N10的電位，pMOS晶體管152k成為接通狀態或斷開狀態。基于節點Nil的電位，pMOS晶體管 152h成為接通狀態或斷開狀態。信號VRDEC_SEL是供給至nMOS晶體管152f的漏極。信號 VRDECJJSEL是供給至pMOS晶體管152g、及152 j的源極。
[0082]<第1實施方式的數據的寫入運行的詳情>
[0083]接著，按照圖7所示的流程圖，對本實施方式的半導體存儲裝置的數據的寫入運行 (包含編程運行、及編程驗證運行的運行)進行說明。另外，下述所示的處理主要利用序列發生器111的控制而執行。
[0084][S1001][〇〇85]序列發生器111判定是否自存儲控制器200接收到編程指令、塊地址、頁面的地址、 編程開始指令。另外，以下為方便起見，而存在將編程指令、地址、數據、及編程開始指令總稱為「指令序列」的情形。
[0086][S1002][〇〇87]序列發生器111判定已接收到指令序列的情形時(步驟S1001，是)，將所接收的頁面的數據存儲在內核部120的未圖示的緩存。該緩存包含SRAM等，且存儲自存儲控制器200 所供給的數據、或由感應電路140所感測的驗證結果等。此后，序列發生器111使編程運行開始。
[0088]以下描述中，將編程運行時的選擇塊的驅動器151的運行、及非選擇塊的驅動器 151的運行分開進行說明。
[0089][關于選擇塊的驅動器]
[0090]首先，對編程運行時的選擇塊的驅動器151的運行進行說明。
[0091]如圖8所示，首先，響應序列發生器111的命令，驅動器114在時刻T0?時刻T1中，將信號BST0N的電壓自“L(L〇w)”電平設為“H(High)”電平。[〇〇92]另外，在時刻T0中，響應序列發生器111的命令，驅動器114將信號VRDEC_SEL、 VRDECJJSEL的電壓設為“VSS”。而且，在時刻TO中，響應序列發生器111的命令，驅動器114將選擇柵極線S⑶1、SGS1、信號SGDJJSEL、SGSJJSEL的電壓設為“VSS”。而且，在時刻T0中，響應序列發生器111的命令，源極線驅動器160將施加至源極線接點CELSRC的電壓設為“VSS”。而且，在時刻T2中，響應序列發生器111的命令，講驅動器170將施加至阱接點CPWELL的電壓設為 “VSS”。[〇〇93] 接著，返回到圖6,對時刻T0中的選擇塊的地址解碼器/電平轉換器152的運行進行說明。如圖6所示，在選擇塊的地址解碼器/電平轉換器152中，地址解碼器152a將“H”電平的信號作為對于所接收的塊地址的解碼結果，供給至節點N4。接著，在時刻T0中，因信號BST0N 的電壓成為“H”電平，故晶體管152b、152c成為接通狀態。由此，地址解碼器152a的解碼結果被輸出至節點N7,從而晶體管152f成為接通狀態。而且，因節點N4成為“H”電平，故反相器 152d將“L”電平的信號輸出至節點N6。由此，晶體管152g成為接通狀態，晶體管152i成為斷開狀態。而且，因節點N6成為“L”電平，故反相器152m將“H”電平的信號供給至節點N12。因此，晶體管152j成為斷開狀態，晶體管1521成為接通狀態。由此，節點Nil連接于接地電位， 成為“L”電平。其結果，晶體管152h成為接通狀態。
[0094]接著，使用圖8,對時刻T1中的序列發生器111的運行進行說明。如圖8所示，在時刻 T1中，響應序列發生器111的命令，驅動器114將信號VRDEC_SEL設為“VPGM+Vth”(VSS< VPGM)。而且，響應序列發生器111的命令，驅動器114將信號VRDEC_USEL設為“VSGD+Vth” (VSS<VSGD<VPGM)〇
[0095]接著，返回到圖6,對時刻T1中的選擇塊的地址解碼器/電平轉換器152的運行進行說明。如圖6所示，在選擇塊BLK的地址解碼器/電平轉換器152中，因在時刻T0?時刻T1之間，節點N7成為“H”電平，故在此期間，晶體管152f成為接通狀態。因此，經由晶體管152f的源極及漏極，將電壓“VPGM+Vth”施加至節點N8。而且，因在時刻T0?時刻T1之間，晶體管 152e成為接通狀態，故經由晶體管152e的源極及漏極，將電壓“VPGM+Vth”供給至節點N7。 [〇〇96]在時刻T1中，信號BST0N的電壓成為“L”電平，從而晶體管152b及152c成為斷開狀態。然而，自晶體管152e，被施加電壓“VPGM+Vth”。其結果，信號BST0N的電壓成為“L”電平后，晶體管152f也維持接通狀態。由此，信號BLK_SEL的電壓成為“VPGM+Vth”( “H”電平)。而且，因在時刻T1中，節點Nl 1維持“L”電平，故信號BLKJJSEL的電壓成為“VSS”( “L”電平)。
[0097] S卩，晶體管151a、151b、及151c成為接通狀態，晶體管151d、及151e成為斷開狀態 (參照圖5)。[〇〇98]由此，選擇柵極線SGDi<3:0>被電連接于存儲單元陣列130的選擇塊BLK的選擇柵極線S⑶<3:0>。而且，選擇柵極線SGSi<3:0>被電連接于存儲單元陣列130的選擇塊 BLK的選擇柵極線SGS<3:0>。進而，信號線WLi<7:0>被電連接于存儲單元陣列130的選擇塊BLK的字線WL < 7:0 >。
[0099]接著，返回到圖8,對時刻T2中的序列發生器111的運行進行說明。序列發生器111是如圖8所示，以時刻T2?時刻T4進行位線的預充電運行。更具體而言，時刻T2中，響應序列發生器111的命令，驅動器114將被選擇的選擇柵極線SGDi (selected SGD)的電壓設為 “VSGD_PROG”(VSS<VS(iD<VSGD_PROG<VPGM)，將選擇柵極線SGSi及非選擇的選擇柵極線 SGDi (unselected SGD)的電壓設為“VSS”。而且，在時刻T2中，響應序列發生器111的命令， 源極線驅動器160將施加至源極線接點CELSRC的電壓設為“VCELSRC" (VSS<VCELSRC<<VSGD <VSGD_PROG<VPGM)〇
[0100]在時刻T3中，響應序列發生器111的命令，驅動器114將施加至選擇柵極線SGD (selected SGD)的電壓設為“VSGD”。
[0101]接著，在時刻T4中，響應序列發生器111的命令，驅動器114將施加至選擇塊BLK中的選擇字線WL_SEL及非選擇字線WLJJSEL的電壓設為“VPASS”(VSS<VCELSRC<VSGD< VSGD_PROG<VPASS<VPGM)。而且，在時刻T5中，響應序列發生器111的命令，驅動器114將施加至選擇塊BLK中的選擇字線WL_SEL的電壓設為“VPGM”。[〇1〇2]由此，在被選擇的存儲單元中執行編程運行。接著，存儲在未圖示的緩存中的數據在存儲單兀陣列130中被編程。[〇1〇3][關于非選擇塊的驅動器]
[0104]接著，對編程運行時的非選擇塊的驅動器151的運行進行說明。使用圖6,對時刻T0 中的非選擇塊的地址解碼器/電平轉換器152的運行進行說明。如圖6所示，在非選擇塊的地址解碼器/電平轉換器152中，地址解碼器152a將“L”電平的信號供給至節點N4。因信號 BST0N的電壓成為“H”電平，故晶體管152b及152c將“L”電平的信號供給至節點N7。因節點N4 成為“L”電平，故反相器152d將“H”電平的信號輸出至節點N6。晶體管152i成為接通狀態，節點N10連接于接地電位。因節點N6成為“H”電平，故反相器152m將“L”電平的信號供給至節點 N12〇
[0105]如圖6所示，在非選擇塊BLK的地址解碼器/電平轉換器152中，經由晶體管152j及 152k，將信號VRDEC_USEL供給至節點Nl 1 (時刻T1)。因此，節點Nl 1的電壓成為“VSGD+Vth”。 由此，信號BLKJJSEL成為 “VSGD+Vth”( “H” 電平)。
[0106]由此，非選擇塊BLK的晶體管151&、15113、151(3成為斷開狀態，晶體管151(1、1516成為接通狀態(參照圖5)。[〇1〇7]由此，信號線SGD_USEL被電連接于存儲單元陣列130的非選擇塊BLK的選擇柵極線 S⑶<3:0>。而且，信號線SGS_USEL被電連接于存儲單元陣列130的非選擇塊BLK的選擇柵極線SGS<3:0>。而且，存儲單元陣列130的非選擇塊BLK的字線WL未連接于信號線WLi，故成為電性浮動狀態。
[0108]如上所述，非選擇塊BLK的節點N1及節點N3是連接于產生信號SGS_USEL的驅動器 (未圖示)。該驅動器包含于驅動器114中。如圖8所示，在時刻T2中，響應序列發生器111的命令產生信號SGSJJSEL的驅動器產生電壓“VCELSRC”作為信號SGS_USEL。而且，響應序列發生器111的命令，驅動器114將信號S⑶JJSEL的電壓設為“VSS”。而且，在時刻T2中，響應序列發生器111的命令，源極線驅動器160將施加至源極線接點CELSRC的電壓設為“VCELSRC"。
[0109]接著，在時刻T4中，響應序列發生器111的命令，驅動器114將信號線WLi的電壓設為“VPASS”。在選擇塊的字線WL中連接有該信號線WLi，從而傳送電壓“VPASS”。接著，非選擇塊的字線WL未連接于信號線WLi而被切斷，從而成為電性浮動狀態。
[0110]這樣一來，本實施方式是在選擇塊中，進行數據的編程運行之期間，如圖9所示，在非選擇塊中，對選擇晶體管ST2的柵極電極SGS，施加與施加至源極線接點CELSRC的電壓相同的電壓“VCELSRC"。
[0111][S1003]
[0112]接著，響應序列發生器111的命令，行解碼器150將編程驗證電壓Vpvf適當地施加至選擇字線WLn_SEL，執行編程驗證運行。
[0113][S1004]
[0114]序列發生器111判定編程驗證是否通過。若通過選擇頁面中的編程驗證(步驟 S1004,是)，則對于該頁面的寫入運行結束。
[0115][S1005]
[0116]序列發生器111在判斷選擇頁面中的編程驗證未通過的情形時(步驟S1004,否)， 則判定對于該頁面的編程運行的循環數NWLn_l〇〇p是否達到最大值。序列發生器111判定循環數NWLn_l〇〇p已達到最大值的情形時(步驟S1005,是)，則使對于該頁面的寫入運行結束。
[0117][S1006]
[0118]在步驟S1005中，序列發生器111判定循環數NWLn_loop未達到最大值的情形時(步驟S1005,否)，序列發生器111將循環數NWLn_loop更新為NWLn_loop+l。
[0119][S1007][〇12〇]序列發生器111使編程電壓VPGM僅增加DVPGM。接著，序列發生器111使用經更新的編程電壓VPGM，重復進行步驟S1002的運行。
[0121]序列發生器111在判定已通過步驟S1004的驗證運行，或在步驟S1005中，判定循環數NWLn_loop為最大值之前，重復進行步驟S1002?S1007的運行。
[0122]<關于第1實施方式的作用效果>
[0123]根據所述實施方式，在編程運行時，序列發生器111對存儲單元陣列130的非選擇塊的選擇晶體管的柵極電極，施加與施加至源極線接點的電壓相同的電壓。
[0124]且說，如圖10所示，在編程運行時，存在序列發生器111將施加至非選擇塊的選擇柵極線SGS(Unselected block)的電壓設為“VSS”的情形。此時，如圖10所示，在源極線接點 CELSRC與選擇晶體管ST2之間產生寄生電容。因此，存在編程運行時，導致源極線接點 CELSRC充電所需的消耗電流變大的情形。
[0125]然而，在本實施方式的編程運行時，序列發生器111使施加至源極線接點CELSRC的 “VCELSRC"施加至非選擇塊的選擇晶體管ST2的柵極電極SGS。因此，與圖10所示那樣的比較例的編程運行相比，在本實施方式的編程運行中，可抑制源極線接點CELSRC與選擇晶體管 ST2之間的寄生電容。由此，在編程運行時，可抑制源極線接點CELSRC充電所需的消耗電流。
[0126]另外，所述第1實施方式是在編程運行時，序列發生器111對非選擇塊的選擇晶體管ST1的柵極電極SGD施加電壓“VSS”，但不僅限于此。例如，序列發生器111也可以對非選擇塊的選擇晶體管ST 1的柵極電極SGD，施加電壓“VSS”以上且未達電壓“VCELSRC"的電壓。
[0127]而且，在所述第1實施方式中，序列發生器111是對非選擇塊的選擇晶體管ST2的柵極電極SGS，施加電壓“VCELSRC”，但不僅限于此。例如，序列發生器111也可以對非選擇塊的選擇晶體管ST2的柵極電極SGS，施加電壓“VSS”以上且未達電壓“VCELSRC”的電壓。即便該情形時，也與比較例的編程運行相比，在編程運行時，可抑制源極線接點CELSRC充電所需的消耗電流。
[0128]而且，在所述第1實施方式中，序列發生器111是在編程運行時，對非選擇塊的選擇晶體管ST2的柵極電極SGS，施加電壓“VCELSRC”，對非選擇塊的選擇晶體管ST 1的柵極電極 S⑶施加電壓“VSS”，但不僅限于此。例如，序列發生器111也可以在編程運行時，對非選擇塊的選擇晶體管ST2的柵極電極SGS，施加電壓“VSS”，且對非選擇塊的選擇晶體管ST1的柵極電極SGD施加電壓“VCELSRC"。
[0129]而且，此時，序列發生器111也可以對非選擇塊的選擇晶體管ST2的柵極電極SGS， 施加電壓“VSS”以上且未達電壓“VCELSRC"的電壓。
[0130]而且，在所述第1實施方式中，序列發生器111是對非選擇塊的選擇晶體管ST1的柵極電極SGD，施加電壓“VCELSRC”，但不僅限于此。例如，序列發生器111也可以對非選擇塊的選擇晶體管ST 1的柵極電極SGD，施加電壓“VSS”以上且未達電壓“VCELSRC"的電壓。
[0131](變化例1)
[0132]接著，對變化例1進行說明。另外，變化例1的存儲裝置的基本構成及基本運行是與所述第1實施方式的存儲裝置相同。因此，將對于所述第1實施方式中已說明的事項及可根據所述第1實施方式容易進行類推的事項的說明省略。
[0133]<變化例1的數據的寫入運行的詳情>
[0134]接著，按照圖7的流程圖，對變化例1的半導體存儲裝置的數據寫入運行進行說明。 另外，步驟S1002以外的步驟是與第1實施方式中已說明的運行相同。
[0135][S1001]
[0136]NAND閃速存儲器100是進行與第1實施方式中已說明的運行相同的運行。
[0137][S1002]
[0138]序列發生器111判定接收指令序列的情形時(步驟S1001，是)，將所接收的頁面的數據存儲在未圖示的緩存。
[0139]接著，序列發生器111使編程運行開始。
[0140]如下所述，使用圖11，對編程運行時的非選擇塊的驅動器151的運行進行說明。另夕卜，選擇塊的驅動器151的運行是與第1實施方式的步驟S1002中已說明的運行相同。[〇141][關于非選擇塊的驅動器]
[0142]對編程運行時的非選擇塊的驅動器151的運行進行說明。另外，時刻T0及時刻T1的序列發生器111的運行是與第1實施方式中已說明的時刻T0及時刻T1的序列發生器111的運行相同。
[0143]如圖11所示，在時刻T2中，響應序列發生器111的命令，驅動器114將施加至選擇柵極線SGD(Unselected block)的電壓設為“VSS”。在時刻T2中，響應序列發生器111的命令， 源極線驅動器160將施加至源極線接點CELSRC的電壓設為“VCELSRC"。而且，序列發生器111 在時刻T2中，將信號線SGS_USEL設為電性浮動狀態。由此，連接于信號線SGSJJSEL的非選擇塊的選擇柵極線SGS<3:0>成為電性浮動狀態。
[0144]另外，時刻T3?時刻T5的序列發生器111的運行是與第1實施方式中已說明的時刻 T3?時刻T5的NAND閃速存儲器100的運行相同。
[0145]這樣，在選擇柵極線SGS為電性浮動狀態的情形時，可抑制源極線接點CELSRC與選擇晶體管ST2之間的寄生電容。其結果，便可獲得與第1實施方式中已說明的效果相同的效果。
[0146][S1003]?[S1007]
[0147] NAND閃速存儲器100進行與第1實施方式中已說明的運行相同的運行。
[0148]序列發生器111在判定已通過步驟S1004的驗證運行，或在步驟S1005中判定循環數NWLn_loop為最大值之前，重復進行步驟S1002?S1007的運行。
[0149]另外，所述變化例1是在編程運行時，序列發生器111對非選擇塊的選擇晶體管ST1 的柵極電極SGD，施加電壓“VSS”，但不僅限于此。例如，序列發生器111也可以對非選擇塊的選擇晶體管ST 1的柵極電極SGD，施加電壓“VSS”以上且未達電壓“VCELSRC"的電壓。
[0150]而且，在所述第2實施方式中，序列發生器111是在編程運行時，將非選擇塊的選擇晶體管ST2的柵極電極SGS設為電性浮動狀態，對非選擇塊的選擇晶體管ST1的柵極電極SGD 施加電壓“VSS”，但不僅限于此。例如，序列發生器111也可以在編程運行時，對非選擇塊的選擇晶體管ST2的柵極電極SGS施加電壓“VSS”，將非選擇塊的選擇晶體管ST1的柵極電極 SGD設為電性浮動狀態。而且，此時，序列發生器111也可以對非選擇塊的選擇晶體管ST2的柵極電極SGS，施加電壓“VSS”以上且未達電壓“VCELSRC"的電壓。
[0151](變化例2)
[0152]接著，對變化例2進行說明。另外，變化例2的存儲裝置的基本構成及基本運行是與所述第1實施方式的存儲裝置相同。所以，將對于所述第1實施方式中已說明的事項及可根據所述第1實施方式容易地進行類推的事項的說明省略。[〇153]<變化例2的數據寫入運行的詳情>[〇154]接著，按照圖7的流程圖，對變化例2的半導體存儲裝置的數據寫入運行進行說明。 另外，步驟S1002以外的步驟是與使用第1實施方式所說明的運行相同。
[0155][S1001]
[0156] NAND閃速存儲器100進行與第1實施方式中已說明的運行相同的運行。
[0157][S1002]
[0158]序列發生器111在判定接收指令序列的情形時(步驟S1001，是)，將所接收的頁面的數據存儲在未圖示的緩存。
[0159]接著，序列發生器111使編程運行開始。
[0160]如下所述，使用圖12對編程運行時的非選擇塊的驅動器151的運行進行說明。另夕卜，選擇塊的驅動器151的運行是與第1實施方式的步驟S1002中已說明的運行相同。[〇161][關于非選擇塊的驅動器]
[0162]對編程運行時的非選擇塊的驅動器151的運行進行說明。另外，時刻T0及時刻T1的運行是與第1實施方式中已說明的時刻T0及時刻T1的運行相同。
[0163]如圖12所示，在時刻T2中，響應序列發生器111的命令，源極線驅動器160將施加至源極線接點CELSRC的電壓設為“VCELSRC”。而且，在時刻T2中，響應序列發生器111的命令， 阱驅動器170將施加至阱接點CPWELL的電壓設為“VCELSRC"。而且，在時刻T2中，響應序列發生器111的命令，驅動器114將施加至選擇柵極線SGD (Unselected block)、及選擇柵極線 SGS(Unselected block)的電壓設為“VSS”。
[0164]另外，時刻T3?時刻T5的運行是與第1實施方式中已說明的時刻T3?時刻T5的運行相同。
[0165]在本變化例中，序列發生器111是在選擇塊中，進行數據的編程運行之期間，在非選擇塊中，對阱接點C P W E L L，施加與施加至源極線接點C E L S R C的電壓相同的電壓 “VCELSRC"。
[0166]且說，如圖10所示，在編程運行時，存在序列發生器111將施加至非選擇塊的阱接點CPWELL的電壓設為“VSS”的情形。此時，在源極線接點CELSRC與襯底101之間產生電位差， 其結果，導致產生寄生電容。因此，存在當編程運行時，導致源極線接點CELSRC充電所需的消耗電流變大的情形。
[0167]然而，在變化例2中，當編程運行時，序列發生器111將施加至源極線接點的 “VCELSRC”施加至非選擇塊的阱接點CPWELL。因此，與如上所述的比較例的編程運行相比， 在本實施方式的編程運行中，可抑制源極線接點CELSRC與襯底101之間的寄生電容。由此， 在編程運行時，可抑制源極線接點CELSRC充電所需的消耗電流。
[0168][S1003]?[S1007]
[0169]序列發生器111進行與第1實施方式中已說明的運行相同的運行。
[0170]序列發生器111在判定已通過步驟S1004的驗證運行，或步驟S1005中判定循環數 NWLn_loop為最大值之前，重復進行步驟S1002?S1007的運行。
[0171]另外，所述的變化例2也可以與所述第1實施方式或變化例1進行組合。
[0172]而且，在所述的變化例2中，當編程運行時，序列發生器111對非選擇塊的選擇晶體管ST1的柵極電極SGD、選擇晶體管ST2的柵極電極SGS，施加電壓“VSS”，但不僅限于此。例如，序列發生器111也可以對非選擇塊的選擇晶體管ST1的柵極電極SGD或選擇晶體管ST2的柵極電極SGS，施加電壓“VSS”以上且未達電壓“VCELSRC"的電壓。[〇173](第2實施方式)
[0174]接著，對第2實施方式進行說明。本實施方式是行解碼器150的驅動器151的構成不同于第1實施方式中已說明的行解碼器150的驅動器151的構成。另外，第2實施方式的存儲裝置的基本構成及基本運行是與所述第1實施方式的存儲裝置相同。因此，將對于所述第1 實施方式中已說明的事項及可根據所述第1實施方式容易地進行類推的事項的說明省略。
[0175]<行解碼器>
[0176]使用圖13,對本實施方式的驅動器151進行說明。
[0177]驅動器151具備地址解碼器/電平轉換器153、nM0S晶體管151a、151b、151c、151f、 及151g〇
[0178]地址解碼器/電平轉換器153是接收信號BST0N、信號PR0G、信號VRDEC_SEL、信號 VRDEC_USEL，接收塊地址。接著，地址解碼器/電平轉換器153基于信號BST0N、信號VRDEC_ SEL、及塊地址，輸出信號BLK_SEL。而且，地址解碼器/電平轉換器153基于信號BST0N、信號 VRDEC_USEL、及塊地址，輸出信號BLK_USEL_SGD。進而，地址解碼器/電平轉換器153基于信號BSTCN、信號PR0G、信號VRDECJJSEL、及塊地址，輸出信號BLK_USEL_SGS。
[0179]使用圖14,對地址解碼器/電平轉換器153的構成具體地進行說明。如圖14所示，地址解碼器/電平轉換器153具備:地址解碼器152a、nM0S晶體管152b、152c、152f、1521、1521、 153e、153h、pM0S 晶體管 152e、152g、152h、152 j、152k、153c、153d、153f、153g、及反相器 152d、152m、153a、1531、及 OR 電路 153b。
[0180]基于反相器153a的輸出、及節點N6的電位，pMOS晶體管153c、153f、nM0S晶體管153e、及153h成為接通狀態或斷開狀態。基于節點N17的電位，pMOS晶體管153g成為接通狀態或斷開狀態。基于節點N18的電位，pMOS晶體管153d成為接通狀態或斷開狀態。信號 VRDECJJSEL是供給至pMOS晶體管153c、及153f的源極。
[0181]如圖13所示，nMOS晶體管15 If是柵極中被輸入信號BLK_USEL_SGD，漏極連接于信號線SGDJJSEL，源極連接于節點N13。進而，nMOS晶體管151g是柵極中被輸入信號BLK_USEL_ SGS，漏極連接于信號線SGSJJSEL，源極連接于節點N14。
[0182]<第2實施方式的數據的寫入運行的詳情>
[0183]接著，按照圖7的流程圖，對本實施方式的半導體存儲裝置的數據的寫入運行進行說明。另外，步驟S1002以外的步驟是與使用第1實施方式所說明的運行相同。
[0184][S1002]
[0185]序列發生器111在判定接收指令序列的情形時(步驟S1001，是)，將所接收的頁面的數據存儲在未圖示的緩存。
[0186]接著，序列發生器111使編程運行開始。
[0187]如下所述，對編程運行中的非選擇塊的驅動器151的運行進行說明。另外，本步驟中的選擇塊的驅動器151的運行是與第1實施方式的步驟S1002中已說明的運行相同。
[0188][關于非選擇塊的驅動器]
[0189]對編程運行時的非選擇塊的驅動器151的運行進行說明。
[0190]如圖15所示，在時刻T0中，響應序列發生器111的命令，驅動器114將信號BST0N自 “L”電平設為“H”電平。而且，響應序列發生器111的命令，驅動器114將信號PR0G自“L”電平設為“H”電平。
[0191] 接著，返回到圖14,對時刻T0中的非選擇塊的地址解碼器/電平轉換器152的運行進行說明。此處，將與第1實施方式已說明的運行相同的運行的說明省略。如圖14所示，在時亥ljT0，因信號PR0G成為“H”電平，故反相器153a將“L”電平的信號輸出。0R電路153b輸入有 “H”電平的信號與“L”電平的信號，故將“L”電平的信號輸出。由此，晶體管153c成為接通狀態，晶體管153e成為斷開狀態。而且，經由反相器153i，對節點N19供給“H”電平的信號，從而晶體管153f成為斷開，晶體管153h成為接通。由此，節點N18成為“L”電平。其結果，晶體管 153d成為接通狀態。
[0192]接著，如圖14所示，如第1實施方式中已說明，時刻T1中的非選擇塊BLK的地址解碼器/電平轉換器153的節點Nl 1的電壓為“VSGD+Vth”。由此，信號BLK_USEL_S⑶成為“H(VSGD+ Vth)”電平。
[0193]而且，因晶體管153f、153g為斷開狀態且晶體管153h為接通狀態，故節點N18成為接地電位。由此，信號BLK_USEL_SGS成為“L”電平。
[0194]由此，晶體管151a、151b、151c、151g成為斷開狀態，晶體管151f成為接通狀態(參照圖13)。
[0195]接著，將信號線SGD_USEL電連接于存儲單元陣列130的非選擇塊BLK的選擇柵極線 S⑶<3:0>。而且，存儲單元陣列130的非選擇塊BLK的選擇柵極線SGS<3:0>既不連接于信號線SGS_USEL，也不連接于選擇柵極線SGSi <3:0>，故成為電性浮動狀態。而且，存儲單元陣列130的非選擇塊BLK的字線WL未連接于信號線WLi，故成為電性浮動狀態。
[0196]在時刻T2中，響應序列發生器111的命令，驅動器114將施加至選擇柵極線SGD(Unselected block)的電壓設為“VSS”。在時刻T2中，響應序列發生器111的命令，源極線驅動器160將施加至源極線接點CELSRC的電壓設為“VCELSRC”。而且，序列發生器111在時刻T2 中，將信號線SGSJJSEL設為電性浮動狀態。
[0197]另外，時刻T3?時刻T5的序列發生器111的運行是與變化例1中已說明的時刻T3? 時刻T5的NAND閃速存儲器100的運行相同。
[0198]這樣一來，在選擇柵極線SGS為電性浮動狀態的情形時，可抑制源極線接點CELSRC 與選擇晶體管ST2之間的寄生電容。其結果，可獲得與變化例1相同的效果。
[0199][S1003]?[S1007][〇2〇〇]序列發生器111進行與第1實施方式中已說明的運行相同的運行。[〇2〇1]序列發生器111在判定已通過步驟S1004的驗證運行，或步驟S1005中判定循環數NWLn_loop為最大值之前，重復進行步驟S1002?S1007的運行。
[0202]<關于第2實施方式的作用效果>
[0203]根據所述實施方式，在編程運行時，序列發生器使非選擇塊的選擇晶體管的柵極電極浮動。由此，可獲得與變化例1的效果相同的效果。
[0204]另外，所述第2實施方式是在編程運行時，序列發生器111對非選擇塊的選擇晶體管ST1的柵極電極SGD施加電壓“VSS”，但不僅限于此。例如，序列發生器111也可以對非選擇塊的選擇晶體管ST 1的柵極電極SGD，施加電壓“VSS”以上且未達電壓“VCELSRC"的電壓。
[0205]而且，在所述第2實施方式中，序列發生器111是在編程運行時，將非選擇塊的選擇晶體管ST2的柵極電極SGS設為電性浮動狀態，對非選擇塊的選擇晶體管ST1的柵極電極SGD 施加電壓“VSS”，但不僅限于此。例如，序列發生器111也可以在編程運行時，對非選擇塊的選擇晶體管ST2的柵極電極SGS施加電壓“VSS”，將非選擇塊的選擇晶體管ST1的柵極電極 SGD設為電性浮動狀態。而且，此時，序列發生器111也可以對非選擇塊的選擇晶體管ST2的柵極電極SGS，施加電壓“VSS”以上且未達電壓“VCELSRC"的電壓。
[0206](第3實施方式)
[0207]接著，對第3實施方式進行說明。本實施方式是將第1實施方式及變化例1適用于與第1實施方式中已說明的存儲單元陣列不同的存儲單元陣列。另外，第3實施方式的存儲裝置的基本構成及基本運行是與所述第1實施方式的存儲裝置相同。因此，將對于所述第1實施方式中已說明的事項及可根據所述第1實施方式容易地進行類推的事項的說明省略。
[0208]<關于第3實施方式的半導體存儲裝置>
[0209]接著，對NAND閃速存儲器100的構成進行說明。[〇21〇]圖16是本實施方式的NAND閃速存儲器100的框圖。如圖所示，內核部120具備存儲單元陣列230、行解碼器150、感應電路140、及源極線驅動器160。[〇211]存儲單元陣列230具備多個非易失性存儲單元晶體管MT的集合即多個塊BLK (BLK1、BLK2、……)。同一塊BLK內的數據是一次性地擦除。塊BLK各自具有分別與字線及位線相關聯的存儲單元晶體管MT的集合即多個存儲器單元MU(MU1、MU2、……)。存儲器單元MU 各自具備串聯有存儲單元晶體管的NAND串SR(SR1、SR2、SR3、……)的集合即多個串組GR (GR1、GR2、GR3、GR4、……)。當然，存儲單元陣列230內的存儲器單元MU數、或1存儲器單元MU 內的串組GR數、1串組內的NAND串SR數為任意。存儲單元陣列230的詳情隨后記述。
[0212]<關于第3實施方式的存儲單元陣列的構成>
[0213]圖17是本實施方式的存儲單元陣列230的電路圖。如圖所示，存儲單元陣列230在各塊BLK內具備多個存儲器單元MU(MU1、MU2、MU3)。圖17中僅圖示了3個存儲器單元MU，但也可以是4個以上，該數并無限定。[〇214]存儲器單元MU各自具備例如4個串組GR(GR1?GR4)。當然，串組GR的數不僅限于4個，也可以是3個以下或5個以上。另外，當在存儲器單元MU間，區分串組GR時，將存儲器單元 MU1的串組GR分別稱作GR1-1?GR4-1，且將存儲器單元MU2的串組GR分別稱作GR1-2?GR4-2〇[〇215]串組GR各自具備例如3個NAND串SR(SR1?SR3)。當然，NAND串SR的數不僅限于3個，也可以是4個以上。NAND串SR各自具備選擇晶體管ST1及ST2、以及4個存儲單元晶體管MT (MT1?MT4)。存儲單元晶體管MT的數不僅限于4個，也可以是5個以上或3個以下。存儲單元晶體管MT是形成具備包含控制柵極與電荷存儲層的堆疊柵極的晶體管，從而非易失性地保持數據。而且，存儲單元晶體管MT是串聯在選擇晶體管ST1的源極與選擇晶體管ST2的漏極之間。存儲單元晶體管MT既可以是將絕緣膜用于電荷存儲層的M0N0S型，也可以是將導電膜用于電荷存儲層的FG型。在M0N0S型的情形時，電荷存儲層可以在鄰接的存儲單元晶體管間連續，而在FG型的情形時，電荷存儲層在每一存儲單元晶體管分離。以下作為一例，以存儲單元晶體管MT為M0N0S型的情形為例進行說明。[〇216]在串組GR中，3個NAND串SR1?SR3是依次地堆疊在半導體襯底上方，且NAND串SR1形成在最下層，NAND串SR2形成在中間層，NAND串SR3形成在最上層。接著，將同一串組GR中所含的選擇晶體管ST1及ST2的柵極分別連接于同一選擇柵極線GSL1及GSL2,將位于同一列的存儲單元晶體管MT的控制柵極連接于同一字線WL。進而，某一串組GR內的3個選擇晶體管 ST1的漏極經由選擇晶體管CSG，連接于相互不同的位線BL，且選擇晶體管ST2的源極連接于同一源極線SL。
[0217]具體而言，第奇數個串組GR1及GR3的選擇晶體管ST1的漏極分別連接于列選擇晶體管CSG1及CSG3的源極，且選擇晶體管ST2的源極共通地連接于源極線SL1。另一方面，第偶數個串組GR2及GR4的選擇晶體管ST1的漏極分別連接于列選擇晶體管CSG2及CSG4的源極， 且選擇晶體管ST2的源極共通地連接于源極線SL2。
[0218]接著，串組GR1及GR3的選擇晶體管ST 1的柵極、以及串組GR2及GR4的選擇晶體管 ST2的柵極共通地連接于同一選擇柵極線GSL1。而且，串組GR1及GR3的選擇晶體管ST2的柵極、以及串組GR2及GR4的選擇晶體管ST1的柵極共通地連接于同一選擇柵極線GSL2。[〇219]而且，在串組GR1及GR3中，存儲單元晶體管町1、10'213、及肌'4的控制柵極分別連接于字線WL1、WL2、WL3、及WL4。相對于此，在串組GR2及GR4中，存儲單元晶體管MT4、MT3、 MT2、及MT1的控制柵極分別連接于字線WL1、WL2、WL3、&WL4。
[0220]而且，某一存儲器單元MU中所含的4個串組GR1?GR4的NAND串SR1?SR3是連接于彼此相同的位線BL，且不同的存儲器單元MU是連接于彼此不同的位線BL。更具體而言，在存儲器單元MU 1中，串組GR 1?GR4中的NAND串SR1?SR3的選擇晶體管ST 1的漏極分別經由列選擇晶體管CSG(CSG1?CSG4)連接于位線BL1?BL3。列選擇晶體管CSG具有例如與存儲單元晶體管MT或選擇晶體管ST1及ST2相同的構成，且在各存儲器單元MU中，選擇位線BL中所選擇的1個串組GR。因此，與各串組GR相關聯的列選擇晶體管CSG1?CSG4的柵極分別由不同的控制信號線SSL1?SSL4進行控制。
[0221]具有以上說明的構成的存儲器單元MU是在揭示圖17的紙面上，在上下方向上排列有多個。這些多個存儲器單元MU共同具有存儲器單元MU1、字線WL及選擇柵極線GSL1及 GSL2。另一方面，位線BL在每一存儲器單元中獨立，例如，與存儲器單元MU1不同的3根位線 BL4?BL6是與存儲器單元MU2相關聯。同樣地，位線BL7?BL9是與存儲器單元MU3相關聯。 即，與各存儲器單元MU相關聯的位線BL的根數是對應于1個串組GR中所含的NAND串SR的總數。因此，若NAND串SR為4層，則與1個存儲器單元MU對應的位線數也是4根，其他數的情況也相同。而且，控制信號線SSL1?SSL4設為在存儲器單元MU間共通。
[0222]在所述構成中，與逐一地選自各存儲器單元MU的串組GR中的同一字線WL連接的多個存儲單元晶體管MT的集合成為被稱作「頁面」的單位。接著，數據的寫入及讀出以頁面為單位進行。例如圖17中，作為一例，在選擇信號SSL1及字線WL1的情形時，在存儲器單元MU1 的串組GR1-1與存儲器單元MU2的串組GR1-2中，由連接于字線WL1的存儲單元晶體管MT形成 1頁面。接著，將該頁面中所含的6個存儲單元晶體管MT1分別連接于位線BL1?BL6。在存儲器單元MU設有3個的情形時，進而，存儲器單元MU3的串組GR1-3中的存儲單元晶體管MT1包含于所述頁面。選擇其他的信號線SSL或字線WL的情況也相同。
[0223]如圖18?圖22所示，在半導體襯底20上形成絕緣膜21，且在絕緣膜21上形成存儲單元陣列230。[〇224]在絕緣膜21上，通過形成沿著與相對半導體襯底20表面垂直的方向即D3方向正交的D1方向的條紋形狀的例如4個鰭型結構24(24-1?24-4)，而形成1個存儲器單元MU。鰭型結構24各自包含交替地堆疊的絕緣膜22(22-1?22-4)及半導體層23(23-1?23-3)。該鰭型結構24分別相當于圖17中已說明的串組GR。而且，最下層的半導體層23-1相當于NAND串SR1 的電流路徑(形成有溝道的區域)，且最上層的半導體層23-3相當于NAND串SR3的電流路徑， 位于最上層與最下層之間的半導體層23-2相當于NAND串SR2的電流路徑。
[0225]在鰭型結構24的上表面及側面，依次地形成有隧道絕緣膜25、電荷存儲層26、塊絕緣膜27、及導電膜28(參照圖20)。電荷存儲層26是例如由絕緣膜形成。而且，導電膜28是例如由金屬形成，且作為字線WL或選擇柵極線GSL1及GSL2發揮功能。字線WL、選擇柵極線GSL1 及GSL2是在多個存儲器單元MU間，以橫跨多個鰭型結構24的方式形成。另一方面，控制信號線SSL1?SSL4是在各個鰭型結構24的每一個鰭型結構24中獨立。
[0226]鰭型結構24是其一端部引出到存儲單元陣列230的端部，且在被引出的區域，與位線BL連接。即，作為一例，若著眼于存儲器單元MU1，則第奇數個鰭型結構24-1及24-3的一端部被沿著D1方向引出到某一區域而共通地連接，且在該區域形成接點插塞BC1?BC3。形成在該區域的接點插塞BC是將串組GR1及GR3的半導體層23-1與位線BL1連接，且與半導體層23-2及23-3絕緣。接點插塞BC2是將串組GR1及GR3的半導體層23-2與位線BL2連接，且與半導體層23-1及23-3絕緣。接點插塞BC3是將串組GR1及GR3的半導體層23-3與位線BL3連接， 且與半導體層23-1及23-2絕緣。
[0227]另一方面，第偶數個鰭型結構24-2及24-4的一端部被引出到與鰭型結構24-1及24-3的一端部在D1方向上對向的區域而共通地連接，且在該區域形成接點插塞BC1?BC3。 形成在該區域的接點插塞BC1是將串組GR2及GR4的半導體層23-1與位線BL1連接，且與半導體層23-2及23-3絕緣。接點插塞BC2是將串組GR2及GR4的半導體層23-2與位線BL2連接，且與半導體層23-1及23-3絕緣。接點插塞BC3是將串組GR2及GR4的半導體層23-3與位線BL3連接，且與半導體層23-1及23-2絕緣。
[0228]如上所述，第奇數個鰭型結構24-1及24-3(8卩，串組GR1及GR3)與第偶數個鰭型結構24-2及24-4(8卩，串組GR2及GR4)是以NAND串SR的排列彼此相反的方式配置。例如在圖19 中，第奇數個鰭型結構24-1及24-3是連接于附圖左側的位線BL，控制信號線SSL1及SSL3是配置在附圖左側。因此，選擇晶體管ST1配置在附圖左側，選擇晶體管ST2位于附圖右側。而且，存儲單元晶體管MT1?MT4是自附圖左側起處于MT1?MT4的順序。相對于此，第偶數個鰭型結構24-2及24-4是連接于附圖右側的位線BL，且控制信號線SSL2及SSL4配置在附圖右偵L因此，選擇晶體管ST1位于附圖右側，選擇晶體管ST2位于附圖左側。而且，存儲單元晶體管MT1?MT4是自附圖右側起處于MT1?MT4的順序。
[0229]當然，所述說明是以存儲器單元MU1的情形進行說明，且例如在存儲器單元MU2的情形時，形成接點插塞BC4?BC6,且該等接點插塞BC4?BC6將半導體層23-1?23-3分別連接于位線BL4?BL6(參照圖21)。[〇23〇]而且，在鰭型結構24的另一端上形成接點插塞SC。接點插塞SC是將半導體層23-1 ?23-3連接于源極線SL。
[0231]在所述構成中，存在NAND串SR1?SR3中所含的存儲單元晶體管MT因其制造過程中的干式刻蝕的加工特性等而形狀相互不同的情形。例如，在將交替地堆疊而成的絕緣膜22 (22-1?22-4)與半導體層23(23-1?23-3) —次性地加工的情形時，如圖20所示，存在加工后的形狀是越上層，寬度越窄，而且，側面成為曲線形狀的情形。此時，以在D3方向與D2方向上形成的平面觀察所得的半導體層23側面的長度、即存儲單元晶體管MT的柵極長度是形成在半導體層23-1的存儲單元晶體管MT最短。接著，形成在半導體層23-2的存儲單元晶體管 MT較短。接著，形成在半導體層23-3的存儲單元晶體管MT最長。即，柵極長度是越位于上層的存儲單元晶體管MT越長，越位于下層的存儲單元晶體管MT越短。而且，沿著D2方向的半導體層23的寬度是半導體層23-1最寬，接著，半導體層23-2較寬，半導體層23-1最窄。即半導體層23的寬度是越位于上層越窄，越位于下層越寬。
[0232]而且，存在字線WL(導電膜28)如圖22所示地成為越向上方越窄的形狀的情形。如圖所示，沿著D1方向的字線WL的寬度、即存儲單元晶體管MT的柵極寬度是形成在半導體層 23-1的存儲單元晶體管MT最寬。接著，形成在半導體層23-2的存儲單元晶體管MT較寬。接著，形成在半導體層23-3的存儲單元晶體管MT最窄。即，柵極寬度是越位于上層越窄，越位于下層越寬。[〇233]這樣一來，存在因制造偏差而各層的存儲單元晶體管MT具有相互不同的形狀的情形。其結果，存儲單元晶體管MT的特性在每一層出現偏差。另外，圖20及圖22的例是列舉被加工層越向上方變得越細的情形為例進行了說明，但存在因干式刻蝕的特性而例如越向下方越細的情形，或中間部變細的情形。因此，層間的存儲單元晶體管MT的特性的偏差并不固定。然而，本實施方式可在任何情形時適用。
[0234]<行解碼器>
[0235]接著，使用圖23,對本實施方式的行解碼器150進行說明。行解碼器150是在存儲單元陣列230的每一塊BLK具備驅動器154。
[0236]而且，驅動器154具備:地址解碼器/電平轉換器152、nM0S晶體管154a、154b、154c、 154d、及154e。
[0237]nMOS晶體管154a是自地址解碼器/電平轉換器152被輸入柵極信號BLK_SEL，且漏極連接于選擇柵極線GSL1 i，源極連接于節點N20。而且，節點N20是連接于存儲單元陣列130 的任意塊BLK的選擇柵極線GSL1。
[0238]而且，nMOS晶體管154b是自地址解碼器/電平轉換器152被輸入柵極信號BLK_SEL， 且漏極連接于信號線WLi，源極連接于存儲單元陣列130的字線WL。
[0239]nMOS晶體管154c是自地址解碼器/電平轉換器152被輸入柵極信號BLK_SEL，且漏極連接于選擇柵極線SGSi，源極連接于節點N22。接著，節點N22是連接于存儲單元陣列130 的任意塊BLK的選擇柵極線GSL2。[〇24〇]而且，nMOS晶體管154d是柵極中被輸入信號BLK_USEL，且漏極連接于信號線SGD_ USEL，源極連接于節點N20。進而，nMOS晶體管154e是柵極中被輸入信號BLKJJSEL，且漏極連接于信號SGSJJSEL，源極連接于節點N22。
[0241]接著，在本實施方式的存儲單元陣列230中，可使用行解碼器150,進行與所述第1 實施方式及變化例1的存儲單元陣列130相同的運行。
[0242]具體而言，序列發生器111是在編程運行時，將非選擇塊的選擇柵極線GSL1及選擇柵極線GSL2的電壓設為與施加至源極線SL的電壓相同，或將非選擇塊的選擇柵極線GSL1及選擇柵極線GSL2設為電性浮動狀態。
[0243]例如，在編程時，將非選擇塊的選擇柵極線GSL1及選擇柵極線GSL2的電壓設為 VSS。在此情形時，因選擇柵極線GSL1及GSL2與接點插塞SC之間的寄生電容，導致源極線SL 充電所需的電流增大。
[0244]然而，根據本實施方式，可抑制選擇柵極線GSL1及GSL2與接點插塞SC之間的寄生電容。其結果，可獲得與第1實施方式相同的效果。
[0245]另外，所述各實施方式是對于在編程運行時，控制施加至非選擇塊的選擇晶體管的柵極或阱接點的電壓的情形進行了說明。然而，所述各實施方式也可以適用于編程運行以外的情形。而且，在所述各實施方式中，
[0246](1)在讀出運行中，
[0247]對A電平的讀出運行中所選擇的字線施加的電壓為例如0V?0.55V之間。也可以不限于此，而設為0.1V?0.247、0.21￥?0.31￥、0.31￥?0.4￥、0.4￥?0.5￥、0.5￥?0.55￥任一個之間。
[0248]對B電平的讀出運行中所選擇的字線施加的電壓為例如1.5V?2.3V之間。也可以不限于此，而設為1 ? 65V?1 ? 8V、1 ? 8V?1 ? 95V、1 ? 95V?2 ? 1V、2 ? IV?2 ? 3V任一個之間。
[0249]對C電平的讀出運行中所選擇的字線施加的電壓為例如3.0V?4.0V之間。也可以不限于此，而設為 3 ? 0V?3 ? 2V、3 ? 2V?3 ? 4V、3 ? 4V?3 ? 5V、3 ? 5V?3 ? 6V、3 ? 6V?4 ? 0V 任一個之間。
[0250]作為讀出運行的時間(tR)，例如可設為25us?38iis、38iis?70iis、70iis?80iis2間。[0251 ](2)寫入運行是如上所述地包含編程運行與驗證運行。在寫入運行中，
[0252]對編程運行時所選擇的字線最初施加的電壓為例如13.7V?14.3V之間。也可以不限于此，而設為例如13.7V?14.0V、14.0V?14.6V任一個之間。
[0253]也可以改變對寫入第奇數個字線時所選擇的字線最初施加的電壓、對寫入第偶數個字線時所選擇的字線最初施加的電壓。
[0254]在將編程運行設為ISPP方式(Incremental Step Pulse Program)時，作為升壓的電壓，例如可列舉0.5V左右。
[0255]作為施加至非選擇字線的電壓，例如也可為6.0V?7.3V之間。不僅限于該情形，例如既可設為7.3V?8.4V之間，也可以設為6.0V以下。
[0256]非選擇的字線是第奇數個字線，但也可以是第偶數個字線，也可以將所施加的通過電壓改變。
[0257]作為寫入運行的時間(tProg)，例如也可以設為1700ns?1800lis、1800lis?1900li s、1900ns ?2000iis 之間。
[0258](3)在擦除運行中，
[0259]對形成在半導體襯底上部且所述存儲單元配置在上方的阱最初施加的電壓為例如12V?13.6V之間。不僅限于該情形，例如也可為13.6V?14.8V、14.8V?19.0V、19.0? 19.8￥、19.8￥?21￥之間。
[0260]作為擦除運行的時間(tErase)，例如也可設為3000ns?4000lis、4000lis?5000ns、 4000iis ?9000iis 之間。[〇261](4)存儲單元的結構
[0262]具有在半導體襯底(硅襯底)上隔著膜厚為4?10nm的隧道絕緣膜而配置的電荷存儲層。該電荷存儲層可設為膜厚為2?3nm的SiN、或S1N等的絕緣膜與膜厚為3?8nm的多晶硅的堆疊結構。而且，在多晶硅中也可添加Ru等金屬。在電荷存儲層之上具有絕緣膜。該絕緣膜具有例如由膜厚為3?10nm的下層High-k膜與膜厚為3?10nm的上層High-k膜夾著的膜厚為4?10nm的娃氧化膜。High-k膜可列舉HfO等。而且，娃氧化膜的膜厚可設為厚于 High-k膜的膜厚。在絕緣膜上隔著膜厚為3?10nm的材料形成有膜厚為30nm?70nm的控制電極。該材料是TaO等金屬氧化膜、TaN等金屬氮化膜。控制電極中可采用W等。
[0263]而且，可在存儲單元間形成氣隙。
[0264]以上，說明了本發明之實施方式，但本發明并非限定于上述實施方式，且可在不脫離其主旨之范圍內進行各種變化而實施。進而，各個階段之發明包含于上述實施方式，且可通過將揭示之構成要件適當地組合而提取各種發明。例如，即便自所揭示之構成要件中將若干個構成要件刪除，只要獲得特定之效果，則可作為發明而提取。
[0265][符號的說明]
[0266]1存儲系統
[0267]20半導體襯底
[0268]21絕緣膜
[0269]22絕緣膜
[0270]23半導體層
[0271]24鰭型結構
[0272]25隧道絕緣膜
[0273]26電荷存儲層
[0274]27塊絕緣膜
[0275]28導電膜
[0276]100NAND閃速存儲器
[0277]1〇1半導體阱
[0278]l〇la襯底
[0279]l〇lb阱區域
[0280]l〇lc擴散區域
[0281]l〇ld擴散區域
[0282]11〇外圍電路
[0283]111序列發生器
[0284]112電荷栗
[0285]113寄存器
[0286]114驅動器
[0287]120內核部
[0288]130,230存儲單元陣列
[0289]131NAND 串
[0290]140感應電路
[0291]141感應模塊
[0292]150行解碼器
[0293]151、154驅動器
[0294]151a、151b、151c、151d、151e、151f、151g、152b、152c、152e、152f、152g、
[0295]152h、1521、152j、152k、1521、153c、153d、153e、153f、153g、153h、154a、154b、
[0296]154c、154d、154e晶體管
[0297]152、153地址解碼器&電平轉換器
[0298]152a地址解碼器
[0299]152d、152m、153a、153i反相器
[0300]153bOR 電路[〇3〇1]160源極線驅動器[〇3〇2]170阱驅動器
[0303]200存儲控制器[〇3〇4]201主機接口電路[〇3〇5]202內置存儲器
[0306]203處理器[〇3〇7]204緩沖存儲器
[0308]205NAND 接口電路
[0309]206ECC 電路[〇31〇]300主機設備
【主權項】
1.一種半導體存儲裝置，其特征在于具備:第1塊，具備包含第1存儲單元及第1選擇晶體管的第1存儲串；第2塊，具備包含第2存儲單元及第2選擇晶體管的第2存儲串；源極線，電連接于所述第1存儲串及所述第2存儲串；以及控制部，在對所述第1存儲單元進行數據寫入的編程運行時，對所述第2選擇晶體管的 柵極電極施加所述源極線的電壓。2.—種半導體存儲裝置，其特征在于具備:第1塊，具備包含第1存儲單元及第1選擇晶體管的第1存儲串；第2塊，具備包含第2存儲單元及第2選擇晶體管的第2存儲串；源極線，電連接于所述第1存儲串及所述第2存儲串；以及控制部，在對所述第1存儲單元進行數據寫入的編程運行時，將所述第2選擇晶體管的 柵極電極設為電性浮動狀態。3.—種半導體存儲裝置，其特征在于具備:第1塊，具備包含第1存儲單元及第1選擇晶體管的第1存儲串，且設置在半導體阱的上 方；第2塊，具備包含第2存儲單元及第2選擇晶體管的第2存儲串，且設置在所述半導體阱 的上方；源極線，電連接于所述第1存儲串及所述第2存儲串；以及控制部，在對所述第1存儲單元進行數據寫入的編程運行時，對所述半導體阱施加所述 源極線的電壓。4.根據權利要求1至3任一項所述的半導體存儲裝置，其特征在于:所述第1存儲串更具備第3選擇晶體管，所述第2存儲串更具備第4選擇晶體管，所述控制部是在對所述第1存儲單元進行數據寫入的編程運行時，對所述第1選擇晶體管的柵極電極，施加比所述源極線的電壓低的第1電壓，對所述第3選擇晶體管的柵極電極，施加比所述源極線的電壓高的第2電壓，對所述第4選擇晶體管的柵極電極施加所述第1電壓。5.根據權利要求1至3任一項所述的半導體存儲裝置，其特征在于:所述控制部是在對所述第1存儲單元進行數據寫入的編程運行時，將所述第2存儲單元的柵極電極設為電性浮動狀態。
【文檔編號】G06F13/16GK105976865SQ201610133719
【公開日】2016年9月28日
【申請日】2016年3月9日
【發明人】前嶋洋, 鈴木裕也, 滋賀秀裕, 黑沢智紀
【申請人】株式會社東芝