半導體存儲裝置的制造方法
【專利摘要】本發明的實施方式提供一種能抑制信號的品質下降的半導體存儲裝置。實施方式的半導體存儲裝置具有：布線基板，包括第1至第3接合墊、具有電連接于第1接合墊的一端和另一端的第1布線、具有電連接于第2接合墊的一端和電連接于第1布線的另一端的另一端的第2布線、及具有電連接于第3接合墊的一端和電連接于第1布線的另一端與第2布線的另一端的連接部的另一端的第3布線；存儲器，具有包括第1EEPROM芯片的第1存儲器芯片積層部和包括第2EEPROM芯片的第2存儲器芯片積層部；存儲器控制器；及第1接合線至第3接合線。
【專利說明】半導體存儲裝置
[0001][交叉申請]
[0002]本申請享受以日本專利申請2015-52380號(申請日:2015年3月16日)作為基礎申請的優先權。本申請通過參照此基礎申請而包含該基礎申請的全部內容。
技術領域
[0003]實施方式的發明涉及一種半導體存儲裝置。
【背景技術】
[0004]在作為半導體存儲裝置之一的、嵌入式多媒體卡(embedded Multi Media Card:eMMC)等控制器并入型存儲器中，例如當寫入時或讀出時要求使存儲器與存儲器控制器之間的信號傳輸高速化。
[0005]eMMC等控制器并入型存儲器具有存儲器芯片積層體，該存儲器芯片積層體包含設在布線基板上的多個存儲器芯片。存儲器芯片積層體是利用接合線等電連接于布線基板。所述半導體存儲裝置中，若存儲器與存儲器控制器之間使用的信號的傳送速度提高，則有時會令信號品質下降。

【發明內容】

[0006]本發明的實施方式提供一種能抑制存儲器與存儲器控制器之間使用的信號的品質下降的半導體存儲裝置。
[0007]實施方式的半導體存儲裝置具備:布線基板，包括第I接合墊、第2接合墊、第3接合墊、具有電連接于第I接合墊的一端和另一端的第I布線、具有電連接于第2接合墊的一端和電連接于第I布線的另一端的另一端的第2布線、及具有電連接于第3接合墊的一端和電連接于第I布線的另一端與第2布線的另一端的連接部的另一端的第3布線;存儲器，具有具備2個以上積層于布線基板上的第1EEPR0M芯片的第I存儲器芯片積層部、和具備2個以上積層于第I存儲器芯片積層部上的第2EEPR0M芯片的第2存儲器芯片積層部;存儲器控制器，搭載于布線基板上;第I接合線，使第I接合墊與第1EEPR0M芯片之間電連接;第2接合線，使第2接合墊與第2EEPR0M芯片之間電連接;及第3接合線，使第3接合墊與存儲器控制器之間電連接。
【附圖說明】
[0008]圖1是表示半導體存儲裝置的構造例的截面示意圖。
[0009]圖2是用于說明半導體存儲裝置中的各構成要素的連接關系的示意圖。
[0010]圖3是表示布線層的一部分的分布例的平面示意圖。
[0011 ]圖4是表示半導體存儲裝置的等效電路的圖。
[0012]圖5是表示半導體存儲裝置的等效電路的圖。
[0013]圖6是表示數據選通信號的波形的示例的圖。
[0014]圖7是表示數據選通信號的波形的示例的圖。
[0015]圖8是表示讀出時經由輸入輸出端子輸入輸出的信號的EYE圖案的示例的圖。
[0016]圖9是表示讀出時經由輸入輸出端子輸入輸出的信號的EYE圖案的示例的圖。
[0017]圖10是表示半導體存儲裝置的另一構造例的截面示意圖。
[0018]圖11是表示半導體存儲裝置的另一構造例的截面示意圖。
【具體實施方式】
[0019]以下，參照圖式說明實施方式。另外，圖式是示意性的，例如厚度與平面尺寸的關系、各層的厚度的比率等有時會與實際不同。而且，實施方式中，對于實質上相同的構成要素標注相同符號且省略說明。
[0020]圖1是表示半導體存儲裝置的構造例的截面示意圖，圖2是用于說明半導體存儲裝置中的各構成要素的連接關系的示意圖。半導體存儲裝置10具備布線基板1、存儲器2、存儲器控制器3、接合線4a至接合線4c、絕緣樹脂層5及導電體6。
[0021]布線基板I具有第I面(圖1中的布線基板I的上表面)和位于第I面相反側的第2面(圖1中的布線基板I的下表面)。進而，布線基板I包括絕緣層11、布線層12、布線層13、阻焊劑14、阻焊劑15及通孔16。
[0022]絕緣層11設于布線基板I的第I面與第2面之間。作為絕緣層11，可使用例如半導體基板、玻璃基板、陶瓷基板、或環氧玻璃等樹脂基板等。
[0023]布線層12設于布線基板I的第I面。布線層12包括多個導電層，該等多個導電層至少含有接合墊121a至接合墊121c、和布線122a至布線122c。
[0024]接合墊121a至接合墊121c具有例如作為信號端子的功能。作為信號端子，可列舉例如輸入輸出端子(1/0)、數據選通信號端子(DQS)等。進而，也可另外設置具有作為電源端子(VCC、VSS)、可讀信號端子(RE)等端子的功能的墊。而且，也可針對各種信號分別設置接合墊121a至接合墊121c、及布線122a至布線122c。
[0025]電源端子是用于供給電源電壓VCC、電源電壓VSS的端子。輸入輸出端子是用于輸入輸出命令、地址、編程數據及讀數據中的至少一種的端子。數據選通信號端子是用于輸入輸出數據選通信號的端子，該數據選通信號控制在存儲器與存儲器控制器之間進行數據收發的定時。作為數據選通信號，也可使用差動信號(DQS0、DQSZ0)。可讀信號端子是用于指示讀出動作等的狀態引腳。作為可讀信號，可使用差動信號(RE0、REZ0)。
[0026]如圖2所示，布線122a具有電連接于接合墊121a的一端和另一端。布線122b具有電連接于接合墊121b的一端、和電連接于布線122a的另一端的另一端。布線122c具有電連接于接合墊121c的一端、和電連接于布線122a的另一端與布線122b的另一端的連接部的另一端。另外，將布線122a、布線122b與布線122c的連接處作為分叉點123。布線122b優選為具有與布線122a相同的長度。布線122c也可長于布線122a及布線122b。
[0027]圖3是表示布線層12的一部分的分布例的平面圖。圖3中，接合墊121a及接合墊121b是以彼此相鄰的方式配置。即，優選為，接合墊121a與接合墊121b之間不存在其他接合墊。由此，能抑制后述的因信號品質的下降引起的電容成分的影響。另外，未必限于圖3所示的分布，也可例如使接合墊121a與接合墊121b配置于隔著存儲器2而彼此分離的位置。
[0028]經由接合墊121c(未圖示)而電連接于存儲器控制器3的布線122c經由分叉點123而分叉為布線122a及布線122b這兩個布線。此時，布線122a電連接于接合墊121a，布線122b電連接于接合墊121b。另外，布線122b的寬度優選為與布線122a相等。另外，所謂相等也包括例如存在誤差等實質上相等的情況。
[0029]布線層13設于布線基板I的第2面。布線層13具有包含連接墊的多個導電層。連接墊具有作為用于形成導電體6的焊盤的功能。連接墊的表面被導電體6覆蓋。
[0030]布線層12及布線層13包含例如銅、銀、金或鎳等。例如，也可通過利用電解鍍敷法或無電解鍍敷法等形成含有所述材料的鍍敷膜，從而形成布線層12及布線層13。而且，也可使用導電膏而形成布線層12及布線層13。
[0031]阻焊劑14設于布線層12上，且具有使布線層12的一部分露出的開口部。阻焊劑15設于布線層13上，且具有使布線層13的一部分露出的開口部。作為阻焊劑14及阻焊劑15，可使用例如絕緣性樹脂材料，例如可使用紫外線硬化型樹脂或熱硬化型樹脂等。而且，例如可利用蝕刻等在阻焊劑14及阻焊劑15的一部分形成開口部。
[0032]通孔16貫穿于布線基板I。通孔16具有例如沿貫穿于絕緣層11的開口的內壁而設的導體層、和填充于導體層內側的填孔材。開口可例如使用激光而形成。導體層包含銅、銀、金或鎳等。例如，也可通過利用電解鍍敷法或無電解鍍敷法等形成含有所述材料的鍍敷膜從而形成導體層。而且，也可使用導電膏來形成導體層。也可使用與導體層相同的步驟形成接合墊121a至接合墊121c、及布線122a至布線122c中的一者或兩者。填孔材可例如使用絕緣性材料或導電性材料而形成。另外，并不限于此，例如也可通過利用鍍銅等而向開口內填充導電性材料來形成通孔16。
[0033]存儲器2搭載于布線基板I的第I面。存儲器2具有例如電可擦除只讀存儲器(Electrically Erasable Programmable Read-Only Memory:EEPR0M)等存儲器芯片。圖1及圖2中，存儲器2具有包括2個以上積層于布線基板I上的第1EEPR0M芯片21的第I存儲器芯片積層部2a、和包括2個以上積層于第I存儲器芯片積層部2a上的第2EEPR0M芯片22的第2存儲器芯片積層部2b。
[0034]多個第1EEPR0M芯片21是以隔著粘片膜等粘接層而使一部分重疊的方式彼此粘接，多個第2EEPR0M芯片22是以隔著粘片膜等粘接層而使一部分重疊的方式彼此粘接。第2EEPR0M芯片22優選為數量與第1EEPR0M芯片21相同。另外，也可設置3個以上存儲器芯片積層部。
[0035]多個第1EEPR0M芯片21可例如通過使用線接合而將設于各個第1EEPR0M芯片21的第I電極墊連接而實現電連接。多個第2EEPR0M芯片22可例如通過使用線接合而將設于各個第2EEPR0M芯片22的第2電極墊連接而實現電連接。
[0036]存儲器2具有設于第I存儲器芯片積層部2a與第2存儲器芯片積層部2b之間的粘片膜等粘接層23。第2存儲器芯片積層部2b是以隔著粘接層23而重疊于第I存儲器芯片積層部2a的第I電極墊的方式積層。通過設置粘接層23，可防止接合線4a與第2EEPR0M芯片22接觸。
[0037]存儲器控制器3搭載于布線基板I的第I面，且經由布線基板I而電連接于存儲器2。存儲器控制器3控制對于存儲器2的數據寫入及數據讀出等動作。存儲器控制器3包含半導體芯片。
[0038]接合線4a使接合墊121a與第1EEPR0M芯片21之間電連接。接合線4b使接合墊121b與第2EEPR0M芯片22之間電連接。另外，圖1中，接合線4b未電連接于接合線4a，且如圖2所示電分離。接合線4c使接合墊121 c與存儲器控制器3之間電連接。
[0039]作為接合線4a至接合線4c，可使用例如金、銀、銅、鋁等。另外，也可設置接合線4a至接合線4c以外的接合線。電連接于第I存儲器芯片積層部2a的最上層的第1EEPR0M芯片21的接合線4a的一部分埋入至粘接層23。
[0040]絕緣樹脂層5含有無機填充材(例如S12)，例如可使用將該無機填充材與有機樹脂等混合而成的密封樹脂且利用轉移成型法、壓縮成型法、射出成型法等成型法形成。
[0041]導電體6設于布線基板I的第2面。導電體6具有作為外部連接端子的功能。例如經由外部連接端子而將信號及電源電壓等供給至存儲器控制器3。此時，也可經由外部連接端子而將電源電壓供給至存儲器2。導電體6例如使用金、銅、焊料等形成。可使用例如錫-銀系、錫-銀-銅系的無鉛焊料。而且，也可使用多個金屬材料的積層來形成導電體6。另外，圖1中是使用導電珠形成導電體6，但也可使用凸塊形成導電體6。
[0042]本實施方式的半導體存儲裝置中，將構成存儲器的多個存儲器芯片分成2個以上群組。而且，針對存儲器與存儲器控制器之間使用的各信號分別設置多個接合墊，使多個接合墊各自分別電連接于群組中的存儲器芯片。進而，使傳輸各信號的布線的一端根據多個接合墊的數量而分叉，使分叉端各自電連接于對應的接合墊，使另一端電連接于存儲器控制器。
[0043]此處，參照圖4至圖9對存儲器和存儲器控制器的連接構成、與信號品質下降的關系進行說明。圖4及圖5是讀出時半導體存儲裝置的等效電路圖。圖6及圖7是表示數據選通信號的波形的示例的圖。圖8及圖9是表示讀出時經由輸入輸出端子而輸入輸出的信號的EYE圖案的示例的圖。
[0044]首先，作為比較例，構成為未針對各信號分別設置所述多個接合墊的半導體存儲裝置10中，當讀出時由圖4所示的等效電路表示。圖4中，使存儲器2與存儲器控制器3之間電連接的布線122x具有電感成分L。存儲器2具有電阻成分R和電容成分Cl。存儲器控制器3具有電容成分C3。
[0045]此時，由電感成分L及電容成分C3產生串聯共振。進而，在相鄰的多個布線之間產生電容成分CO。當已產生電容成分CO時，不僅產生串聯共振而且還產生并聯共振。若產生串聯共振及并聯共振這兩者，則如圖6所示，例如在數據選通信號等信號波形產生噪音30，信號波形容易成為階梯狀。
[0046]而且，電容成分Cl的值遠大于電容成分C3，因此輸入輸出至輸入輸出端子的信號容易產生振鈴。例如，如圖8所示，讀出時經由輸入輸出端子而輸入輸出的信號的偏差變大，EYE圖案40損壞。存儲器2與存儲器控制器3之間的傳送速度越高則所述現象越顯著。對此，要求即便在例如250Mbps以上、具體為266Mbps左右的高速傳送速度下，信號的品質也不會下降。
[0047]本實施方式的半導體存儲裝置由圖5所示的等效電路表示。圖5中，布線122a具有電感成分LI，布線122b具有電感成分L2，布線122c具有電感成分L3。存儲器芯片積層部2a具有電阻成分R和多個第1EEPR0M芯片21的電容成分Cla。存儲器芯片積層部2b具有多個第2EEPR0M芯片22的電容成分Clb。存儲器控制器3具有電容成分C3。
[0048]圖5所示的等效電路中，優選為，令使用LI及Cla表示的LC電路的共振頻率(1ΛΓ(LI XCIa))與使用L2及CIb表示的LC電路的共振頻率(IAT(L2 XClb))相等。即，優選為，使LI和Cla的乘積與L2和Clb的乘積相等。如圖1所示，當第I存儲器芯片積層部2a與第2存儲器芯片積層部2b包含種類相同且數量相同的存儲器芯片時，可通過例如使布線122a的長度(從接合墊121a至分叉點123為止的布線122a的長度)與布線122b(從接合墊121b至分叉點123為止的布線122b的長度)的長度相等，從而容易使LI和Cla的乘積與L2和Clb的乘積相等。
[0049]利用所述構成，能消除流過布線122a及布線122b中的一者的電流與流過其中另一者的電流之間的磁場，抑制并聯共振。因此，如圖7所示，能抑制噪音30的產生。
[0050]而且，因電容成分Cl被分為多個電容成分Cla及電容成分Clb，所以對于布線的負載電容減少，從而能抑制信號的振鈴。因此，例如，如圖9所示，讀出時經由輸入輸出端子而輸入輸出的信號的偏差變小，能抑制EYE圖案40的損壞。
[0051]另外，當寫入時，優選為，令使用LI及Cla表示的LC電路的共振頻率(1AT(L1X(:13))或使用1^及(:113表示的^:電路的共振頻率(1/入(1^\(:113))、與使用1^及03表示的^:電路的共振頻率(1AT(L3XC3))相等。即，優選為，使LI和Cla的乘積或L2和Clb的乘積、與L3和C3的乘積相等。由此，能抑制并聯共振。因此，能抑制噪音30的產生。而且，通過與圖5同樣地使電容成分Cl分為電容成分C Ia與電容成分Clb，能減少對于一個信號布線的負載電容，因此，能抑制信號的振鈴。因此，能減小讀出時經由輸入輸出端子而輸入輸出的信號的偏差。
[0052]另外，布線基板I的構造并不限于參照圖1至圖3說明的構造。半導體存儲裝置的另一構造例示于圖10及圖11。圖10及圖11是表示半導體存儲裝置的另一構造例的截面示意圖。
[0053]圖10所示的半導體存儲裝置10與圖1所示的半導體存儲裝置10相比，不同之處至少在于:多個第2EEPR0M芯片22以階梯狀積層于第I存儲器芯片積層部2a上。另外，關于與圖1所示的半導體存儲裝置10相同的部分，可適當沿用圖1的說明。
[0054]圖10中，也可不設置粘接層23。而且，接合墊121a及接合墊121b也可與圖3同樣地彼此相鄰。
[0055]圖11所示的半導體存儲裝置10與圖10所示的半導體存儲裝置10相比，不同之處至少在于:第2存儲器芯片積層部2b與布線基板I的連接位置、即接合墊121b的位置。另外，關于與圖1及圖10所示的半導體存儲裝置10相同的部分，可適當使用圖1的說明。
[0056]圖10中，接合墊121b設于與具有接合墊121a的墊部不同的位置。例如，也可將接合墊121a設于第I墊部，將接合墊121b設于隔著存儲器2而與第I墊部相離的第2墊部。
[0057]圖10及圖11所示的構造中，也可通過以所述方式調整LI和Cla的乘積、L2和Clb的乘積、及L3和C3的乘積，來抑制信號的振鈴或噪音，從而抑制信號品質的下降。
[0058]另外，本實施方式是作為示例而提出，并非旨在限制發明范圍。這些新穎的實施方式可以其他多種形態實施，可在不脫離發明宗旨的范圍內進行多種省略、置換、變更。這些實施方式及其變形屬于發明范圍或宗旨，且屬于權利要求中記載的發明及與其等價的范圍內。
[0059][符號的說明]
[0060]I 布線基板[0061 ] 2 存儲器
[0062]2a 存儲器芯片積層部
[0063]2b 存儲器芯片積層部
[0064]3 存儲器控制器
[0065]4a 接合線
[0066]4b 接合線
[0067]4c 接合線
[0068]5 絕緣樹脂層
[0069]6 導電體
[0070]10 半導體存儲裝置
[0071]11 絕緣層
[0072]12 布線層
[0073]121a 接合墊
[0074]121b 接合墊
[0075]121c 接合墊
[0076]121x 布線
[0077]122a 布線
[0078]122b 布線
[0079]122c 布線
[0080]122x 布線
[0081]123分叉點
[0082]13 布線層
[0083]14 阻焊劑
[0084]15 阻焊劑
[0085]16 通孔
[0086]21 芯片
[0087]22 芯片
[0088]23 粘接層
[0089]30 噪音
[0090]40 EYE 圖案
【主權項】
1.一種半導體存儲裝置，其特征在于具備: 布線基板，包括第I接合墊、第2接合墊、第3接合墊、具有電連接于所述第I接合墊的一端和另一端的第I布線、具有電連接于所述第2接合墊的一端和電連接于所述第I布線的另一端的另一端的第2布線、及具有電連接于所述第3接合墊的一端和電連接于所述第I布線的另一端與所述第2布線的另一端的連接部的另一端的第3布線； 存儲器，具有具備2個以上積層于所述布線基板上的第1EEPR0M芯片的第I存儲器芯片積層部、和具備2個以上積層于所述第I存儲器芯片積層部上的第2EEPR0M芯片的第2存儲器芯片積層部； 存儲器控制器，搭載于所述布線基板上； 第I接合線，使所述第I接合墊與所述第1EEPR0M芯片之間電連接； 第2接合線，使所述第2接合墊與所述第2EEPR0M芯片之間電連接;及 第3接合線，使所述第3接合墊與所述存儲器控制器之間電連接。2.根據權利要求1所述的半導體存儲裝置，其特征在于: 所述第I布線具有第I電感成分， 所述第2布線具有第2電感成分， 所述第3布線具有第3電感成分， 2個以上的所述第1EEPR0M芯片具有第I電容成分， 2個以上的所述第2EEPR0M芯片具有第2電容成分， 所述存儲器控制器具有第3電容成分， 所述第2電感成分和所述第2電容成分的乘積等于所述第I電感成分和所述第I電容成分的乘積，或是所述第I電感成分和所述第I電容成分的乘積或所述第2電感成分和所述第2電容成分的乘積等于所述第3電感成分和所述第3電容成分的乘積。3.根據權利要求2所述的半導體存儲裝置，其特征在于:所述第2布線具有與所述第I布線相等的長度。4.根據權利要求1至權利要求3中任一項所述的半導體存儲裝置，其特征在于:所述第2接合墊是以鄰接于所述第I接合墊的方式設置。5.根據權利要求1至權利要求3中任一項所述的半導體存儲裝置，其特征在于:所述第I接合墊至所述第3接合墊具有作為命令、地址、編程數據及讀數據中的至少一個信號的輸入輸出端子或數據選通信號端子的功能。
【文檔編號】H01L23/12GK105990259SQ201510996104
【公開日】2016年10月5日
【申請日】2015年12月25日
【發明人】谷本亮, 鈴谷信人, 神山洋平, 太田邦夫
【申請人】株式會社東芝