專利名稱：延遲控制電路及方法
技術領域：
本發明涉及一種延遲控制電路，用于基于基準信號，以預定延遲來產生延遲版本的輸入信號，并涉及一種控制例如選通脈沖的輸出信號的延遲的方法。
背景技術：
多種數字電路使用時鐘信號來控制在數字電路的操作期間發生的各種事件的定時。例如，時鐘信號用于指出計算機系統中使用的命令或其他信號什么時候是有效的，因此可以用于控制計算機系統的操作。然后，時鐘信號用于鎖存命令或其他信號，使得可以在命令或其他信號不再有效之后使用這些命令和信號。
諸如同步動態隨機存取存儲器(SDRAM)之類的許多高速集成設備依賴于時鐘信號來控制命令、數據和地址流入、流過、以及流出設備。典型地，在時鐘信號的沿(即從高到低或從低到高的邏輯狀態的轉變)啟動操作。為了在設備內更精確地控制操作的定時，有時將時鐘信號的每個周期分成子周期，使得此種操作緊接在時鐘沿之后就開始。
一種用于在時鐘信號的周期之內控制操作的定時的方法產生相位延遲版本的時鐘信號。例如，為了將時鐘周期分成四個子周期，產生分別落后時鐘信號90°、180°、270°的相位延遲版本。相位延遲的時鐘信號的沿在每一個子周期的開始或結束處提供可用于啟動操作的信號轉變。產生這種可變延遲控制時鐘的一種可能的方法是采用由基準時鐘驅動的延遲鎖定環(DLL)。例如在Maneatis的1996年11月的IEEE Journalof Solid-State Circuits 31(11)1723-1732中的“Low Jitter ProcessIndependent DLL and PLL Based on Self-Biased Techniques”中描述的，將基準時鐘信號輸入到傳統的多輸出可變延遲電路。
然而，存在這樣應用與基準控制時鐘信號不同，基準日期時鐘信號是不連續的。典型地，在存取數據塊時，基準日期時鐘信號以時鐘脈沖串的方式到達。在串之間，基準數據時鐘信號是相對無效(inactive)的，使得DLL可能丟失其鎖定。相反，當串到達時，延時鎖定環可能不會正確地調節延遲數據時鐘的延遲，并且數據在鎖存之前可能在數據總線處具有不夠或過度的形成時間。
該問題的解決方案由文獻WO 98/35446提出，根據該文獻，提供了幾個延遲的時鐘信號，每一個延遲時鐘信號相對于連續的基準時鐘信號延遲了各個延時。選擇開關在邏輯控制電路的控制下，連接延遲時鐘信號之一以控制數據鎖存。邏輯電路選擇預定的開關位置，以選擇延遲時鐘信號之一，作為延遲的時鐘信號，所述延遲時鐘信號之一的脈沖相對于輸入控制時鐘延遲了約時鐘周期的一半。邏輯控制電路能夠改變開關位置，以適應由于操作頻率改變而可能產生的時鐘周期的改變。優選地，在生產存儲器件時將選擇開關的位置編程到邏輯控制電路中。然而，在存儲器件可能用于多于一個頻率的情況下，或在數據或命令的到達時間相對于它們各自的基準時鐘而變化的情況下，存儲器控制器可以命令邏輯控制電路來定義修改的選擇開關位置。多抽頭可變延遲線與選擇開關的結合使用允許調諧存儲器件以改變頻率的操作條件。
對于使數字脈沖信號延遲基準時鐘周期的給定片段的類似要求對于雙倍數據率(DDR)存儲器接口電路的數據讀取部分也是有效的。在這種DDR接口電路中，數據(DQ)與時鐘信號(CK)同步。然而，數據不具有與該時鐘的嚴格相位關系。由此，數據轉變的精確定時位置代替地由所謂的選通脈沖(DQS)來指出或表示。
圖1示出了在DDR接口讀取定時的情況下表示以上信號波形的信號圖。時鐘(CK)是連續可用的，但是只有在發送有效數據(DQ)時選通信號(DQS)才具有有效沿。為了獲得最大可靠數據接收，需要在數據周期的中間對數據進行精確地采樣。因此，必須將選通信號延遲與時鐘周期的四分之一(90°)相等的時間量。
現有技術提出的上述解決方案需要復雜的控制電路和調諧操作，用于適應基準時鐘，以改變輸入頻率和定時。

發明內容
因此，本發明的目的在于提出一種延遲控制電路和方法，通過該電路和方法，可以在沒有時鐘信號和選通信號之間的嚴格相位關系的情況下，實現數據的精確采樣。
通過如權利要求1所述的延遲控制電路和如權利要求9所述的延遲控制方法來實現該目的。
因此，以由輸入信號限定的預定定時來對信號產生裝置產生的延遲復制進行采樣，其中，基于采樣結果來選擇復制之一，并且基于選定的復制，產生輸入信號的延遲版本或延遲的輸出信號。因此，即使在輸入信號和基準信號之間有相當大的相位偏移的情況下，可以產生正確相位關系或延遲的輸出信號的快速且可靠的產生，以獲得最大可靠的數據復制。與以上現有技術相反，延遲控制不是基于接收到的數據的采樣結果，通過使用復制信號中的缺省一個，并且然后響應于采用結果進行調諧來接收所述數據。而是，基于輸入信號的定時(例如，數據選通信號)，通過對復制本身進行采樣來直接確定復制信號的正確一個。這導致更快且不復雜的同步過程。
采樣裝置可以包括編碼裝置，用于基于采樣裝置的輸出來產生選擇信號，其中，選擇信號用于選擇復制之一。編碼裝置的使用提供了這樣的優勢可以提供輸入端子，用于輸入表示延遲版本的所需延遲的延遲信息，其中編碼裝置可適用于基于對采樣裝置的輸出和延遲信息的綜合考慮來產生選擇信號。因此，可以以相對于基準信號的任意所需延遲來產生輸出信號。
另外，編碼裝置可以包括多個邏輯門，這些邏輯門設置用于在它們的兩個輸入端子處接收具有專有時間延遲的連續值的采樣復制的各個數據，其中，如果將不同的邏輯值施加到邏輯門的輸入端子，則邏輯門可適用于產生有效(active)的輸出信號。使用邏輯門提供了用于具體實現編碼裝置的簡單解決方案，尤其是在如果不需要特定的延遲信息的情況下。
選擇裝置可以包括多個開關裝置，每一個開關裝置接收延遲的復制的相應一個，并且由邏輯門的相應一個的輸出信號來控制。該措施用于通過簡單地使用邏輯門的輸出信號來控制用于將延遲的復制中的一個切換到控制電路的輸出的切換操作，來進一步地簡化控制電路。
另外，采樣裝置可以包括多個觸發裝置，用于響應于施加在它們的時鐘輸入處的輸入信號的預定定時，對延遲的復制的狀態進行采樣。這導致簡單的解決方案，因為可以只將輸入信號提供給觸發裝置的時鐘輸入，從而基于時鐘輸入的特征(即，正沿或負沿受控的時鐘輸入)來對延遲的復制進行采樣。因此，預定的定時可以與輸入信號的上升沿或下降沿中的至少一個相對應。
在根據優選實施例的特定實現中，輸入信號可以是間歇的選通信號，基準信號可以是連續的時鐘信號。


現在將參考附圖，基于優選實施例來描述本發明，其中圖1示出了表示延遲控制電路的特征信號波形的信號圖；圖2示出了根據優選實施例的延遲控制電路的示意性方框圖；以及圖3示出了根據優選實施例的延遲控制電路的實現示例的示意性電路圖。
具體實施例方式
現在將以用于DDR存儲器接口電路的數據讀取部分的數字脈沖延遲電路(DPDC)為基礎來描述優選實施例，其中，數據(DQ)與時鐘信號CK同步，但是如圖1所示，與該時鐘不具有嚴格的相位關系。數據轉變的精確定時位置由選通脈沖(DQS)來表示。
圖2示出了根據優選實施例的建議的DPDC的示意性方框圖。該延遲控制電路可以將輸入脈沖延遲基準時鐘周期的片段。盡管在DDR接口的上下文中進行了描述，其應用不局限于此，并且要求預定或可編程延遲的輸出信號的許多其他應用也是可能的。
在如圖2所示的DPDC中，延遲鎖定環(DLL)10鎖定到輸入基準時鐘CK，并且產生N個時間延遲的復制或該基準時鐘CK的拷貝。將時間延遲的復制提供給脈沖采樣電路20，所述脈沖采樣電路20通過使用這些時鐘復制，對施加到脈沖采樣電路20的相應輸入的輸入選通信號DQS的至少一個沿的位置進行采樣。將從采樣過程中獲得的沿位置或其他定時信息提供給解碼器或編碼器電路30，在電路30中，該信息可以與表示所需延遲值的可選延遲信息相結合，來產生選擇信號S，所述選擇信號S控制選擇電路40，以便向電路輸出提供從N個延遲的時鐘復制中選擇的延遲的時鐘復制CLKd，作為輸入脈沖或選通信號DQS的延遲版本。取決于DLL電路10的所選分辨率，可以獲得任意精確度的延遲。
此外，取決于脈沖采樣電路20、解碼器/編碼器30和選擇電路40的實現復雜度，可以將建議的DPDC設置用于對輸入的選通信號DQS的上升沿、下降沿或兩個沿起作用。
圖3示出了DPDC的特定實現示例的示意性電路圖。該實現示例與實現DDR接口電路所需的那種脈沖延遲的簡單但是可用的解決方案相對應。
根據圖3，圖1的DLL電路10包括相位檢測電路12，緊接著是環路濾波器14，用于抑制不需要的信號分量。此外，DLL電路10包括每一個都具有特定延遲T的受控延遲元件鏈16，使得DLL電路10的總延遲量總計為12T。在本實現示例中，DLL電路的分辨率示出為12個抽頭(12T)，從而減小了示意性電路的復雜性。然而，取決于所需的分辨率，延遲電路可以由任意其他數目的抽頭(即，延遲元件)來實現。
在圖3的電路中，延遲元件16的并行輸出信號以連續增加的延遲的方式提供基準時鐘信號CK的多個復制，其中鄰接的或相鄰的復制具有時間差，因此具有一個抽頭的延遲差。與基準時鐘信號CK相比較，最后一個延遲的復制c12延遲了12個抽頭(12T)。12T的總延遲由相位檢測器12和環路濾波器14控制，以與輸入的時鐘周期相等。這是通過向相位檢測器12的輸入提供從最后一個延遲元件的輸出得到的反饋信號DC(延遲控制)來實現的。
圖2的采樣電路20是由一行D型觸發器(D-FF)22實現的，所述D-FF在DLL電路的輸出處對延遲的復制的狀態進行采樣。在本示例中，在輸入脈沖或選通信號DQS的上升沿處執行采樣。通過向所有D-FF 22的時鐘輸入提供輸入選通信號DQS來實現所述采樣操作。將D-FF 22的邏輯輸出值提供給由多個邏輯“與”門實現的解碼器電路，所述“與”門具有非反相輸入和反相輸入，以便如果非反相輸入處的邏輯狀態與有效狀態或邏輯“1”相對應，以及在反相輸入處的邏輯狀態與無效狀態或邏輯“0”相對應時，產生有效的輸出信號。從而，實現了簡單的解碼器功能，該解碼器的輸出將上升沿位置解譯為“one-hot”代碼，即在各個輸入端具有不同邏輯狀態的邏輯“與”門32之一產生有效的輸出信號，而其他邏輯“與”門32產生無效的輸出信號。
可以將邏輯“與”門32的并行輸出值解釋為具有一個有效比特的代碼字，基于該代碼字來控制一行開關42以在DLL電路10的輸出處(即延遲鏈)選擇延遲復制之一，并且使該信號可用作延遲控制電路的輸出處的延遲選通信號DQSd。
在如圖3所示的本實現示例中，延遲被固定地連線，并且不是可選擇的，例如，不是基于用于輸入延遲信息d的輸入選項可選擇的。由于DLL抽頭數目的具體實現的固定選擇用作選擇器輸入，將輸入選通信號的上升沿偏移時鐘周期的固定片段，即本示例中的3/12＝90°。這是通過以下方法實現的在開關42和DLL電路10的各個輸出端子之間選擇分配，使得輸出端子偏移三個位置到圖3示例中的左邊。因此，與輸出有效信號的邏輯“與”門無關，將延遲的輸出選通信號DQDd延遲與90°相對應的3T的固定片段。當然，可以通過改變“與”門32的輸出處的開關42和DLL電路10的輸出之間的分配來實現任意其他的固定延遲。可以通過在LDD電路10的輸出和開關42的輸入之間提供邏輯或移位電路，來實現基于輸入延遲信息d的可編程延遲。
在圖3的簡單實現示例中，僅讀出輸入選通信號DQS的上升沿，并且選通信號DQS的周期長度由時鐘信號CK的周期長度來代替。然而，這不是必要條件，還可以對選通信號DQS的上升沿和下降沿分離地進行采樣和解碼，并且在延遲控制電路的輸出處在給定的時間延遲之后再現這些沿。
此外，在圖3的實現示例中，延遲時間由選擇電路20處的抽頭偏移的固定選擇來確定。然而，如已經提到的，這可以通過提供可選擇的延遲或通過更復雜的解碼器來實現修改。
在輸入選通信號DQS是較慢的信號或噪聲時，這可能導致彼此緊接著的雙倍或多次沿檢測，這可能引起數據的錯誤恢復。在圖3的實現中，如果這些雙倍沿之間的距離小于已經實現的延遲，則延遲的輸出選通信號DQSd總是相對于輸入選通信號DQS的沿的最后出現進行計時的。
一旦輸入選通信號DQS觸發了電路，則延遲的輸出選通信號DQSd是連續的而不是脈沖型的信號。即使輸入選通信號DQS是不連續信號也是這樣的。考慮到以下事實這可能是個優勢產生用于對數據進行采樣的基準定時位置，而不是該數據存在的表示。
在許多應用中，輸入選通信號DQS相對于系統時鐘CK的位置是穩定(但是未知的)自然狀態。在此種情況下，可以通過在路徑中在沿位置EP或選擇信號S處添加臨時濾波以提高選擇信號的質量，來擴展所述系統。該附加濾波器可以具有時間平均或中值濾波的性質。
總之，已經描述了一種用于控制基于輸入信號產生的輸出信號的延遲的延遲控制電路和方法，其中，產生相對于基準信號具有專有時間延遲的基準信號的多個延遲復制，并且以輸入信號限定的預定定時來進行采樣。基于采樣裝置的輸出來選擇延遲復制之一，并且基于選定的復制來產生輸出信號。從而，即使在數據和基準信號之間沒有給出嚴格的相位關系的情況下也可以產生預定的相位關系。
應該注意的是，本發明不局限于上述優選實施例，而是可以用于任意延遲控制電路，以獲得具有預定延遲的輸出信號。優選實施例的電路組件和塊可以由具體的硬件電路或由控制處理器設備(例如數字信號處理器)的軟件程序來實現。因此，優選實施例可以在所附權利的范圍內變化。
還應該注意的是，當用于包括權利要求的說明書中時，術語“包括”意欲表明所述特征、裝置、步驟或組件的存在，但是不排除一個或更多其他特征、裝置、步驟或組件及其組合的存在和附加。此外，權利要求中的元件前的冠詞“一個”不排除存在多個此種元件。而且，任何附圖標記均不限制權利要求的范圍。
權利要求
1.一種延遲控制電路，用于基于基準信號，以預定延遲產生輸入信號的延遲版本，所述延遲控制電路包括a.信號產生裝置(10)，用于產生所述基準信號的多個延遲復制，每一個所述延遲復制均具有相對于所述基準信號的各自專有的時間延遲；b.采樣裝置(20)，用于以由所述輸入信號限定的預定定時來對所述延遲復制進行采樣；以及c.選擇裝置(30，40)，用于基于所述采樣裝置的輸出來選擇所述延遲復制中的一個，并且用于基于所述選定的復制來產生所述延遲版本。
2.根據權利要求1所述的電路，其中，所述選擇裝置包括編碼裝置(30)，用于基于所述采樣裝置(20)的所述輸出來產生選擇信號(S)，其中，所述選擇信號(S)用于選擇所述復制中的所述一個。
3.根據權利要求2所述的電路，其中，所述編碼裝置(30)包括輸入端子，用于輸入表示所述延遲版本的所需延遲的延遲信息，以及所述編碼裝置(30)適用于基于對所述采樣裝置(20)的所述輸出和所述延遲信息的綜合考慮，來產生所述選擇信號(S)。
4.根據權利要求2或3所述的電路，其中，所述編碼裝置(30)包括多個邏輯門(32)，用于在所述邏輯門的兩個輸入端子處接收具有所述專有時間延遲的連續值的采樣復制的各個數據，以及如果將不同的邏輯值施加到邏輯門的輸入端子，則所述邏輯門(32)適用于產生有效的輸出信號。
5.根據權利要求4所述的電路，其中，所述選擇裝置(40)包括多個開關裝置(42)，每一個開關裝置均具有所述延遲復制的相應一個，并且由所述邏輯門(32)的相應一個的輸出信號來控制。
6.根據任一前述權利要求所述的電路，其中，所述采樣裝置包括多個觸發裝置(22)，用于響應于施加到其時鐘輸入處的所述輸入信號的所述預定定時，對所述延遲復制的狀態進行采樣。
7.根據權利要求6所述的電路，其中，所述預定定時與所述輸入信號的上升沿和下降沿中的至少一個相對應。
8.根據任一前述權利要求所述的電路，其中，所述輸入信號是間歇的選通信號，所述基準信號是連續的時鐘信號。
9.一種用于控制基于輸入信號產生的輸出信號的延遲的方法，所述方法包括步驟a.產生基準信號的多個延遲復制，每一個所述延遲復制均具有相對于所述基準信號的各自專有時間延遲；b.以由所述輸入信號限定的預定定時來對所述延遲復制進行采樣；c.基于所述采樣裝置的輸出來選擇所述延遲復制之一；以及d.基于所述選定的復制來產生所述輸出信號。
全文摘要
本發明涉及一種用于控制基于輸入信號產生的輸出信號的延遲的延遲控制電路和方法，其中，產生相對于基準信號具有專有時間延遲的基準信號的多個延遲復制，并且以由輸入信號限定的預定定時來對其進行采樣。基于采樣裝置的輸出來選擇延遲復制之一，并且基于選定的復制來產生輸出信號。因而，即使在數據和基準信號之間沒有給出嚴格的相位關系的情況下也可以產生預定的相位關系。
文檔編號H04L7/02GK101057442SQ200580038632
公開日2007年10月17日 申請日期2005年9月5日 優先權日2004年9月14日
發明者伯納德斯·M·J·卡普 申請人:皇家飛利浦電子股份有限公司