Cmos延遲電路的制作方法
【技術領域】
[0001]本申請涉及電子電路，并且更具體地涉及一種CMOS延遲電路。
【背景技術】
[0002]在電子線路設計中，經常要用到CMOS反相器。如本領域技術人員所知的，對于CMOS反相器而言，CMOS反相器的延遲特性受到工藝、電壓、溫度(即PVT)等各種操作條件的影響。圖1示出了現有技術的由CMOS反相器串聯組成延遲單元的示意圖。如圖1中的虛線放大部分所示，常規的CMOS反相器通常由兩個MOS場效應管組成，其中PMl為PMOS管，NMl為NMOS管。NMOS管的柵源閾值電壓為正值，PMOS管的柵源閾值電壓為負值。
[0003]對于N個CMOS反相器串聯的時序電路而言，對應的時間延遲Tdelay(INV)將隨著溫度的上升而增加，而隨著溫度的下降而降低。也就是說，在上述溫度的影響下，上述CMOS反相器的時間延遲可能產生溫漂，并且會在很大的范圍內發生變化；而如果在PVT工況均發生變化的情況下，情況可能更加糟糕。特別地，對于要求精確控制延時的電路應用中，這是本領域技術人員所不期望的。
[0004]因此，現在需要一種能夠抑制溫漂的CMOS延遲電路。

【發明內容】

[0005]本申請的目的在于解決現有技術中CMOS延遲電路存在的溫漂問題。根據本申請的CMOS延遲電路，可以有效地將CMOS延遲電路的溫漂控制在理想范圍之內，從而滿足實際電路設計中可能存在的對溫漂的高精度要求。
[0006]一種CMOS延遲電路，包括:延遲單元，配置在至少兩個串聯的CMOS反相器之間，所述延遲單元的溫度延遲特性與所述CMOS反相器的溫度延遲特性相反。
[0007]所述延遲單元包括一個RC電路，所述RC電路包括一個電阻R和一個電容C，所述電阻R串聯在所述兩個CMOS反相器之間，所述電容C的一端與所述電阻R的一端連接，另一端接地。
[0008]所述電阻R為呈負溫度系數的電阻。
[0009]所述電阻為P型多晶硅電阻。
[0010]一個或多個延遲單元配置在任意兩個相鄰且串聯的CMOS反相器之間。
【附圖說明】
[0011]圖1示出了現有技術的CMOS反相器延遲電路的示意圖；
[0012]圖2示出了根據本申請各實施例的改進的CMOS延遲電路的示意圖；
[0013]圖3示出了根據本申請優選實施例的包括RC電路的CMOS延遲電路的示意圖。
【具體實施方式】
[0014]圖2示出了根據本申請各實施例的改進的CMOS延遲電路的示意圖。該延遲電路包括N個串聯的CMOS反相器210，其中N可以等于2n。在一個例子中，該延遲電路還包括布置在任意相鄰且串聯的兩個CMOS反相器之間的延遲單元220。該延遲單元220呈與所述CMOS反相器210相反的溫度延遲特性。如前所討論的，現有的N個串聯的CMOS反相器210的溫度延遲特性是隨著溫度的上升，延遲增加，即呈正溫度延遲特性。而本申請的該例子中的延遲單元220呈負溫度延遲特性，即隨著溫度的上升，延遲單元220的延遲降低。
[0015]可以理解，改進延遲電路的總的延遲或延時將不僅依賴于串聯CMOS反相器本身的延遲(例如由MOS管的工藝角、溫度和/或電源電壓決定)，還依賴于延遲單元220的延遲。并且由于延遲單元220和CMOS反相器210呈相反的溫度延遲特性，延遲單元220將補償CMOS反相器210的溫漂，從而抑制整個延遲電路的溫漂。本領域技術人員可以理解，可以實施任意結構、形式或數量的延遲單元，其均落在本申請的保護范圍之內。
[0016]圖3示出了根據本申請優選實施例的包括RC電路的CMOS延遲電路。該延遲電路包括N個CMOS反相器210和布置在串聯的任意兩個CMOS反相器之間的延遲單元220，其中N可以等于2n。該延遲單元220包括RC電路。電阻R串聯連接于兩個CMOS反相器之間，電容C 一端連接電阻R，另一端接地。R為負溫度系數電阻。
[0017]所述負溫度系數電阻R隨著溫度的升高，載流子數目增加，電阻值降低；反之，隨著溫度的降低，載流子數目減少，電阻值增高。由此，RC電路呈負溫度延遲特性。而Tdclay(INV)如前所述呈正溫度延遲特性，因此當將呈負溫度延遲特性的RC電路與呈正溫度延遲特性的CMOS反相器串聯在一起時，RC電路補償了串聯CMOS反相器的溫漂，有效地抑制了整個延遲電路的溫度漂移。RC電路是延遲單元的優選實施例，另外由于RC電路結構簡單，其有利之處在于并不致于增加原有延遲電路的復雜性。
[0018]根據本申請更優選的實施例，RC電路中的電阻R為P型多晶硅電阻，該P型多晶硅電阻的電阻值隨著溫度上升，電阻值降低。
[0019]該P型多晶硅電阻呈負溫度特性，則其構成的RC電路也將呈負溫度延遲特性，從而與CMOS反相器呈相反的溫度延遲特性，實現對CMOS反相器溫漂的補償。
[0020]可以精確地設計延遲單元(比如RC電路)中各參數，以最大化地補償CMOS反相器的溫漂。
[0021 ] 現有的延遲電路的溫漂延遲范圍可接近40 %，相比于現有的延遲電路，本申請的延遲電路可以將溫漂延遲范圍有效地控制在例如±10%，甚至更小的理想范圍之內。由此，根據本申請的延遲電路所實現的溫漂延遲范圍的優勢是顯而易見的。
[0022]在實踐中，本領域技術人員可以根據實際測試的溫漂數值范圍不斷反饋調整比如CMOS的工藝角參數，和/或RC電路的電阻和/或電容的參數值，從而使延遲單元比如RC電路可以最大化地補償CMOS反相器的溫漂，以滿足實際應用中對溫漂范圍的高精度要求。
[0023]根據本申請的各實施例，改進的延遲電路適用于高溫或低溫的溫度范圍。可以應用于很多種的IC電路，例如開關電源、鎖相環(PLL)和/或振蕩器(OSC)中。
[0024]根據本申請的實施例，可以根據實際測試效果選擇兩個CMOS反相器之間布置的延遲單元的數量，和/或調整延遲單元(比如RC電路中)中的參數的值。
[0025]盡管這里已經描述和圖示了本申請的實施例，但是本領域普通技術人員將容易設想用于執行這里描述的功能和/或獲得這里描述的結果和/或這里描述的優點中的一個或者多個優點的各種其它手段和/或結構并且每個這樣的變化和/或修改視為在這里描述的發明實施例的范圍內。更一般而言，本領域技術人員將容易理解這里描述的所有參數、尺度、材料和配置是為了舉例并且實際參數、尺度、材料和/或配置將依賴于本申請教導被運用于其中的一個或者多個具體應用。
[0026]本領域技術人員將認識或者能夠僅使用例行實驗來確立這里描述的具體發明實施例的許多等效實施例。因此將理解僅通過例子呈現前述實施例并且在所附權利要求書及其等效含義的范圍內可以用除了具體描述并且要求保護的方式之外的方式實現發明實施例。本公開內容的發明實施例涉及這里描述的每個個別特征、系統、產品、材料、工具包和/或方法。此外，如果兩個或者更多這樣的特征、系統、產品、材料、工具包和/或方法未互不一致，則在本公開內容的發明范圍內包括這樣的特征、系統、產品、材料、工具包和/或方法的任何組合。
[0027]如這里定義和使用的所有定義應當理解為支配詞典定義、在通過引用而結合的文獻中的定義和/或定義的術語的普通含義。
[0028]如這里在說明書中和在權利要求書中使用的不定冠詞“一個/ 一種”除非清楚地相反指明則應當理解為意味著“至少一個/ 一種”。如這里在說明書中和在權利要求書中使用的短語“至少一個”在引用一個或者多個要素的列表時應當理解為意味著從要素列舉中的要素中的任何一個或者多個要素中選擇的至少一個要素、但是未必包括在要素列表內具體列舉的逐個要素中的至少一個要素并且未排除要素列表中的要素的任何組合。這一定義也允許可以可選地存在除了在短語“至少一個”引用的要素列表內具體標識的要素之外的、無論是與具體標識的那些要素有關還是無關的要素。因此，作為非限制例子，“A和B中的至少一個”(或者等效為“A或者B中的至少一個”或者等效為“A和/或B中的至少一個”)可以在一個實施例中指代至少一個A、可選地包括多個A而無B存在(并且可選地包括除了 B之外的要素)；在另一實施例中指代至少一個B、可選地包括多個B而無A存在(并且可選地包括除了 A之外的要素);在又一實施例中指代至少一個A、可選地包括多個A和至少一個B、可選地包括多個B (并且可選地包括其它要素)；等等。
【主權項】
1.一種CMOS延遲電路，包括:延遲單元，配置在至少兩個串聯的CMOS反相器之間，所述延遲單元的溫度延遲特性與所述CMOS反相器的溫度延遲特性相反。2.根據權利要求1所述的電路，其中所述延遲單元包括一個RC電路，所述RC電路包括一個電阻R和一個電容C，所述電阻R串聯在所述兩個CMOS反相器之間，所述電容C的一端與所述電阻R的一端連接，另一端接地。3.根據權利要求2所述的電路，其中所述電阻R為呈負溫度系數的電阻。4.根據權利要求3所述的電路，其中所述電阻為P型多晶硅電阻。5.根據權利要求1至4中任一項所述的電路，其中一個或多個延遲單元配置在任意兩個相鄰且串聯的CMOS反相器之間。
【專利摘要】本申請的各實施方式提供了一種CMOS延遲電路。通過在任意兩個相鄰且串聯的CMOS反相器之間加入延遲單元，可以有效地將CMOS延遲電路的溫漂控制在理想范圍之內，從而滿足實際電路設計中可能存在的對溫漂的高精度要求。
【IPC分類】H03K5/13
【公開號】CN104980132
【申請號】CN201510398114
【發明人】俞亮亮
【申請人】俞亮亮
【公開日】2015年10月14日
【申請日】2015年6月30日