一種低噪聲延遲電路的制作方法
【專利摘要】本發明實施例提供了一種低噪聲延遲電路，其包括延遲電路和反饋控制電路，所述延遲電路包括MP1、MN1、電阻R1、充電電容C1以及MP2和MN2管組成的反相器，所述MP1、MP2的源極連接電源、MN1和MP1的柵極連接輸入端、MN2的源極和MP2的漏極的公共節點連接輸出端，R1一端連接在MP1的漏極、另一端連接在MN1的源極、C1第一端接地，第二端連接在所述反相器和R1和MN1的公共節點；所述反饋控制電路包括MP3和MP4，MP4的柵極連接所述輸出端，MP4的源極連接在MP3的漏極，MP4的漏極連接在C1的第二端，所述MP3的柵極連接所述輸入端，源極連接所述電源。采用本發明實施例提供的低噪聲延遲電路，可以提高延遲電路的抗干擾能力。
【專利說明】一種低噪聲延遲電路
【技術領域】
[0001]本發明涉及電子領域，具體涉及一種低噪聲延遲電路。
【背景技術】
[0002]在芯片設計中經常會用到延遲單元，有些延遲單元，使用電容電阻形成信號的延遲，該種延遲電路容易受到噪聲干擾導致延遲單元輸出異常。
[0003]圖1是為現有技術的延遲單元的電路原理圖，其中，IN為數字信號輸入端，OUT為延遲數字信號輸出端，當輸入端IN的信號電平從高變低時，NMOS管麗I截止，PMOS晶體管MPl開啟，電源VDD通過限流電阻Rl向充電電容Cl充電，其波形可參見圖2，當節點nodel電壓上升到超過由MN2，MP2組成的反相器翻轉電平時，輸出端OUT電平翻轉從高變低，從而獲得IN信號下降沿到OUT信號下降沿之間的延遲。該種延遲電路的缺點在于如果nodel在反相器翻轉電平附近受到干擾，例如，接地端出現較大噪聲，則會導致OUT信號出現多次翻轉，很有可能造成后續電路工作異常，狀態可參見圖3.
【發明內容】

[0004]本發明的目的是提供一種低噪聲延遲電路，以避免接地端噪聲對輸出端輸出信號的噪聲影響。
[0005]為實現上述目的，本發明實施例提供了 一種低噪聲延遲電路，其包括延遲電路和反饋控制電路，
[0006]所述延遲電路包括第一 PMOS晶體管、第一 NMOS晶體管、電阻、充電電容以及第二PMOS晶體管和第二 NMOS晶體管組成的反相器，所述第一、第二 PMOS管的源極連接電源、所述第一 NMOS晶體管和第一 PMOS管的柵極連接輸入端、所述第二 NMOS晶體管的源極和第二PMOS晶體管的漏極的公共節點連接輸出端，所述電阻一端連接在所述第一 PMOS晶體管的漏極、另一端連接在所述第一 NMOS晶體管的源極、所述充電電容第一端接地，第二端連接在所述反相器和所述電阻和所述第一 NMOS晶體管的公共節點；
[0007]所述反饋控制電路包括第三MPOS晶體管和第四PMOS晶體管，所述第四PMOS晶體管的柵極連接所述輸出端，所述第四PMOS晶體管的源極連接在所述第三PMOS晶體管的漏極，所述第四PMOS晶體管的漏極連接在所述充電電容的第二端，所述第三PMOS晶體管的柵極連接所述輸入端，所述第三PMOS晶體管的源極連接所述電源。
[0008]依照本發明實施例提供的低噪聲延遲電路，所述輸入端的輸入信號從高變低時，所述第一 NMOS晶體管截止，所述第一 PMOS晶體管導通，所述充電電容儲存電能，當所述充電電容兩端的電壓達到所述反相器的翻轉電平時，所述第二 NMOS晶體管導通，以使得所述輸出端電壓降低，所述第四PMOS晶體管導通，所述第三PMOS晶體管導通，以提高所述充電電容的第二端的電壓。
[0009]采用本發明實施例提供的低噪聲延遲電路，將輸出端引出的信號接入反饋控制電路中，當輸出端的電壓從高變低時，使反饋控制電路中的晶體管導通，從而迅速拉高充電電 容的電壓，以避免外部因素對電容電壓的影響，從而提高延遲電路的抗干擾能力。
【專利附圖】

【附圖說明】
[0010]為了更清楚地說明本發明實施例中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動性的前提下，還可以根據這些附圖獲得其他的附圖。
[0011]圖1是現有技術延遲電路的原理圖；
[0012]圖2是圖1所示的延遲電路的理想狀態信號狀態圖；
[0013]圖3是圖1所示的延遲電路受干擾狀態的參考圖；
[0014]圖4是本發明實施例提供的延遲電路的原理圖；
[0015]圖5是圖4所示的延遲電路的信號狀態圖。
【具體實施方式】
[0016]下面通過附圖和實施例，對本發明的技術方案做進一步的詳細描述。
[0017]如圖4所示，本發明實施例提供的一種低噪聲延遲電路，包括延遲電路和反饋控制電路，所述延遲電路包括第一 PMOS晶體管MP3、第一 NMOS晶體管麗1、電阻R1、充電電容Cl以及第二 PMOS晶體管MP2和第二 NMOS晶體管麗2組成的反相器，所述MP1、MP2的源極連接電源VDD、所述第一 NMOS晶體管MNl和第一 PMOS管MPl的柵極連接輸入端IN、所述第二 NMOS晶體管麗2的源極和第二 PMOS晶體管MP2的漏極的公共節點連接輸出端0UT，所述電阻Rl —端連接在所述第一 PMOS晶體管MPl的漏極、另一端連接在所述第一 NMOS晶體管MNl的源極、所述充電電容Cl第一端接地，第二端連接在所述反相器和所述電阻Rl和所述第一 NMOS晶體管麗I的公共節點nodel ；
[0018]所述反饋控制電路包括第三MPOS晶體管MP3和第四PMOS晶體管MP4，所述第四PMOS晶體管MP4的柵極連接所述輸出端0UT，所述第四PMOS晶體管MP4的源極連接在所述第三PMOS晶體管MP3的漏極，所述第四PMOS晶體管MP4的漏極連接在所述充電電容Cl的第二端，所述第三PMOS晶體管MP3的柵極連接所述輸入端IN，所述第三PMOS晶體管mp3的源極連接所述電源VDD。
[0019]所述輸入端IN的輸入信號從高變低時，所述第一 NMOS晶體管MNl截止，所述第一PMOS晶體管MPl導通，所述充電電容Cl儲存電能，當所述充電電容Cl兩端的電壓達到所述反相器的翻轉電平時，所述第二 NMOS晶體管MP2導通，以使得所述輸出端OUT電壓降低，所述第四PMOS晶體管導通MP4，所述第三PMOS晶體管MP3導通，從而使得Cl第二端的電壓迅速提高，降低外部信號對延遲電路的干擾，其信號狀態圖，可參考圖5。
[0020]采用本發明實施例提供的延遲電路，，從延遲信號輸出通路上取反饋信號，使其在延遲完成后立即開啟額外通路，加速延遲電容的充放電進程，使電容電壓盡快遠離后級信號放大電路的翻轉電平，從而提高延遲單元抗干擾能力。
[0021]以上所述的【具體實施方式】，對本發明的目的、技術方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本發明的【具體實施方式】而已，并不用于限定本發明的保護范圍，凡在本發明的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本發明的保護范圍之內。
【權利要求】
1.一種低噪聲延遲電路，其特征在于，包括延遲電路和反饋控制電路， 所述延遲電路包括第一 PMOS晶體管、第一 NMOS晶體管、電阻、充電電容以及第二 PMOS晶體管和第二 NMOS晶體管組成的反相器，所述第一、第二 PMOS管的源極連接電源、所述第一匪OS晶體管和第一 PMOS管的柵極連接輸入端、所述第二 NMOS晶體管的源極和第二 PMOS晶體管的漏極的公共節點連接輸出端，所述電阻一端連接在所述第一 PMOS晶體管的漏極、另一端連接在所述第一 NMOS晶體管的源極、所述充電電容第一端接地，第二端連接在所述反相器和所述電阻和所述第一 NMOS晶體管的公共節點； 所述反饋控制電路包括第三MPOS晶體管和第四PMOS晶體管，所述第四PMOS晶體管的柵極連接所述輸出端，所述第四PMOS晶體管的源極連接在所述第三PMOS晶體管的漏極，所述第四PMOS晶體管的漏極連接在所述充電電容的第二端，所述第三PMOS晶體管的柵極連接所述輸入端，所述第三PMOS晶體管的源極連接所述電源。
2.如權利要求1所述的低噪聲延遲電路，其特征在于，所述輸入端的輸入信號從高變低時，所述第一NMOS晶體管截止，所述第一 PMOS晶體管導通，所述充電電容儲存電能，當所述充電電容兩端的電壓達到所述反相器的翻轉電平時，所述第二 NMOS晶體管導通，以使得所述輸出端電壓降低，所述第四PMOS晶體管導通，所述第三PMOS晶體管導通，以提高所述充電電容的第二端的電壓。
【文檔編號】H03K3/013GK103546126SQ201310517915
【公開日】2014年1月29日 申請日期:2013年10月28日 優先權日:2013年10月28日
【發明者】尹航, 王釗 申請人:無錫中星微電子有限公司