專利名稱：用于混合信號集成電路中單管腳復位的系統和方法
技術領域：
本發明涉及集成電路芯片，并且更具體地涉及混合信號集成電路芯片。
背景技術：
集成電路或IC被廣泛地應用于當今各種類型的電子設備。IC設計和制造的趨勢是將IC的各種元件小型化。IC設計和制造的另一趨勢是將傳統上由幾個IC所提供的功能性合并到一個IC上。通過將功能性合并到越來越少的IC上并連同持續的小型化趨勢，則電子設備內由這種IC所占有的總體物理空間被減小。所述這種減小還降低了所述電子設備的總體尺寸。因為大多數電子設備采用相同類型的信號，所以典型地通過將相同信號類型的電路進行組合，則實現功能性的合并。然而，情況也并不總是如此，因為少數電子設備得益于不同信號段功能性的合并。
一種類型的電子設備是電視信號處理設備。家庭電視觀眾的電視節目可從許多渠道如陸地廣播、有線(CATV)發行、衛星廣播(例如DBS)等。采用電視信號的電視節目可能以模擬和/或數字的方式被提供。取決于傳輸介質，所述模擬和數字方式可能有所變化。例如，不同調制方案可以被用于傳輸數字電視信號。各種電視信號處理設備如電視、置頂盒等必須能夠處理模擬和數字電視信號以及其伴隨方式。
由此，用于雙功能模擬和數字電視信號的IC被設計成具有用于處理模擬信號的模擬信號電路以及用于處理數字信號的數字信號電路。然而，為了跟上小型化和功能性合并的所述趨勢，用于雙功能模擬和數字電視信號處理的電視信號處理IC包括模擬和數字信號的模擬和數字電路。采用模擬和數字信號兩者的IC被稱為混合信號IC。
所有的IC具有多個用于輸入和輸出(I/O)管腳或端子。有些所述管腳專用于將各種IC電路進行復位，以便于同步化。所述混合信號IC的一個問題是為了提供信號以便既對模擬電路也對數字電路進行復位，則多個I/O管腳的幾個I/O管腳是必要的。因為需要降低IC中I/O管腳的總體數目，所以一個混合信號IC需要采用且由此只具有一個復位I/O管腳。
發明概述本發明是一種用于對采用單復位管腳/信號的混合信號集成電路的模擬以及數字電路兩者均進行復位的系統和方法。
在一種方式中，本發明是一個集成電路，其具有用于處理模擬信號的第一部以及用于處理數字部的第二部。一個單輸入管腳可用于向集成電路提供一個單管腳復位信號，用于觸發所述第一部以及所述第二部的復位狀態且用于終止所述第一和第二部兩者的復位狀態。
在另一種方式中，本發明是一種用于對集成電路進行復位的方法。所述方法包括a)經由一單輸入管腳向所述集成電路提供一個復位信號；b)響應于所述復位信號，在集成電路的模擬信號處理部上觸發一個復位狀態；c)響應于復位信號，在集成電路的數字信號處理部上觸發一個復位狀態；d)響應于所述復位信號，終止所述模擬信號處理部的復位狀態；以及e)響應于所述復位信號，終止所述數字信號處理部的復位狀態。
附圖的簡要說明結合所附的附圖，本發明得以下述說明，其中

圖1是一個示范性電視信號處理設備的方框圖，在所述電視信號處理設備中可能采用一個具有本發明的混合信號集成電路芯片。
圖2是一個結合本發明實施例的混合信號IC的上位方框圖，所述混合信號IC被用在圖1電視信號處理設備的處理電路/邏輯電路部分中；圖3是一個用于圖2本發明實施例的示范性時序圖；以及圖4是根據本發明為混合信號IC提供一個單管腳復位系統的示范性方法流程圖。
在幾個視圖當中，對應的參考字符表示對應的部件。
本發明的詳細說明參考圖1，其中描繪了一個總體上被命名為10的系統，在所述系統中可以采用具有本發明的混合信號IC。應該理解到所述系統10及其各種元件僅是對其中可能采用本發明的環境/應用的一個示例。具體而言，本發明被用在混合信號(即既包括模擬又包括數字電路/邏輯電路)集成電路(IC)或IC芯片中。其中采用本發明的所述混合信號IC芯片可以采取許多形式且/或完成許多功能。在本示范性情況下，所述混合信號IC芯片為來自各種渠道的各種電視信號形式提供電視信號處理。除其它相關的電視信號處理所述混合信號電視信號處理器IC適合于/可用于(即包括適宜的電路/邏輯電路)提供衛星電視(數字)信號處理、陸地(包括有線電視發行)數字電視信號處理以及陸地(包括有線電視發行)模擬電視信號處理。這些模擬和數字信號可能以各種形式和調制方案被提供。當然，適合于完成其它功能的混合信號IC可能采用在此所闡述的原理。
在一種方式中，所述系統10包括一個電視信號處理設備12如電視裝置、置頂盒等。所述電視信號處理設備12包括通過輸入20接收電視信號的處理電路/邏輯電路14。所述電視信號可以是數字式或模擬式，且可能采取任何類型的方式和調制方案。典型地所述電視信號處理設備12還包括存儲器18，在所述存儲器18中存儲有用于控制電視信號處理設備12操作的程序指令。提供有其它電路/邏輯電路用于電視信號處理設備12的其它功能性，其表示了操作所要求的所有其它必要的以及/或適宜的電路/邏輯電路。因為所述其它電路/邏輯電路24對于理解及實踐本發明不是必要的，所以將不對此加以詳細說明。
所述系統10還包括一個顯示器16，所述顯示器16被示出被耦合到處理電路/邏輯電路14上。所述顯示器16可以是用于顯示電視信號視頻部分的任何類型顯示器(以及其任何OSD)，且其可以是構成電視信號處理設備的組成部分，如在電視機中，或者其可以不是構成電視信號處理設備12的組成部分，如在置頂盒中，所述置頂盒為與電視機相關的帶有顯示器16的一個電視信號處理設備12。還可以提供一個輸出22以便從所處理的電視信號向另一設備提供音頻及/或視頻。
在另種方式中，所述電視信號處理設備12可以是一臺模擬/數字式電視機、全數字式電視機如高清晰度數字電視機(HDTV)、能夠使用模擬/數字式電視信號的置頂盒、電視信號存儲設備、或利用各種電視信號形式的任何其它元件。所述電視信號處理設備12還表示可以利用混合信號集成電路(IC)或集成電路芯片(“IC芯片”)的任何類型電子設備。因此，應該理解為雖然在此對電視信號處理設備加以討論，但是本發明的原理可以被應用到任何類型的電子設備。
輸入20的信號源可以是任何類型的電視信號接收器/源，如用于數字和/或模擬式電視信號的陸地天線、圓盤式直接廣播衛星(DBS)電視天線、有線電視系統(CATV)等。因此，所述電視信號可以是數字或模擬式的。典型地，所述電視信號包括多個音頻和視頻信息信道。同樣，典型地所述電視信號包括輔助數據，如用于每個信道上各種節目的內容收看率。在另一類型設備的情況下，所述信號源可以是任何信號源。
所述處理電路/邏輯電路14包括眾多集成電路芯片，每個所述芯片執行電視信號處理設備12全部操作的某一功能。處理電路/邏輯電路14的許多IC完成大量相關的功能，如輸入信號各方面的數字處理。同樣，IC可以完成所述輸入信號各方面的模擬處理。這些IC中的一些是混合信號IC而一些則不是。被使用在處理電路/邏輯電路14中的一種類型混合信號IC被公知為Universal Link IC(通用鏈路IC)。所述通用鏈路IC是混合信號設計即模擬和數字電路的集成電路芯片，其將幾個信號處理功能結合或集成到一個單IC芯片或包中。所述通用鏈路IC被用于電視機、置頂盒以及使用/處理可能是模擬和/或數字式電視信號的其它類似設備。
在目前情況下，所述通用鏈路IC包括一個用于解調衛星電視信號的“Satlink”部、用于解調HDTV信號的“VSB”(Vestigal SideBand)部(其可以是任何類型的數字調制鏈部)、以及提供NTSC(模擬)信號的轉換、色度解調和其它信號處理的“DCD”部。因此，在處理電路/邏輯電路14內通用鏈路IC被采用以完成各種功能，且其包括多個與其它IC相同方式的I/O管腳。應該理解為所述通用鏈路IC僅表示混合信號集成電路芯片，且在此所闡述的原理適用于所有類型的混合信號集成電路芯片。
參考圖2，處理電路/邏輯電路14被示出具有一個混合信號IC(在此即總體上被命名為26的通用鏈路IC)的上級方框圖。如上所指示，所述通用鏈路IC 26包括三個主要部，即總體上被命名為28且用于解調衛星電視信號的“Satlink”部；總體上被命名為30且用于解調HDTV信號的“VSB”(Vestigal SideBand)部(其可以是任何類型的數字調制鏈路部)；以及總體上被命名為32且提供NTSC(模擬)信號的轉換、色度解調和其它信號處理的“DCD”部。所述這些部獨立且并行操作，但由一個產生多個IC時鐘70的公用時鐘發生器68和一個I2C總線接口40所支持。所述多個IC時鐘70被用來對通用鏈路IC 26的各種部進行鐘控。所述通用鏈路IC 26還包括多個I/O(輸入/輸出)管腳，有些管腳在圖2中由文本加以標注。所述I/O管腳延伸到IC包或芯片的外部。通用鏈路IC 26的各種數字部要求由多個IC時鐘70之一進行鐘控，且包括一個非同步復位端子。每個數字部要求一復位信號，以便于將所述數字部置于一個合適的啟動狀態。同樣，模擬鎖相環(Phase Locked Loop)合成器60具有一個復位端子，所述端子要求一個正確操作的復位信號。
在圖2中，被命名為54的I/O管腳之一是一個非同步的復位輸入管腳，所述管腳適合于從處理電路/邏輯電路14或其它源接收一復位信號。被命名為52的另一個I/O管腳是一個時鐘輸入管腳，其適合于接收時鐘信號，用于產生其中各種電路/邏輯電路的各種內部系統時鐘。在這種情況下，時鐘為一個27MHz的時鐘信號，其被鎖分離以向模擬PLL(鎖相環-Phase Locked Loop)時鐘合成器部60以及計數器和復位電路/邏輯電路部56提供所述27MHz信號。根據本發明的原理提供有所述計數器和復位電路/邏輯電路部56，且在下面將對其加以更詳細的說明。
在時鐘管腳52上的27MHz時鐘輸入信號對計數器和復位電路/邏輯電路部56的計數器部分進行鐘控，而與此同時對PLL時鐘合成器60進行鐘控。在正常操作期間(即當沒有復位信號被施加到所述復位管腳54時)，所述27MHz時鐘信號驅動PLL時鐘合成器60，其中所述PLL時鐘合成器60在PLL輸出時鐘線66上提供一個時鐘產生信號以驅動時鐘發生器68。所述時鐘發生器68可用于產生多個輸出時鐘70以驅動通用鏈路IC 26的各種電路/邏輯電路。在本實例中，所述PLL時鐘合成器60為時鐘發生器68提供一個108MHz的輸出時鐘信號，所述時鐘發生器提供五個變化頻率(即108MHz、54MHz、36MHz、27MHz、18MHz)的輸出時鐘。通用鏈路IC 26的內部時鐘具有與輸入的27MHz主時鐘信號同步的有源。
在如啟動電子設備及/或通用鏈路IC 26本身的狀態下，復位管腳54可用于接收一個適宜的復位信號。在目前情況下，一個適宜的復位信號是一個下降脈沖，但是可以適合于成為完成同樣目的的任何類型脈沖或信號。一旦一個下降脈沖復位信號被施加到復位管腳54，則計數器和復位電路/邏輯電路部56產生一個預定時間周期的PLL復位信號，所述信號通過PLL復位行58被供給到PLL時鐘合成器60上。與此同時，所述計數器和復位電路/邏輯電路部56為數字電路/部產生一個預定時間周期的芯片復位(數字復位)信號，所述信號被供給到由多個數字復位64所表示的各種數字電路/部。在所述PLL復位信號84被施加到PLL時鐘合成器60期間，所述PLL時鐘合成器60在PLL時鐘線66上不為時鐘發生器68產生PLL時鐘信號。同樣，在芯片復位信號88被施加到芯片復位64(其被耦合到各種數字電路部，其連接未被示出)期間，所述數字電路部處于空閑狀態。然后所述PLL復位信號被解除維護(de-asserted)，這允許PLL時鐘合成器60開始為時鐘發生器68產生一個時鐘信號。然后在所述PLL復位信號被解除維護后，在一個預定時間周期后芯片復位信號被解除維護，這允許所述數字電路/部開始在其啟動狀態下的操作。在PLL復位信號被解除維護后，在一個預定時間周期后芯片復位信號被解除維護，以便于保證在數字部的數字電路/邏輯電路被鐘控之前，PLL時鐘合成器60正在運行且在為時鐘發生器68產生一個時鐘信號。
因此，一個用于通過來自單復位I/O管腳/端子上的單個外部復位信號而產生通用鏈接IC(即混合信號IC)模擬和數字電路的適合內部復位信號的系統被加以說明。被說明的系統可以被似為一個簡單狀態的機器且可以被如此實施。
根據本發明原理沿著總體上被命名為72的時間坐標，用于相對于主復位信號產生PLL復位信號和芯片復位信號的示范性時序圖被示于圖3，且現在對此加以參考。所述主復位信號總體上被稱命名為74。所述PLL復位信號總體上被命名為76。所述芯片復位信號總體上被命名為78。當需要對系統進行復位時，在上電時，或在有必要重新啟動各種系統時鐘和電路的任何情況下，一個低復位信號或脈沖80被施加到復位管腳54上。所述低復位信號80具有一個前沿82，其觸發計數器和復位電路/邏輯電路56的計數器部分以利用主27MHz時鐘開始計數且產生一個具有與所述復位信號80前沿82同步的前沿86的高電平PLL復位信號84，并且產生一個具有與所述復位信號80前沿82同步的前沿90的低芯片復位信號88。表明復位脈沖80結束的所述復位脈沖的隨后后沿對計數器和復位電路/邏輯電路56并不重要。
PLL復位信號84的前沿86開始了這樣的時間周期或持續時間，其中PLL時鐘合成器60被停用或使其不再在PL輸出線產生一個輸出時鐘信號。同樣，芯片復位信號88的前沿90開始這樣的時間周期或階段，其中數字復位64被耦合其上的各種數字電路處于空閑狀態或被停用。如上所指明，PLL復位信號84有效或被應用的持續時間或周期大于芯片復位信號88有效或被應用的持續時間或時間周期。
PLL復位信號84的示范性時間周期為300個時鐘寬而芯片復位信號88的示范性時間周期為350個時鐘寬。PLL復位信號84的持續時間與芯片復位信號88之間的時間差(在此為50個時鐘寬)允許PLL運行且在數字邏輯電路被鐘控之前提供內部時鐘的產生。因此，在PLL復位信號84的后沿94，PLL時鐘合成器60被允許開始在PLL時鐘線66上產生PLL輸出時鐘，這允許時鐘發生器68開始產生各種IC時鐘70。隨后，當在PLL復位信號84的后沿之后50個時鐘已經過去時，計數器和復位電路/邏輯電路56對芯片復位信號88解除維護，這通過后沿96來表明。此后，數字部/電路的各種復位被投入運行。
應該理解到PLL復位信號的時間周期及芯片(數字)復位信號的時間周期基本上為任意的。優選地，僅有必要的是數字復位信號的時間周期大于PLL復位信號的時間周期。PLL復位信號總的時間周期是任意的。數字復位信號總的時間周期也是任意的。在一個實施例中，計數器和復位電路/邏輯電路56是“被硬線連接的”以提供一個第一預定時間周期或持續時間的PLL復位信號和一個第二預定時間周期或持續時間的數字復位信號，所述第二預定時間周期要大出所述第一預定時間周期一些值。
在另一個實施例中，計數器和復位電路/邏輯電路56可以是可編程的，以提供一個任何持續時間的PLL復位信號以及/或一個任何持續時間的數字復位信號。這可以通過向計數器和復位電路/邏輯電路56提供一個信號持續時間輸入、并且隨后從總線寄存器提供一個復位持續時間信號以便于設置一持續時間值來完成。同樣，計數器和復位電路/邏輯電路56可以提供在預設持續時間的PLL復位信號之間的選擇，以及/或提供在預設持續時間的數字復位信號之間的選擇。這再次可以通過向計數器和復位電路/邏輯電路56提供一個信號持續時間輸入、并且隨后從總線寄存器提供一個復位持續時間信號以便于設置一持續時間值來完成。輸入到計數器和復位電路/邏輯電路56的信號持續時間可以修改計數器的模數。當然，為了實施計數器和復位電路/邏輯電路56的可編程實施例，可以提供其它方案。
操作其次，在圖4中所描繪的總體上被命名為100的流程圖被加以參考，以說明根據在此所闡明的原理而使用的一種方法。本方法的任何指令可以被存儲在處理電路/邏輯電路14內且由所述電路14加以執行。應該理解為流程圖100和在此就所述流程圖100所說明的方法僅是完成此處所闡明原理的方法的示范例。
通過本領域所公知的任何手段且以任何編程語言，可以實施任何軟件程序(即指令)。可以采用如程序上的、面向目標的、或人工智能技術等各種編程方法。
流程圖100的步驟可以通過一個或多個軟件程序、過程、子程序、模塊等以及任何其它可應用的裝置來實施。應該理解為所述流程圖100僅是對根據本發明原理的方法的一般邏輯流程的示例，并且所述步驟可以被添加到流程圖100或從中取出，而并不偏離本發明的范圍。此外，在流程圖100中步驟的執行順序可以改變，而并不偏離本發明的范圍。在實施本流程圖100所說明方法時軟件內或其它處的額外考慮可能要求在步驟選擇及順序上發生變化。一些考慮是通過中斷驅動、輪詢或其它方案而處理的事件。多處理或多任務環境可以允許步驟有必要同時被執行。
當要求將系統/IC進行復位時，一個復位信號或脈沖被提供在計數器和復位電路/邏輯電路56的復位管腳54上(方框102)。響應于被施加到管腳54上的復位信號，所述計數器和復位電路/邏輯電路56產生一個PLL復位信號和一個數字邏輯(芯片)復位信號(方框104)。所述PLL復位信號被施加到PLL時鐘合成器60，以便于在對應于PLL復位信號長度的預定時間周期內，禁止由PLL時鐘合成器60產生輸出時鐘(方框106)。所述數字復位信號被施加到IC數字邏輯電路，以便于在對應于PLL復位信號長度的預定時間周期內，禁止數字邏輯電路的鐘控(方框108)。
在預定時間周期之后，計數器和復位電路/邏輯電路對向PLL時鐘合成器60PLL復位信號的解除維護(方框110)。這允許PLL時鐘合成器60向時鐘發生器68提供一個鐘控信號，用于通過時鐘發生器68產生內部IC時鐘(時鐘70)(方框112)。然后在PLL復位信號已經被解除維護后的一個時間周期后，所述計數器和復位電路/邏輯電路對數字邏輯復位信號解除維護(方框114)，以確保在觸發數字邏輯電路之前系統時鐘的產生。此后，數字邏輯電路在一個啟動模式下被啟動(方框116)。
雖然這個發明已經被說明成具有一個優選的設計和/或配置，但是本發明可以在所公開內容的實質和范圍內被進一步修改。因此，這個應用利用其基本原理旨在覆蓋本發明的任何變化、使用或適應。此外，本應用旨在覆蓋伴隨本領域內所公知或約定成熟的慣例而產生的對本發明公開內容的這種偏離，本發明屬于所述偏離，且其處在所附權利要求的范圍之內。
權利要求
1.在一個其特征在于模擬信號電路和數字信號電路的混合數字集成電路中，一種既將模擬信號電路又將數字信號電路進行復位的方法包括向所述集成電路提供一個主復位信號；響應于所述主復位信號，產生一個第一預定時間周期的時鐘復位信號，所述時鐘復位信號可被操作，以便于在所述第一預定時間周期內，停止由模擬信號電路產生多個系統時鐘，并且在所述第一預定時間周期之后，允許由所述模擬信號電路產生多個系統時鐘；以及響應于所述主復位信號，產生一個第二預定時間周期的數字復位信號，所述數字復位信號可被操作，以便于在所述第二預定時間周期內，使數字信號電路維持在一個空閑狀態，并且在所述第二預定時間周期之后，使所述數字信號電路在一個公知的狀態下啟動，所述第二預定時間周期大于所述第一預定時間周期。
2.根據權利要求1所述的方法，其中所述時鐘復位信號和所述數字復位信號同時被產生。
3.根據權利要求2所述的方法，其中所述時鐘復位信號是一個上升信號且所述數字復位信號是一個下降信號。
4.根據權利要求1所述的方法，其中所述主復位信號是一個非同步信號。
5.根據權利要求4所述的方法，其中所述非同步信號是一個下降脈沖。
6.根據權利要求1所述的方法，其中所述第二預定時間周期至少大于所述第一預定時間周期15％。
7.在一個其特征既在于模擬信號電路又在于數字信號電路的混合信號集成電路中，一種利用單I/O管腳對所述模擬信號電路及所述數字信號電路進行復位的方法包括經由一個單I/O管腳向被鐘控的集成電路計時器邏輯電路提供一個主復位信號；響應于所述主復位信號由所述被鐘控的計數器邏輯電路產生一個第一復位信號；向模擬信號電路鎖相環提供一個第一預定時間周期的所述第一復位信號，其中所述第一復位信號禁止所述鎖相環向時鐘發生器提供一個用于為所述集成電路產生多個系統時鐘的輸入信號；響應于所述主復位信號由所述鐘控的計數器邏輯電路產生一個第二復位信號；以及向所述數字信號電路提供一個第二預定時間周期的所述第二復位信號，其中所述第二預定時間周期大于所述第一預定時間周期，且其中所述第二復位信號將所述數字信號電路置于一個空閑狀態。
8.根據權利要求7所述的方法，其中所述第一復位信號及所述第二復位信號同時被產生。
9.根據權利要求8所述的方法，其中所述第一復位信號是一個上升信號且所述第二復位信號是一個下降信號。
10.根據權利要求7所述的方法，其中所述主復位信號是一個非同步信號。
11.根據權利要求10所述的方法，其中所述非同步信號是一個下降脈沖。
12.根據權利要求7所述的方法，其中所述第二預定時間周期至少大于所述第一預定時間周期15％。
13.根據權利要求7所述的方法，其中所述第一復位信號及所述第二復位信號具有共同的前沿，所述前沿對于所述主復位信號的前沿是共同的。
14.一種集成電路包括一個被用來產生時鐘發生信號的鎖相環；一個響應于所述時鐘發生信號被用來產生多個系統時鐘的時鐘發生器；數字信號電路；多個I/O管腳；所述多個I/O管腳的第一個管腳適合于接收一個輸入時鐘信號，且所述多個I/O管腳的第二個管腳適合于接收一個主復位信號；以及與所述第一和第二I/O管腳相通訊的計數器邏輯電路，響應于所述主復位信號的接收，所述計數器邏輯電路可用來產生一個第一復位信號，并且在所述第一預定時間周期內向所述鎖相環提供所述第一復位信號，其中所述第一復位信號禁止所述鎖相環產生時鐘發生信號，以及響應于所述主復位信號的接收，所述計數器邏輯電路可用來產生一個第二復位信號，并且在大于所述第一預定時間周期的所述第二預定時間周期內向所述數字信號電路提供所述第二復位信號，其中所述第二復位信號將所述數字信號電路置于一個空閑狀態。
15.根據權利要求14的集成電路，其中所述第一復位信號及所述第二復位信號被同時產生。
16.根據權利要求15的方法，其中所述第一復位信號是一個上升信號且所述第二復位信號是一個下降信號。
17.根據權利要求14的方法，其中所述主復位信號是一個非同步信號。
18.根據權利要求17的方法，其中所述的非同步信號是一個下降脈沖。
19.根據權利要求14的方法，其中所述第二預定時間周期至少大于所述第一預定時間周期15％。
20.根據權利要求14的方法，其中所述第一復位信號及所述第二復位信號具有共同的前沿，所述前沿對于所述主復位信號的前沿是共同的。
21.一種集成電路包括用于處理模擬信號的第一部；用于處理數字部的第二部；以及一個輸入管腳，其用于向集成電路提供一個復位信號，用于觸發所述第一部和所述第二部兩者的復位狀態，且用于終止所述第一部和所述第二部兩者的所述復位狀態。
22.根據權利要求21所述的集成電路，其中所述第一部和第二部響應于所述復位信號，用于在終止所述第二部的所述復位狀態之前終止所述第一部的所述復位狀態。
23.根據權利要求22所述的集成電路，其中所述第一部包括一個模擬鎖相環，在所述第一部的復位狀態期間所述環被禁止，且在終止所述第一部的復位狀態之后所述環被啟用，以用于產生一個時鐘信號；在由模擬鎖相環啟動時鐘信號的產生之后，終止所述第二部的所述復位狀態；以及在終止所述第二部的所述復位狀態之后，響應于所述時鐘信號，所述第二部處理所述數字信號。
24.將集成電路進行復位的方法包括下述步驟經由一個單輸入管腳向集成電路提供一個復位信號；響應于所述復位信號，在集成電路的模擬信號處理部內觸發一個復位狀態；響應于所述復位信號，在集成電路的數字信號處理部內觸發一個復位狀態；響應于所述復位信號，終止所述模擬信號處理部的所述復位狀態；以及響應于所述復位信號，終止所述數字信號處理部的所述復位狀態。
25.根據權利要求24所述的方法，其中響應于所述復位信號，所述模擬信號處理部的所述復位狀態基本上與所述數字信號處理部所述復位狀態的觸發同時被觸發。
26.根據權利要求24所述的方法，其中在所述數字信號處理部所述復位狀態的終止之前，所述模擬信號處理部的所述復位狀態被終止。
全文摘要
一種用于提供一個混合信號集成電路中單管腳復位的系統和方法被加以說明。所述系統和方法提供一個集成電路中的單復位信號/管腳，其被用來產生混合信號集成電路模擬和數字電路/部的全部內部復位。在一種方式中，一個固態機器產生一個用于鎖相環合成器的復位信號和一個數字復位信號，前述復位信號被用來為所述模擬和數字電路產生內部系統時鐘，并且后述數字復位信號向集成電路的各種數字部電路提供復位信號。優選地，提供比PLL復位信號較長時間周期的芯片復位信號，以便于在數字邏輯電路被鐘控之前，確保PLL正在運行且在產生時鐘信號。
文檔編號H04N5/12GK1459191SQ01815884
公開日2003年11月26日 申請日期2001年9月13日 優先權日2000年9月19日
發明者D·L·阿爾貝安 申請人:湯姆森許可公司