用于半導體元件的超接面結構的制作方法
【專利摘要】本發明有關于一種用于半導體元件的超接面結構，該超接面結構包含：一硅基板，該硅基板上具有一第一導電型磊晶層；多個高濃度第二導電型柱，形成于該第一導電型磊晶層內；及多個低濃度第二導電型側壁，形成于該第一導電型磊晶層內且位于該第二導電型柱的外側面上。該半導體元件為超接面MOSFET、超接面MESFET、超接面Schottky晶體管、超接面IGBT、閘流體(thyristor)、或超接面二極管。本發明提高了超接面結構的反向耐壓且具有高深寬比。
【專利說明】用于半導體元件的超接面結構
[0001 ] 本申請為分案申請，其母案的申請號為:201210568724.7，申請日為:2012年12月25日，
【申請人】為:節能元件控股有限公司，發明名稱為:用于半導體元件的超接面結構及其制程。
技術領域
[0002]本發明為一種半導體結構，尤指一種半導體元件的超接面結構。
【背景技術】
[0003]自陳星弼博士于1991年(例如可參見美國專利第5，216，275號)提出超接面(superjunct1n)的概念之后，已經有許多研究企圖發展并增進上述發明的超接面效果。
[0004]例如美國專利第6，608，350即提出一種溝槽型超接面裝置，參見圖1，為說明此專利溝槽型超接面裝置概念的示意圖，此溝槽型超接面MOS裝置主要包含一基板81、一N型磊晶層82、多個平行溝槽83、位在平行溝槽83側壁上的P型層84、位在N型磊晶層82上的P基底(base)93、在兩個平行溝槽83之間及在N型磊晶層82上的柵極氧化層87及柵極88、位在P基底93上的源極區89及源極電極91，及在P型層84內的介電質(未加圖號)。在導通模式時，在柵極88上施加一偏壓，而源極電極89為接地。此時于P基底93及柵極氧化層87之間會形成一通道(channel)，在漏極上施加小偏壓時即可在此元件中產生電流，且在溝槽83中的P型層
84可提供低的導通電阻RDS0N。在現有的MOS裝置之中，如要降低導通電阻RDS0N，則必須降低N型磊晶層82的電阻系數，亦即要增加摻雜濃度。然而若N型磊晶層82的摻雜濃度增加，則會影響此MOS元件的耐壓性能。
[0005]藉由上述的超接面結構，即可兼具高耐壓能力及低導通電阻。然而要在N型磊晶層82上形成具有高深寬比的溝槽83并不容易，因此若能提供一種新的半導體元件超接面結構及其制程，以改善現有技術缺點，即非常有利于超接面裝置的制作。

【發明內容】

[0006]為了克服現有技術問題，本發明的一目的為提供一種可進一步提高反向耐壓且可制作高深寬比的用于半導體元件的超接面結構。
[0007]為了達成本發明目的，本發明提供一種用于半導體元件的超接面結構，包含:一硅基板，該硅基板上具有一第一導電型磊晶層;多個高濃度第二導電型柱，形成于該第一導電型磊晶層內；及多個低濃度第二導電型側壁，形成于該第一導電型磊晶層內且位于該第二導電型柱的外側面上;其中先在該第一導電型磊晶層上依次磊晶成長多個低摻雜濃度第一導電型磊晶層覆蓋層，每一低摻雜濃度第一導電型磊晶層覆蓋層具有多個高濃度第二導電型離子布植區，及多個分別在每一高濃度第二導電型離子布植區旁邊的低濃度第二導電型離子布植區；藉由離子驅入步驟以形成前述的多個高濃度第二導電型柱及多個低濃度第二導電型側壁。
[0008]上述的半導體元件為超接面M0SFET、超接面MESFET、超接面Schottky晶體管、超接面IGBT、閘流體(thyristor)、或超接面二極管。
【附圖說明】
[0009]本案得藉由下列圖式及說明，俾得一更深入的了解:
[0010]圖1為現有技術的溝槽型超接面裝置側視圖；
[0011]圖2A至圖2D為說明本發明第一實施例的俯視圖；
[0012]圖3A至圖3F為說明本發明第一實施例的側視圖；
[0013]圖4A至圖4D為說明本發明第二實施例的俯視圖；
[0014]圖5A至圖5F為說明本發明第二實施例的側視圖；
[0015]圖6A至圖6D為說明本發明第三實施例的俯視圖；
[0016]圖7A至圖7F為說明本發明第三實施例的側視圖。
[0017]其中，附圖標記:
[0018][現有]
[0019]基板81
[0020]N型磊晶層82
[0021]平行溝槽83
[0022]P型層 84
[0023]柵極氧化層87
[0024]柵極88
[0025]源極區89
[0026]源極電極91
[0027]P基底 93
[0028][本發明]
[0029]基板20
[0030]高摻雜濃度N型硅基板201
[0031]低摻雜濃度N型磊晶層202
[0032]低摻雜濃度P型磊晶層203
[0033]第一光阻層210
[0034]外側光阻211
[0035]中心點光阻212
[0036]掩模層220
[0037]外側掩模層221
[0038]中心點掩模層222
[0039]缺口223
[0040]高濃度P型離子布植區30[0041 ]低濃度P型離子布植區32
[0042]高濃度P型柱34
[0043]低濃度P型側壁36
[0044]高濃度N型離子布植區40
[0045]低濃度N型離子布植區42
[0046]高濃度N型柱44
[0047]低濃度N型側壁46
[0048]場氧化層60
【具體實施方式】
[0049]以下結合附圖和具體實施例對本發明進行詳細描述，但不作為對本發明的限定。
[0050]請參閱圖2A及圖3A，其為說明本案用于半導體元件的超接面制程的第一較佳具體實例步驟俯視圖及側視圖。如圖3A所示，首先，提供一基板20，該基板20為一高摻雜濃度N型硅基板201(N+硅基板)與一低摻雜濃度N型磊晶層202(N-磊晶層)所構成。于此圖中所繪示的低摻雜濃度N型磊晶層202與較高摻雜濃度N型硅基板201有近似厚度，但是須知此圖僅為示意說明本發明的具體實例，于實際的元件中，低摻雜濃度N型磊晶層202在實際上應比較高摻雜濃度N型硅基板201來的薄。隨后通過一氧化制程于該基板20上形成一掩模層(未標號，例如一場氧化層)；然后于該第一掩模層上以光阻布形步驟形成一第一光阻層210。復參見圖2A及圖3A所示，該第一光阻層210包含外側光阻層211及中心點光阻層212，以在外側光阻層211及中心點光阻層212之間界定出環形溝槽(未標號)。在此須知圖2A及圖3A所示的溝槽僅為范例，任何封閉形狀的溝槽(例如四邊形及橢圓形)皆可達成本案的功效。隨后以此第一光阻層210為掩模以對于該掩模層蝕刻，以形成如圖3A所示的掩模層220(包含外側掩模層221及中心點掩模層222)。隨后在所得結構上以這些光阻層211，212作為掩模進行高濃度P型離子布植，例如可以植入濃度為113Cnf3的硼離子于低摻雜濃度N型磊晶層202之上，即形成如圖3A所示的結構，其中該結構具有高濃度P型離子布植區30。
[0051]隨后如圖2B及圖3B所示，利用第一光阻層210作為掩模，對于其下的掩模層220進行等向性蝕刻(isotropic etching)，例如可以用緩沖氧化物蝕刻劑(buffered oxideetchant，B0E)對于為場氧化層的掩模層220進行等向性蝕刻，以將掩模層220向內推而形成缺口 223，亦即移除該光阻層210下的部份掩模層220周緣部份，使部份光阻層210懸空。
[0052]隨后如圖3C所示，在去除第一光阻層210之后，即可利用再一次的BOE制程，且控制蝕刻速率，以將中心點掩模層222移除。此時，如圖2C所示，在所得結構的表面上留下者為掩模層220(其僅包含外側掩模層221)。
[0053]隨后如圖2D及圖3D所示，在所得結構上以該掩模層220為掩模進行低濃度的P型離子布植，且控制離子布植深度，以在高濃度P型離子布植區30之旁形成低濃度P型離子布植區32，隨后移除剩余的掩模層220，并于所得結構上再磊晶成長一低摻雜濃度N型磊晶層覆蓋層(未圖式)。
[0054]隨后如圖3E所示，可在反復進行上述步驟之后(例如進行如圖3A到圖3D所示步驟六次)，即可形成如圖示的多層高濃度P型離子布植區30及低濃度P型離子布植區32結構。
[0055]隨后如圖3F所示，在所得結構上形成一場氧化層60，及進行離子驅入步驟(drivein)，以使上下層的P型離子布植區30及低濃度P型離子布植區32分別上下連接在一起，以形成如此圖所示的高濃度P型柱34及低濃度P型側壁36，即可以此結構為基礎，制作后續的半導體元件，如超接面M0SFET、超接面MESFET、超接面Schottky晶體管、超接面IGBT、閘流體(thyristor)、及超接面二極管。
[0056]再者，如圖3F所示，由于高濃度P型柱34可由低濃度P型側壁36作為與低摻雜濃度N型磊晶層202之間的緩沖層，因此可以進一步提高所制成元件的反向耐壓。
[0057]如圖4A及圖5A所示，為說明本案用于半導體元件的超接面制程的第二較佳具體實例步驟俯視圖及側視圖。如圖5A所示，首先，提供一基板20，該基板20為一高摻雜濃度N型硅基板201(N+硅基板)與一低摻雜濃度N型磊晶層202(N-磊晶層)所構成。隨后通過一氧化制程于該基板20上形成一掩模層(未標號，例如一場氧化層)；然后于該第一掩模層上以光阻布形步驟形成一第一光阻層210。復參見圖4A及圖5A所示，該第一光阻層210界定出一圓形空心溝槽(未標號)。
[0058]在此須知圖4A及圖5A所示的溝槽僅為范例，任何封閉形狀的溝槽(例如四邊形及橢圓形)皆可達成本案的功效。隨后以此第一光阻層210的為掩模以對于該第一掩模層蝕亥IJ，以形成如圖5A所示的掩模層220。隨后在所得結構上以該光阻層210作為掩模進行高濃度P型離子布植，例如可以植入濃度為113Cnf3的硼離子于低摻雜濃度N型磊晶層202之上，即形成如圖5A所示的結構，其中該結構具有高濃度P型離子布植區30。
[0059]隨后如圖4B及圖5B所示，利用第一光阻層210作為掩模，對于其下的掩模層220進行等向性蝕刻(isotropic etching)，例如可以用緩沖氧化物蝕刻劑(buffered oxideetchant，B0E)對于為場氧化層的掩模層220進行等向性蝕刻，以將掩模層220向內推而形成缺口 223，亦即移除該光阻層210下的部份掩模層220周緣部份，使部份光阻層210懸空。
[0060]隨后如圖4C及圖5C所示，在去除第一光阻層210之后，即再一次進行BOE制程，以去除掩模層220表面雜質，此時所得結構的上表面為掩模層220。
[0061]隨后如圖5D所示，在所得結構上以掩模層220為掩模進行低濃度的P型離子布植，且控制離子布植深度，以在高濃度P型離子布植區30之旁形成低濃度P型離子布植區32，隨后移除剩余的掩模層220，并于所得結構上再磊晶成長一低摻雜濃度N型磊晶層覆蓋層(未圖式)。
[0062]隨后如圖5E所示，可在反復進行上述步驟之后(例如進行如圖5A到圖5D所示步驟六次)，即可形成如圖示的多層高濃度P型離子布植區30及低濃度P型離子布植區32結構。
[0063]隨后如圖5F所示，在所得結構上形成一場氧化層60，及進行離子驅入步驟(drivein)，以使上下層的P型離子布植區30及低濃度P型離子布植區32分別上下連接在一起，以形成如此圖所示的高濃度P型柱34及低濃度P型側壁36，即可以此結構為基礎，制作后續的半導體元件，如超接面M0SFET、超接面MESFET、超接面Schottky晶體管、超接面IGBT、閘流體(thyristor)、及超接面二極管。
[0064]如圖6A及圖7A所示，為說明本案用于半導體元件的超接面制程的第三較佳具體實例步驟俯視圖及側視圖。如圖7A所示，首先，提供一基板20，該基板20為一高摻雜濃度N型硅基板201(N+硅基板)與一低摻雜濃度N型磊晶層202(N-磊晶層)所構成。隨后進行一低摻雜濃度P型磊晶層制程，以在低摻雜濃度N型磊晶層202上形成一低摻雜濃度P型磊晶層203。隨后通過一氧化制程于該低摻雜濃度P型磊晶層203上形成一掩模層(未標號，例如一場氧化層)；然后于該掩模層上以光阻布形步驟形成一第一光阻層210。復參見圖6A所示，該第一光阻層210例如可為一圓形圖案。在此須知圖6A所示的第一光阻層210僅為范例，該第一光阻層210也可為其他封閉圖案(例如四邊形及橢圓形)皆可達成本案的功效。隨后以此第一光阻層210的為掩模以對于該掩模層蝕刻，以形成如圖7A所示的掩模層220。隨后在所得結構上以光阻層210為掩模進行高濃度N型離子布植，例如可以植入濃度為1013cm—3的磷離子于低摻雜濃度P型磊晶層203，即形成如圖7A所示的結構，其中該結構具有高濃度N型離子布植區40。
[0065]隨后如圖6B及圖7B所示，利用第一光阻層210作為掩模，對于其下的掩模層220進行等向性蝕刻(isotropic etching)，例如可以用緩沖氧化物蝕刻劑(buffered oxideetchant，B0E)對于為場氧化層的掩模層220進行等向性蝕刻，以將掩模層220向內推而形成缺口 223，亦即移除該光阻層210下的部份掩模層220周緣部份，使部份光阻層懸空。
[0066]隨后如圖6C及圖7C所示，在去除第一光阻層210之后，即再一次進行BOE制程，以去除掩模層220表面雜質，此時所得結構的上表面為掩模層220。
[0067]隨后如圖7D所示，在所得結構上以掩模層220為掩模進行低濃度的N型離子布植，且控制離子布植深度，以在高濃度N型離子布植區40之旁形成低濃度N型離子布植區42，隨后移除剩余的第一掩模層220，并于所得結構上再磊晶成長一低摻雜濃度P型磊晶層覆蓋層(未圖式)。
[0068]隨后如圖7E所示，可在反復進行上述步驟之后(例如進行如圖7A到圖7D所示步驟六次)，即可形成如圖示的多層高濃度N型離子布植區40及低濃度N型離子布植區42結構。
[0069]隨后如圖7F所示，在所得結構上形成一場氧化層60，及進行離子驅入步驟(drivein)，以使上下層的N型離子布植區40及低濃度N型離子布植區42分別上下連接在一起，以形成如此圖所示的高濃度N型柱44及低濃度N型側壁46，即可以此結構為基礎，制作后續的半導體元件，如超接面M0SFET、超接面MESFET、超接面Schottky晶體管、超接面IGBT、閘流體(thyristor)、及超接面二極管。
[0070]綜上所述，雖然本發明已以較佳實施例揭露如上，然其并非用以限定本發明，任何熟習此技藝者，在不脫離本發明的精神和范圍內，當可作各種更動與潤飾，因此本發明的保護范圍當視后附的申請專利范圍所界定者為準。
【主權項】
1.一種用于半導體元件的超接面結構，其特征在于，包含: 一硅基板，該硅基板上具有一第一導電型磊晶層； 多個高濃度第二導電型柱，形成于該第一導電型磊晶層內；及 多個低濃度第二導電型側壁，形成于該第一導電型磊晶層內且位于該第二導電型柱的外側面上， 其中先在該第一導電型磊晶層上依次磊晶成長多個低摻雜濃度第一導電型磊晶層覆蓋層，每一低摻雜濃度第一導電型磊晶層覆蓋層具有多個高濃度第二導電型離子布植區，及多個分別在每一高濃度第二導電型離子布植區旁邊的低濃度第二導電型離子布植區；藉由離子驅入步驟以形成前述的多個高濃度第二導電型柱及多個低濃度第二導電型側壁。2.根據權利要求1的用于半導體元件的超接面結構，其特征在于，第一導電型為N型，第二導電型為P型。3.根據權利要求1的用于半導體元件的超接面結構，其特征在于，第一導電型為P型，第二導電型為N型。4.根據權利要求1的用于半導體元件的超接面結構，其特征在于，該半導體元件為超接面MOSFET、超接面MESFET、超接面Schottky晶體管、超接面IGBT、閘流體、或超接面二極管。5.根據權利要求1的用于半導體組件的超接面結構，其特征在于，該高濃度第二導電型離子布植區的離子濃度為113Cnf3。6.根據權利要求1的用于半導體組件的超接面結構，其特征在于，多個高濃度第二導電型柱沿著深度方向有相同的摻雜濃度。
【文檔編號】H01L29/06GK105932045SQ201610320079
【公開日】2016年9月7日
【申請日】2012年12月25日
【發明人】張崇健
【申請人】節能元件控股有限公司