一種制作半導體元件的方法
【專利摘要】本發明公開一種制作半導體元件的方法。首先提供一基底，該基底具有一柵極結構設于其上以及一層間介電層圍繞柵極結構，然后形成一介電層于柵極結構及層間介電層上、形成一圖案化硬掩模于介電層上、形成一開口于介電層及層間介電層中、進行一硅化金屬制作工藝以形成一硅化金屬層于開口內、在硅化金屬制作工藝后去除圖案化硬掩模及未反應的金屬以及形成一接觸插塞于開口內。
【專利說明】
一種制作半導體元件的方法
技術領域
[0001]本發明涉及一種制作半導體元件的方法，尤其是涉及一種于硅化金屬制作工藝后同時去除由氮化鈦所構成的圖案化掩模及硅化金屬制作工藝中未反應金屬的方法。
【背景技術】
[0002]近年來，隨著場效晶體管(field effect transistors, FETs)元件尺寸持續地縮小，現有平面式(planar)場效晶體管元件的發展已面臨制作工藝上的極限。為了克服制作工藝限制，以非平面(non-planar)的場效晶體管元件，例如鰭狀場效晶體管(finfield effect transistor, Fin FET)元件來取代平面晶體管元件已成為目前的主流發展趨勢。由于鰭狀場效晶體管元件的立體結構可增加柵極與鰭狀結構的接觸面積，因此，可進一步增加柵極對于載流子通道區域的控制，從而降低小尺寸元件面臨的漏極引發能帶降低(drain induced barrier lowering, DIBL)效應，并可以抑制短通道效應(short channeleffect, SCE)。再者，由于鰭狀場效晶體管元件在同樣的柵極長度下會具有更寬的通道寬度，因而可獲得加倍的漏極驅動電流。甚而，晶體管元件的臨界電壓(threshold voltage)也可通過調整柵極的功函數而加以調控。
[0003]然而，在現有的鰭狀場效晶體管元件制作工藝中，外延層時常于各種清洗過程中受到化學溶液侵蝕而耗損，進而影響元件的整體電性表現。因此如何改良現有鰭狀場效晶體管制作工藝即為現今一重要課題。

【發明內容】

[0004]為解決上述問題，本發明優選實施例揭露一種制作半導體元件的方法。首先提供一基底，該基底具有一柵極結構設于其上以及一層間介電層圍繞柵極結構，然后形成一介電層于柵極結構及層間介電層上、形成一圖案化硬掩模于介電層上、形成一開口于介電層及層間介電層中、進行一硅化金屬制作工藝以形成一硅化金屬層于開口內、在硅化金屬制作工藝后去除圖案化硬掩模及未反應的金屬以及形成一接觸插塞于開口內。
【附圖說明】
[0005]圖1至圖8為本發明優選實施例制作一半導體元件的方法示意圖；
[0006]圖9至圖10為本發明另一實施例制作一半導體元件的方法示意圖。
[0007]主要元件符號說明
[0008]12 基底14 鰭狀結構
[0009]16 絕緣層18 柵極結構
[0010]20 柵極結構22 柵極結構
[0011]24 間隙壁26 源極/漏極區域
[0012]28 外延層30 接觸洞蝕刻停止層
[0013]32 層間介電層34 功函數金屬層
[0014]36低阻抗金屬層38硬掩模
[0015]40介電層42硬掩模
[0016]44開口46圖案化硬掩模
[0017]48開口50第一金屬層
[0018]52娃化金屬層54第二金屬層
[0019]56第三金屬層58接觸插塞
【具體實施方式】
[0020]請參照圖1至圖8，圖1至圖8為本發明優選實施例制作一半導體元件的方法示意圖，其可實施于平面型或非平面型晶體管元件制作工藝，現以應用于非平面型晶體管元件制作工藝為例。如圖1所示，首先提供一基底12，例如一硅基底或硅覆絕緣(SOI)基板，其上定義有一晶體管區，例如一 PMOS晶體管區或一 NMOS晶體管區。基底12上具有至少一鰭狀結構14及一絕緣層，其中鰭狀結構14的底部被絕緣層，例如氧化硅所包覆而形成淺溝隔離16，且部分的鰭狀結構14上還分別設有多個柵極結構18、20、22。
[0021]鰭狀結構14的形成方式可以包含先形成一圖案化掩模(圖未示)于基底12上，再經過一蝕刻制作工藝，將圖案化掩模的圖案轉移至基底12中。接著，對應三柵極晶體管元件及雙柵極鰭狀晶體管元件結構特性的不同，而可選擇性去除或留下圖案化掩模，并利用沉積、化學機械研磨(chemical mechanical polishing, CMP)及回蝕刻制作工藝而形成一環繞鰭狀結構14底部的淺溝隔離16。除此之外，鰭狀結構14的形成方式另也可以是先制作一圖案化硬掩模層(圖未示)于基底12上，并利用外延制作工藝于暴露出于圖案化硬掩模層的基底12上成長出半導體層，此半導體層即可作為相對應的鰭狀結構14。同樣的，另可以選擇性去除或留下圖案化硬掩模層，并通過沉積、CMP及回蝕刻制作工藝形成一淺溝隔離16以包覆住鰭狀結構14的底部。另外，當基底12為硅覆絕緣(SOI)基板時，則可利用圖案化掩模來蝕刻基底上的一半導體層，并停止于此半導體層下方的一底氧化層以形成鰭狀結構，故可省略前述制作淺溝隔離16的步驟。
[0022]柵極結構18、20、22的制作方式可依據制作工藝需求以先柵極(gate first)制作工藝、后柵極(gate last)制作工藝的先柵極介電層(high_k first)制作工藝以及后柵極制作工藝的后柵極介電層(high-k last)制作工藝等方式制作完成。以本實施例的先柵極介電層制作工藝為例，可先于鰭狀結構14與淺溝隔離16上形成一優選包含高介電常數介電層與多晶硅材料所構成的虛置柵極(圖未示)，然后于虛置柵極側壁形成間隙壁24。接著于間隙壁24兩側的鰭狀結構14以及/或基底12中形成一源極/漏極區域26與外延層28、形成一接觸洞蝕刻停止層30覆蓋虛置柵極，并形成一由四乙氧基娃燒(Tetraethylorthosilicate, TE0S)所組成的層間介電層32于接觸洞蝕刻停止層30上。
[0023]之后可進行一金屬柵極置換(replacement metal gate)制作工藝，先平坦化部分的層間介電層32及接觸洞蝕刻停止層30，并再將虛置柵極轉換為柵極結構18、20、22等金屬柵極。金屬柵極置換制作工藝可包括先進行一選擇性的干蝕刻或濕蝕刻制作工藝，例如利用氨水(ammonium hydroxide, NH4OH)或氫氧化四甲錢(TetramethylammoniumHydroxide, TMAH)等蝕刻溶液來去除虛置柵極中的多晶娃材料以于層間介電層32中形成一凹槽。之后形成一至少包含U型功函數金屬層34與低阻抗金屬層36的導電層于該凹槽內，并再搭配進行一平坦化制作工藝使U型功函數金屬層34與低阻抗金屬層36的表面與層間介電層32表面齊平。
[0024]在本實施例中，功函數金屬層34優選用以調整形成金屬柵極的功函數，使其適用于N型晶體管(NMOS)或P型晶體管(PMOS)。若晶體管為N型晶體管，功函數金屬層34可選用功函數為3.9電子伏特(eV)?4.3eV的金屬材料，如鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WA1)、鋁化鉭(TaAl)、鋁化鉿(HfAl)或TiAlC(碳化鈦鋁)等，但不以此為限；若晶體管為P型晶體管，功函數金屬層34可選用功函數為4.8eV?5.2eV的金屬材料，如氮化鈦(TiN)、氮化鉭(TaN)或碳化鉭(TaC)等，但不以此為限。功函數金屬層34與低阻抗金屬層36之間可包含另一阻障層(圖未示)，其中阻障層的材料可包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等材料。低阻抗金屬層36則可選自銅(Cu)、鋁(Al)、鎢(W)、鈦鋁合金(TiAl)、鈷媽磷化物(cobalt tungsten phosphide，CoffP)等低電阻材料或其組合。由于依據金屬柵極置換制作工藝將虛置柵極轉換為金屬柵極是此領域者所熟知技術，在此不另加贅述。
[0025]形成柵極結構18、20、22后可選擇性先去除部分功函數金屬層34與低阻抗金屬層36，然后填入一硬掩模38于功函數金屬層34與低阻抗金屬層36上。其中硬掩模38可為單一材料層或復合材料層，例如一包含氧化硅與氮化硅的復合層。
[0026]如圖2所示，接著先全面性覆蓋一介電層40于柵極結構與層間介電層32上，然后再形成一硬掩模42于介電層40上。在本實施例中，介電層40主要作為一前金屬介電層(pre-metal dielectric, PMD)，其可選擇與層間介電層32相同或不同的材料所構成，例如優選為TE0S，而硬掩模42則為一金屬掩模，且優選由氮化鈦(TiN)所構成。
[0027]如圖3所示，然后進行一光刻暨蝕刻制作工藝，例如可先形成一圖案化光致抗蝕劑(圖未示)于硬掩模42上，接著利用蝕刻去除部分硬掩模42以形成一開口 44暴露出介電層40表面，并同時將硬掩模42轉換為一圖案化硬掩模46。
[0028]如圖4所示，接著搭配其他區域的開口圖案制作工藝進行一次或一次以上光刻暨蝕刻制作工藝，利用蝕刻去除部分圖案化硬掩模46、部分介電層40以及部分層間介電層32以形成開口 48暴露出外延層28。
[0029]隨后如圖5所示，進行一硅化金屬制作工藝以形成一硅化金屬層(圖未示)于開口 48內。在本實施例中，娃化金屬制作工藝可包括先進行一預清洗(pre-clean)去除圖案化硬掩模46、介電層40以及外延層28表面的殘余物，然后形成一第一金屬層50于圖案化硬掩模46及介電層40上并填入開口 48，特別是開口 48內的接觸洞蝕刻停止層30表面以及外延層28表面。其中本實施例的第一金屬層50優選包含鎳或鈦，但不局限于此。之后可再選擇性覆蓋一由氮化鈦所構成的遮蓋層(圖未示)于金屬層50上。
[0030]如圖6所示，接著進行一快速升溫退火(rapid thermal process, RTP)制作工藝，使第一金屬層50與外延層28中的硅反應以形成一硅化金屬層52。需注意的是，由于與外延層28接觸的第一金屬層50優選于加熱過程中完全轉換為硅化金屬層52，因此剩余的第一金屬層50，即硅化金屬制作工藝中未反應的金屬仍殘留于圖案化硬掩模46表面、介電層40表面以及開口 48中接觸洞蝕刻停止層30表面。
[0031]然后如圖7所示，利用含有硫酸、過氧化氫、與去離子水的混合溶液(sulfuricacid-hydrogen peroxide mixture, SPM)來去除圖案化硬掩模46，并同時去除所有殘留于圖案化硬掩模46表面、介電層40表面以及開口 48中接觸洞蝕刻停止層30表面的第一金屬層50，即前述娃化金屬制作工藝中未反應的金屬，以及前述選擇性形成于第一金屬層50表面的氮化鈦遮蓋層。值得注意的是，由于去除圖案化硬掩模46及未反應的金屬時，開口48僅暴露出硅化金屬層52但不暴露出任何外延層28，因此外延層28表面不會于去除過程中受到SPM的影響而耗損。
[0032]最后如圖8所不，先形成一第二金屬層54于介電層40表面以及開口 48內的接觸洞蝕刻停止層30表面與娃化金屬層52表面，然后再形成一第三金屬層56于第二金屬層54上并填滿開口 48，其中第二金屬層54優選選自由鈦、鉭、氮化鈦、氮化鉭以及氮化鎢所構成的群組，第三金屬層56優選選自由鋁、鈦、鉭、鎢、鈮、鉬以及銅所構成的群組，但不局限于此。接著進行一平坦化制作工藝，例如以化學機械研磨(chemical mechanicalpolishing, CMP)制作工藝去除部分第三金屬層56、部分第二金屬層54甚至一部分的介電層40以形成接觸插塞58。至此即完成本發明優選實施例的一半導體元件的制作。
[0033]請接著參照圖9至圖10，圖9至圖10為本發明另一實施例制作一半導體元件的方法不意圖。如圖9所不，相較于圖6至圖7形成娃化金屬層52后便直接以SPM同時拔除圖案化硬掩模46及未反應的金屬，本實施例可選擇在不去除未反應金屬，即部分第一金屬層50仍覆蓋于圖案化硬掩模46表面、介電層40表面以及接觸洞蝕刻停止層30表面的情況下直接沉積第二金屬層54于娃化金屬層52及第一金屬層50表面以及第三金屬層56于第二金屬層54上并填滿開口。或是在形成開口 48暴露出外延層28之后，便直接形成第一金屬層50以及第二金屬層54于圖案化硬掩模46及介電層40上并填入開口 48，然后再進行快速升溫退火(RTP)制作工藝，使第一金屬層50與外延層28中的硅反應以形成一硅化金屬層52。其中第一金屬層50、第二金屬層54及第三金屬層56的材質均可比照前述實施例，在此不另加贅述。
[0034]接著如圖10所示，可利用一平坦化制作工藝，例如以化學機械研磨方式去除部分第三金屬層56、部分第二金屬層54、部分第一金屬層50、圖案化硬掩模46甚至一部份的介電層40，使剩余的第一金屬層50、第二金屬層54及第三金屬層56表面與介電層40表面齊平以形成接觸插塞58。其中，剩余的第一金屬層50仍殘留于開口 48的側壁表面不會被移除，而與第二金屬層54共同構成接觸插塞的阻障層。至此即完成本實施例的半導體元件的制作。
[0035]綜上所述，相較于現有技術中于硅化金屬層形成之前便以SPM去除由氮化鈦所構成的圖案化硬掩模，本發明主要將去除圖案化硬掩模的時間點移至硅化金屬層形成后，然后再以前述第一實施例的SPM方式或第二實施例的研磨方式一同去除圖案化硬掩模及硅化金屬制作工藝中未反應的金屬，如此即可改善現行去除圖案化硬掩模時所使用的SPM容易侵蝕到裸露的外延層，而造成外延層表面耗損的情形。
[0036]以上所述僅為本發明的優選實施例，凡依本發明權利要求所做的均等變化與修飾，都應屬本發明的涵蓋范圍。
【主權項】
1.一種制作半導體元件的方法，包含: 提供一基底，該基底具有一柵極結構設于其上以及一層間介電層圍繞該柵極結構； 形成一介電層于該柵極結構及該層間介電層上； 形成一圖案化硬掩模于該介電層上； 形成一開口于該介電層及該層間介電層中； 進行一硅化金屬制作工藝以形成一硅化金屬層于該開口內； 在該硅化金屬制作工藝后去除該圖案化硬掩模及未反應的金屬；以及 形成一接觸插塞于該開口內。2.如權利要求1所述的方法，其中該介電層包含四乙氧基硅烷(TEOS)。3.如權利要求1所述的方法，其中該圖案化硬掩模包含氮化鈦(TiN)。4.如權利要求1所述的方法，其中該硅化金屬制作工藝還包含: 形成一第一金屬層于該圖案化硬掩模及該介電層上并填入該開口 ； 進行一快速升溫退火制作工藝以形成該硅化金屬層于該柵極結構旁的一外延層； 去除該圖案化硬掩模及該硅化金屬制作工藝中未反應的金屬； 形成一第二金屬層及一第三金屬層于該開口內；以及 平坦化該第三金屬層及該第二金屬層以形成該接觸插塞。5.如權利要求1所述的方法，其中該第一金屬層包含鎳或鈦。6.如權利要求1所述的方法，其中該第二金屬層是選自由鈦、鉭、氮化鈦、氮化鉭以及氮化鎢所構成的群組。7.如權利要求1所述的方法，其中該第三金屬層是選自由招、鈦、鉭、媽、銀、鉬以及銅所構成的群組。8.如權利要求1所述的方法，還包含利用含有硫酸、過氧化氫、與去離子水的混合溶液(sulfuric acid-hydrogen peroxide mixture, SPM)來去除該圖案化硬掩模及未反應的金屬O
【文檔編號】H01L21/28GK105990116SQ201510054964
【公開日】2016年10月5日
【申請日】2015年2月3日
【發明人】洪慶文, 吳家榮, 黃志森, 陳意維, 許家彰
【申請人】聯華電子股份有限公司