制作字線的方法、形成半導體元件的方法及記憶體元件的制作方法
【專利摘要】本發明是有關于一種以具有薄導電層的半鑲嵌工藝來制作字線的方法、形成半導體元件的方法及記憶體元件.可以用來制作無串焊的字線，其可以在字線的間隔小于40納米時，維持記憶胞的關件尺寸，通過在制作工藝中使用薄導電保護層來保護儲存層，并在后續工藝中使此薄導電保護層與填充的導電材料接觸。
【專利說明】
制作字線的方法、形成半導體元件的方法及記憶體元件
技術領域
[0001] 本發明涉及一種半導體的制作方法，特別是涉及一種在半導體記憶體中制作字線 的可靠方法。
【背景技術】
[0002] 半導體結構，例如記憶體，時常會和多層平行導電通道，又被稱為字線，整合在一 起，并且導向一個方向和位于其下方的位線正交（orthogonal)。多條字線是由導電材料所 組成，且彼此電性隔離。在面對半導體元件尺寸日益縮小時，制作過程中，必須注意保持字 線的電性分離（electrical separation)。所需的電性分離必須和不希望存在的導電通道， 又被稱為串焊（stringer)，的出現取得妥協。其中，串焊是由制作字線的蝕刻工藝所余留的 導電材料殘余物所構成。
[0003] 在制作工藝中用以確保字線電性分離的方法一般適用于較大的幾何尺寸 (geometries)，并不能按比例地適用到較小的幾何尺寸。當字線的間距（pitch)縮小至40 納米（nm)以下時，要使用先前的方法來維持關鍵尺寸（critical dimensions,⑶）是特別 困難的。
[0004] 因此，需要提供一種適用于小幾何結構形成字線的可靠制造方法。

【發明內容】

[0005] 本發明的目的在于，克服現有的技術存在的缺陷，而提供一種新的制作字線的方 法、形成半導體元件的方法及記憶體元件，所要解決的技術問題是使其以具有薄導電層的 半鑲嵌工藝來制作字元線，可以在小幾何結構時，維持關件尺寸，非常適于實用。
[0006] 本發明的目的及解決其技術問題是采用以下技術方案來實現的。依據本發明提出 的一種制作字線的方法，其包括：提供具有儲存層（storage layer)以及用來保護此儲存 層的薄導電保護層（thin protective conductive layer)的半導體結構。其中，儲存層和 薄導電保護層二者都位于基材上方。此二層可以被，例如圖案化，例如蝕刻，以形成可暴露 出一部分基材的開口。介電材料可以被添加，例如，填充，進入這些開口。在這些開口之間 形成接觸。其中，此接觸包括儲存層和薄導電保護層。
[0007] 本發明的目的及解決其技術問題還可采用以下技術措施進一步實現。
[0008] 前述的制作字線的方法，其中可以在介電材料中形成碗狀輪廓（bowl-shaped profile)，借此使串焊的形成不會發生。
[0009] 前述的制作字線的方法，其中此提供半導體結構的步驟包括：提供位于基材上方 的犧牲層。此犧牲層可以包括陶瓷材料。在一實施例中，本方法還包括從犧牲層中移除一 部分材料（犧牲材料）。
[0010] 前述的制作字線的方法，其中碗狀輪廓可以填充導電材料，借此薄導電保護層可 以和導電材料接觸。隨后，沉積硬罩幕并進行字線蝕刻。借此，串焊，也就是不希望存在的 導電通道，不會發生。
[0011] 前述的制作字線的方法，其中導電材料的提供包括提供多結晶硅 (polycrystalline silicon);犧牲層的提供包括提供氮化娃（SiN);以及介電材料的提 供，包括提供緩沖氧化物（buffer oxide)。此處所述的"緩沖氧化物"一詞，可視為是一 種提供或插入于犧牲層，例如氮化硅，和導電材料，例如多結晶硅，之間的薄氧化物（thin oxide)層，可借以提供較佳的粘著效果，以及/或在移除犧牲（氮化硅）層時，對位于下方 的薄導電保護層提供保護。
[0012] 前述的制作字線的方法，其中導電材料的提供，包括提供鎢金屬硅化物（tungsten silicide)、鈷金屬娃化物（cobalt silicide)和氮化鈦（titanium nitride)其中的一種 或多種。
[0013] 前述的制作字線的方法，其中該些層（儲存層的薄導電保護層）的圖案化，例如蝕 亥|J，可以包括進行BDF蝕刻，也就是定義儲存層以及埋藏擴散（buried diffusion，此處稱 為BDF)的長度的一種蝕刻。且可以使用埋藏擴散（buried diffusion,此處稱為BD)氧 化物來填充開口，BD氧化物指的是一種被填充到由BDF蝕刻所定義的輪廓中的氧化物絕緣 體。碗狀輪廓的形成可以包括使用稀釋氫氟酸（hydrofluoric acid, HF)回蝕（pull back) BD氧化物和/或移除緩沖氧化物。
[0014] 本發明的目的及解決其技術問題還采用以下技術方案來實現。依據本發明提出的 一種根據上述制作字線的方法形成半導體元件的方法。
[0015] 本發明的目的及解決其技術問題另外再采用以下技術方案來實現。依據本發明提 出的一種記憶體元件，其包括：一基材；一電荷儲存層，位于該基材上方；以及一柵極結構， 位于該電荷儲存層上方；其中該柵極結構包括一導電保護層和一導電柵極層。
[0016] 本發明的目的及解決其技術問題還可采用以下技術措施進一步實現。
[0017] 前述的記憶體元件，其中該導電保護層包括一材料，該材料是選自于由氮化鈦 (titanium nitride)、多晶石圭（polysilicon)和非晶石圭（amorphous silicon)所組成的一 族群。
[0018] 前述的記憶體元件，其中該柵極結構的寬度大于該電荷儲存層的寬度。
[0019] 前述的記憶體元件，還包括一字線結構，連接至該柵極結構。
[0020] 前述的記憶體元件，其中該電荷儲存層是由介電材質所構成。
[0021] 本發明與現有技術相比具有明顯的優點和有益效果。借由上述技術方案，本發明 制作字線的方法、形成半導體元件的方法及記憶體元件至少具有下列優點及有益效果：本 發明是以具有薄導電層的半鑲嵌工藝來制作字元線，可以在小幾何結構時，維持關件尺寸。
[0022] 綜上所述，本發明是有關于一種以具有薄導電層的半鑲嵌工藝來制作字線的方 法、形成半導體元件的方法及記憶體元件.可以用來制作無串焊的字線，其可以在字線的 間隔小于40納米時，維持記憶胞的關件尺寸，通過在制作工藝中使用薄導電保護層來保護 儲存層，并在后續工藝中使此薄導電保護層與填充的導電材料接觸。本發明在技術上有顯 著的進步，具有明顯的積極效果，誠為一新穎、進步、實用的新設計。
[0023] 上述說明僅是本發明技術方案的概述，為了能夠更清楚了解本發明的技術手段， 而可依照說明書的內容予以實施，并且為了讓本發明的上述和其他目的、特征和優點能夠 更明顯易懂，以下特舉較佳實施例，并配合附圖，詳細說明如下。
【附圖說明】
[0024] 圖1是根據現有習知技術繪示的形成字線的中間階段工藝中的部分半導體結構 的立體圖。
[0025] 圖2是沿著圖1的切線2-2'所繪示的結構的剖面示意圖。
[0026] 圖3是繪示在圖1的結構中進行字線蝕刻步驟之后的結構的立體圖。
[0027] 圖4是在完成字線蝕刻之后，在圖3的剖面結構上沿著切線4-4'所繪示的串焊的 形成的結構的剖面示意圖。
[0028] 圖5是繪示一種與圖2類似的結構的剖面示意圖，其具有用來防止串焊形成的縮 口輪廓。
[0029] 圖6是繪示在圖5所繪示的結構中進行字線蝕刻之后的結構的剖面示意圖，其說 明并未有串焊產生。
[0030] 圖7是繪示一種與圖2類似的結構的剖面示意圖，但其被繪示成具有直邊 (straight-sided)輪廓。
[0031] 圖8是繪示在圖7所繪示的結構中進行字線蝕刻的結果的示意圖，其繪示出了串 焊。
[0032] 圖9是繪示用來從圖8所繪示的結構中移除串焊的過蝕（over-etch)對于關鍵尺 寸的影響的示意圖。
[0033] 圖10是繪示適于用來形成半導體結構的半導體薄膜疊層的結構的剖面示意圖， 這些疊層包括薄導電保護層、緩沖氧化物層和氮化硅層。
[0034] 圖11是繪示在圖10所繪示的半導體薄膜疊層上進行BDF蝕刻之后的結果的示意 圖。
[0035] 圖12是繪示在圖11所繪示的結構上沉積BD氧化物并進行化學機械研磨 (chemical mechanical planarization, CMP)之后的結果的不意圖。
[0036] 圖13是繪示在圖12所繪示的結構上進行蝕刻移除氮化硅后的結果的示意圖。
[0037] 圖14是繪示回蝕BD氧化物和介電層的蝕刻結果的示意圖，此結果形成了碗狀輪 廊（bowl-shaped profile)〇
[0038] 圖15是根據在圖14所繪示的結構上填充多晶硅和沉積硬罩幕之后的結果所繪示 的結構的立體圖。
[0039] 圖16是根據在圖15所繪示的結構上進行字線蝕刻之后的結果所繪示的結構的立 體圖。
[0040] 圖17是繪示一半導體結構的立體圖，此半導體結構包含氧化物-氮化物-氧化物 (oxide-nitride-oxide, 0N0)層以及被薄導電保護層和氧化層所覆蓋且被多層介電層隔離 的多層多晶硅層。
[0041] 圖18是繪示在圖17所繪示的結構上進行字線蝕刻之后的結果的示意圖。
[0042] 圖19是繪示在圖18所繪示的結構上進行氧化物填充和化學機械研磨之后的結果 的示意圖。
[0043] 圖20是繪示在圖19所繪示的結構上進行鑲嵌蝕刻之后的結果的示意圖，其中氧 化物-氮化物-氧化物層受到薄導電保護層的保護。
[0044] 圖21是繪示在圖20所繪示的結構上填充多晶娃之后的結果的示意圖。
[0045] 圖22A是定義用來從圖21的結構中截取剖面以呈現圖22B的假想平面（phantom plane)的位置的示意圖
[0046] 圖22B是繪示沿著圖22A的假想平面截取圖21的剖面之后的結構的立體圖。
[0047] 圖22C是繪示圖22B所截取的剖面的部分結構的放大圖。
[0048] 圖23是繪示使用氮化鈦作為薄導電保護層的半導體結構的剖面示意圖。
[0049] 圖24是繪示實施本發明的方法的流程圖。
[0050] 100 :基材 105 :氧化物層
[0051] 110:0N0 層 115:PL1 層
[0052] 120 :字線 125 :PL3 層
[0053] 130:厚度 135:空間
[0054] 145:虛線箭號140:串焊
[0055] 150 :基材 155 :氧化物層
[0056] 160 :0N0 層 165 :PL1 層
[0057] 170:PL3層 175 :非等向性蝕刻
[0058] 180 :基材 185 :氧化物層
[0059] 190 :0N0 層 195 :PL1 層
[0060] 200 :PL3 層 205 :串焊
[0061] 215:線寬 300:基材
[0062] 305:儲存層 310:薄導電保護層
[0063] 315:介電層 320:犧牲層
[0064] 325:輪廓 330:寬度
[0065] 335:BD 氧化物 340:開口
[0066] 345:碗狀輪廓 350:多晶硅
[0067] 355 :硬罩幕 360 :字線
[0068] 365 :空間 400 :溝渠
[0069] 405 :基材 410 :0N0 層
[0070] 415 :薄導電保護層 420 :介電（氧化物）層
[0071] 425:多晶硅 430 :氧化物
[0072] 431 :輪廓 433:開口
[0073] 435 :氮化硅層 440 :氧化物
[0074] 455:多晶硅插塞 460 :圖22B的部分結構
[0075] 470 :材料層 475 :氧化物
[0076] 4-4' ：切線
[0077] 500 :提供包含ONO層、薄導電保護層、和緩沖氧化物的半導體疊層以及氮化硅層
[0078] 505 :進行 BDF 蝕刻
[0079] 510 :沉積BD氧化物
[0080] 515 :進行化學機械研磨
[0081] 520:蝕刻以移除氮化硅
[0082] 525 :蝕刻以回蝕BD氧化物并移除緩沖氧化物以形成碗狀輪廓
[0083] 530:填充多晶硅
[0084] 535 :沉積硬罩幕
[0085] 540 :進行字線蝕刻
【具體實施方式】
[0086] 為更進一步闡述本發明為達成預定發明目的所采取的技術手段及功效，以下結 合附圖及較佳實施例，對依據本發明提出的制作字線的方法、形成半導體元件的方法及記 憶體元件其【具體實施方式】、方法、步驟、結構、特征及其功效，詳細說明如后。
[0087] 現在附圖中所呈現和描述的實施例，在一些實施例中，其所例示的部分將被解釋 為是按比例繪制，而在其它實施例中，并非每個例示皆如此。在某些面向中，會使用圖式或 說明中的相同或類似的元件符號來代表相同、類似或類同的組成及/或元件。但根據其他 實施例，相同的方式并未被采用。
[0088] 根據某些實施例，其方向性詞語，例如頂部（top)、底部（bottom)、左（left)、右 (right)、上（up)、下（down)、上方（over)、之上（above)、下方（below)、之下（beneath)、后 方（rear)以及前方（front)，的使用，是依照其字面加以解釋。但根據其他實施例，相同的 方式并未被采用。本發明的實施例可以和不同的集成電路的制作及本領域中被現有習用的 其他技術結合來加以實施。且本說明書內容僅僅包含了用來理解本發明的實施例所需要的 一般現有習用的工藝步驟。本說明書所述的實施例，一般是適用于半導體元件領域及其工 藝。然而，為了清楚說明起見，下述的說明書內容僅有關于半導體記憶電路以及與其相關的 制作方法。
[0089] 請參閱圖1，圖1是根據現有習知技術繪示的形成字線的中間階段工藝中的 部分半導體結構的立體圖。此圖包括X-Y-Z軸，可用來作為本圖和本說明書中其他圖 式的空間參考。其所繪示的結構包括形成于硅基材100上的氧化物-氮化物-氧化 物（oxide-nitride-oxide)層110 (以下簡稱0N0層110)，而此0N0層110位于多晶娃 (polysilicon)導電結構115 (以下簡稱PLl層115)下方。PLl層115和0N0層110被氧 化物層105所包圍（bounded)。PLl層115、0N0層110和氧化物層105結構沿著Y軸方向 延伸。PLl層115和氧化物層105結構被多晶硅上方層125 (以下簡稱PL3層125)所覆蓋。
[0090] 圖2是沿著圖1的切線2-2'所繪示的結構的剖面示意圖。PLl層115的剖面結 構為錐形（tapered shape)。此形狀為頂部窄于底部，其中該剖面結構的底部在PLl層115 與0N0層110鄰接的地方。
[0091] 圖3是繪示借由字線蝕刻步驟從圖1的結構中移除一部分PLl層115和PL3層 125之后的結構的立體圖。所繪示的多條字線120,是由PL3層125中剩余的材料以及PLl 層115中剩余的材料所構成，且被空間135所隔離，借以提供平行導電通道，在外部讀/寫 硬件（external read/write hardware,未繪示）和0N0層110之間提供電性連接。這些 字線120需要彼此電性隔離。
[0092] 圖4是繪示字線蝕刻之后，由相對于（圖3的）切線4-4'所作成的X-Z平面觀 察到的結果。字線蝕刻，如虛線箭號145所繪示，可以是一種非等向性蝕刻（anisotropic etch)，用來移除一部分的PL3層125以及位于（圖3所繪示的）空間135所定義的區域的 大部分（substantial portion of) PLl層115。但有可能在由PLl層115所騰出的空間側壁 上余留多晶硅材料，即所謂的串焊，例如串焊140。串焊140會在沿著Y方向且彼此隔離的多 條平行導線之間提供不必要存在的導電通道（請比較圖3)，因而造成嚴重缺陷（defects)， 進而在被影響的記憶體產品中產生隨機單一位元錯誤（random single-bit error)。
[0093] 清除串焊的一種現有習知方式是改變PLl層115(圖2)的外形，使其具有縮口形 (reentrant)的截面，如圖5的PLl層165所繪示。縮口形是指PLl層165的側壁在PLl層 165輪廓的底部向內傾斜。圖5的結構包括基材150、ONO層160、氧化物層155以及上方 PL3層170。當用來移除多晶硅的非等向性蝕刻175施加于圖5所繪示的結構時，如圖6所 示，并沒有串焊被余留下來。然而，相對于圖2所對應的底部結構，PLl層165的上部尺寸 (沿著X方向進行量測）增加了。這個改變會導致記憶胞（也稱記憶單元）關鍵尺寸不穩 定。
[0094] -種減緩與圖5和圖6的縮口結構有關的關鍵尺寸不穩定問題的作法，是形成一 個如圖7所繪示的垂直輪廓。圖7所繪示的結構與圖1至圖6的結構類似，其包含基材180、 ONO層190、氧化物層185、具有垂直輪廓的PLl層195以及上方多晶硅PL3層200。雖然進 行字線蝕刻來移除部分的PL3層200和PLl層195,可能會在由蝕刻所形成的空間的側壁上 遺留串焊205,不過多余的多晶娃可以借由等向性過蝕（isotropic over-etch)來加以移 除。然而，過蝕仍可能會造成記憶胞的關鍵尺寸喪失。相對于，例如圖9的線寬215,當線寬 間隔縮小至約40納米或小于40納米時，這些關鍵尺寸的喪失即無法被容忍。
[0095] 前述的現有習知方法都有一個共同的方式，那就是先沉積多晶硅層（例如，分別 為圖2于和圖7中的PLl層115、165和195以及PL3層125、170和200)，然后進行蝕刻以 在字線蝕刻中移除一部分的多晶硅，如圖3、圖4、圖6及圖8所示。
[0096] 本發明提供的一種形成字線的方法可以稱作用來形成字線的半鑲嵌 (semi-damascene)方法。其是先在介電材料（例如，氧化物）中形成開口，然后在形成字 線的蝕刻步驟之前，填充多晶硅。
[0097] 圖10至圖16是繪示并說明本發明的方法的實施例。
[0098] 圖10是繪示半導體制作領域中已知材料層的集合，沿著Y軸（未繪示）的截面所 觀察到的X-Z平面。形成位于基材300,例如硅基材，上方的材料層，包括可以由，例如氧化 物-氮化物-氧化物（0N0)，所構成的薄儲存層305,其位于基材300上方。薄保護層，例如 薄導電保護層310形成于儲存層305上方。薄導電保護層310可以是由，例如多結晶硅、氮 化鈦、非晶娃（amorphous silicon)及/或類似材料所構成，可以有效取代圖1、圖2、圖3、 圖5和圖7的現有習知結構中的PLl層115、165和195。介電層315,例如是緩沖氧化物， 可以位于薄導電保護層310上方。且由，例如陶瓷材料，像是氮化硅（SIN)(例如，Si 3N4)，所 構成的犧牲層320則可以位于介電層315之上。
[0099] 舉例來說，當儲存層305是由氧化物-氮化物-氧化物所構成時，在典型的例子 中，其厚度介于約150A至250A之間，具有代表性的數值約為180A。薄導電保護層310的厚 度介于約100 \至200人之間，具有代表性的數值約為150爲。介電層315的厚度介于約50爲至 100A之間，具有代表性的數值約為100A。犧牲層320,可以在后續工藝中用來作為停止層， 其厚度介于約300A至700A之間，具有代表性的數值約為500A。
[0100] 圖案化上述材料層，例如進行蝕刻以形成多個開口，將一部分基材暴露于外。使用 一種或多種，例如四氟甲烷（CF4)，三氟甲烷（CHF 3)、二氟甲烷（CH2F2)、氧氣（O2)、氮氣（N 2)、 氬氣（Ar)、六氟化硫（SF6)以及類似成分，的蝕刻劑的BDF蝕刻，在圖10的儲存層305/薄 導電保護層310/介電層315/犧牲層320上進行，以形成具有圖11所繪示的輪廓325的開 口。圖11繪示了縮口形的輪廓。在其他實施例中，該輪廓可以不是縮口形。
[0101] 例如當與現有習知技術所對應的PLl層115的厚度130相比時，薄導電保護層310 可以相當薄。薄導電保護層310用來協助維持記憶胞關鍵尺寸均勻性的特性，將在后續參 照圖14進行說明。
[0102] 圖11所繪示的結構可以填進（filled-in)(也就是沉積）介電材料，例如BD氧化 物335,并且可以采用化學機械研磨（chemical mechanical planarization, CMP)來移除多 余的氧化物。如圖12所示，化學機械研磨停止在犧牲層320(即氮化硅SIN層）。然后可以 采用熱磷酸（phosphoric acid, H3PO4)來移除犧牲層320,而不會損傷BD氧化物335、介電 層315或薄導電保護層310。圖13是繪示移除犧牲層320之后的結果，借此在BD氧化物 335的多個區域之間形成多個開口 340。
[0103] 之后，可以借由使用稀釋氫氟酸來回蝕氧化物335并移除介電層315以修飾圖13 中開口 340的形狀。回蝕和移除的結果繪示在圖14中。其中，薄導電保護層310實質上維 持完整。這表示，當與，例如在圖9所繪示的現有習知實施例中關鍵尺寸215所受的影響相 比，薄導電保護層310的寬度330 (例如，關鍵尺寸）可以得到較良好的控制（意即，幾乎或 基本上不受影響，或者只約略受到犧牲層320、BD氧化物335和介電層315的移除步驟的影 響）。在一些實施例中，圖11所繪示的輪廓325可以不是縮口形。且寬度330可以大于儲 存層305的寬度331。
[0104] 圖15是繪示圖14所繪示的結構的立體圖。其中，該結構可借由填入 多晶硅350來加以修飾，也可借由覆蓋一層由，例如氧化物、氮化物、氮氧化物 (oxy-nitride, SiOxNy, DARC)、非晶碳層（Amorphous Carbon Layer, ACL)、其他在多晶娃蝕 刻中具有高耐受度的物質以及類似的材料所構成的硬罩幕層335來加以修飾。
[0105] 如圖16所示，字線360可以借由圖案化和進行字線蝕刻形成在圖15所繪示的結 構中。其中字線蝕刻是用來移除硬罩幕材料335和多晶硅材料350以形成用來定義由剩余 多晶硅材料350所構成的字線360的空間365。字線360的多晶硅350與薄導電保護層310 電性接觸。借此，薄導電保護層310變成字線360的一部分，從而提供外部讀/寫硬件（未 繪示）和儲存層305之間的導電通道。此導電通道與圖3的現有習知字線120所提供的導 電通道的電性相同，但并沒有串焊產生。這是由于引進了圖14、圖15和圖16所繪示的碗狀 輪廓（bowl-shaped profile) 345的結果。因此不需要高強度的過蝕（over-etch)來移除 串焊，且碗狀輪廓的多晶硅損失可被最小化，進而控制（即穩定和維持）用來體現關鍵尺寸 的寬度330 (圖14)。
[0106] 和圖14類似但不相同的其他實施例，可以包括具有額外導電層（例如，浮置柵 (floating gate, FG))的記憶體元件。其中，浮置柵是位于儲存（例如0N0)層305和基材 300之間。柵極結構（例如控制柵）可位于儲存層305上方。此控制柵可以包括一導電柵 極層與薄導電保護層310連接，并且與薄導電保護層310形成電性連接。也就是說，導電 柵極層和薄導電保護層310可以包括一柵極結構。此處所述的柵極結構包括一鑲嵌結構 (damascene structure)〇
[0107] 此處所述的形成字線的半鑲嵌方式，可以直接地整合至表1所列示的標準（例如 現有習知的）工藝中。如表1所述，用于形成PLl層的蝕刻工藝（比較圖1至圖9)，可以 鑲嵌工藝來加以替換（比較圖10至圖15所繪示的柵極結構，以及前述的柵極結構修飾方 法），形成字線所采用的各蝕刻步驟（比較圖16)，則類似標準方法中的蝕刻步驟（比較圖 3)。另一方面，半鑲嵌方式在許多重要的面向上與形成字線的標準工藝類似。因此，將半鑲 嵌方式導入現有的制作流程，具有對現有操作模式干擾最小的好處。
[0108]表 1
[0110] (1)-:標準（standard, STD)狀況
[0111] ⑵~STD :接近標準狀況
[0112] (3)X :N0 (需要大幅的修飾）；以及
[0113] (4)0 :YES(無需任何修飾，即可以和標準工藝相容）
[0114] 另一個可以驗證本發明所采用的方法的實施例繪示于圖17至圖22。圖17是繪示 工藝中間步驟中的半導體結構的立體圖，此半導體結構包含高深寬比（aspect-ratio)，由 半導體疊層（semiconductor stack)所形成朝Y軸方向延伸的溝渠400。半導體疊層可以包 括，例如，被多層多晶娃425、氧化物430和氮化娃層435所構成的交錯堆疊層（alternating layers)覆蓋的基材405。此結構又可被ONO層410、包含多晶硅的薄導電保護層415以及 介電（例如，氧化物）層420所覆蓋。可沿著X軸方向進行多晶硅/氧化物的蝕刻步驟（例 如，字線蝕刻），以形成如圖18所繪示的結構。圖18所繪示的結構可以被填入氧化物440， 多余的氧化物440可借由化學機械研磨來移除，以形成如圖19所繪示的結構。其中，氧化 物層420有效地變成一部分的填入氧化物440。在本實施例中，位于圖18所繪示的結構頂 部的一部分氧化物層420被化學機械研磨所移除。其中化學機械研磨停止于薄導電保護層 415〇
[0115] 在圖19所繪示的結構上進行的鑲嵌蝕刻，可以移除氧化物440以形成如圖20所 繪示的結構。在蝕刻過程中，薄導電保護層415保護ONO層410免于損傷。所形成的結構包 括位于氧化物440中，借由彎曲狀（curved)的輪廓431所形成的開口 433 (圖20中只有簡 化地繪示一個開口）。此彎曲狀的輪廓431可以是和圖14至圖16所繪示的碗狀輪廓345 類似的。
[0116] 接著可以在圖20所繪示的結構中填入多晶硅445,如圖21所示。圖21所繪示的 結構的內部視圖（internal view)，可以借由切開此結構的假想X-Y平面450 (phantom x-y plane450)來觀察（圖22A)。當將圖22A位于平面450上方的一部分結構移除以后，該結 構的底部的外觀可如圖22B所示。填充多晶硅的步驟會形成多晶硅插塞455。圖22C是沿 著Z軸方向，即X-Y平面，進行觀測，所繪示的圖22B的部分結構460的詳細構造。此結構 包括多晶硅插塞455,其是通過薄導電保護層415與翅膀狀的（winged) ONO層410形成電性 接觸。
[0117] 可將所述方法的實施總結出一個圖24所繪示的流程圖。圖中，所述方法的實施可 以借由提供半導體疊層由步驟500開始。其中，半導體疊層包含形成于基材上的儲存層。薄 導電保護層可以覆蓋在儲存層之上，且其他的介電或陶瓷材料也可以置于儲存層之上。這 種半導體疊層的一實施例可見圖10,其繪示了配置于基材300之上，由，例如氧化物-氮化 物-氧化物（ONO)，所構成的儲存層（例如，電荷儲存層）305,以及覆蓋于儲存層305之上， 由，例如多結晶硅，所構成的薄導電保護層310。由緩沖氧化物所構成的介電層315,位于薄 導電保護層310上。犧牲層320覆蓋在介電層315上。犧牲層320,根據一實施例，包括氮 化硅（SIN)(例如，Si 3N4)。
[0118] 使用四氟甲烷/三氟甲烷/二氟甲烷/氧氣/氮氣/氬氣/六氟化硫及類似物質 作為蝕刻劑的BDF蝕刻，可以在步驟505中在半導體疊層上進行，以形成開口，可在后續步 驟中讓多晶硅沉積于其中。此蝕刻的例示結果繪示于圖11。其中，有開口 325形成。在步 驟510中，介電材料，例如BD氧化物335 (圖12)，可以沉積在此結構上，進而填充于開口 325 之中。化學機械研磨可以在步驟515中進行，以移除多余的BD氧化物；并在當到達犧牲層 320時停止化學機械研磨的操作。
[0119] 請參閱圖13所示，犧牲層320剩余下來的部分，可以在步驟520中以熱磷酸蝕刻 加以移除。此一移除步驟會形成開口 340,將介電層315暴露于外，而不會損傷介電層315、 薄導電保護層310或儲存層305。
[0120] 可能會具有，例如直邊（straight-sided)、縮口形或椎形（tapered profile)輪 廓的開口 340,可以在步驟525中借由使用稀釋氫氟酸回蝕BD氧化物來加以修飾。在這過 程中，儲存層305(例如，ONO層）可以受到薄導電保護層310(例如，多晶硅層）的保護。
[0121] 之后，所形成的結構可以在步驟530中采用導電材料（例如，多晶硅350)來加以 填充（圖15)。在步驟535中，包含，例如先前所述的材料的硬罩幕355,可以沉積在導電材 料（例如，多晶硅350)所構成的材料層上方。
[0122] 如圖16所示，使用，例如溴化氫（HBr)/氯氣（Cl2)/氧氣/氮氣/氬氣及其他類 似物質作為蝕刻劑的字線蝕刻，可以在步驟540中進行。由于不需要高強度的過蝕來移除 多晶硅串焊，可以使此工藝中字線多晶硅的損失極小化。
[0123] 雖然本發明已以較佳實施例揭露如上，然而其并非用以限定本發明。特別 是以上所述的薄導電保護層，可以使用其他導電材料來加以取代。例如，在前段工藝 (front-end-〇f-line，FEOL)和 / 或中段工藝（middle-end-〇f_line，MEOL)之中，薄導電保 護層可以包括媽金屬娃化物或鈷金屬娃化物。在后段工藝（back-end-〇f-line，BEOL)的運 用中，如圖23所示，薄導電保護層可以包括氮化鈦。圖23是繪示覆蓋于由半導體工藝所使 用的任何可能的金屬材料，例如鋁（Al)、銅（Cu)、鎢（W)、鈷（Co)、鎳（Ni)或類似材料，所構 成的材料層470上，并且被氧化物475所包圍的氮化鈦薄導電保護層465。在另一個實施例 中，薄導電保護層可以是由多晶娃及/或非晶娃（amorphous silicon)所構成。
[0124] 對本發明所屬技術領域中具有通常知識的技術人員來說，任何在鑲嵌結構成之 前已具有薄導電保護層，且該薄導電材料后續會連接至填充材料的鑲嵌工藝，都不脫離本 發明的精神和范圍。另外，上述的半鑲嵌工藝，可以適用于任何半導體結構，例如導線圖案 (lline pattern)、孔洞圖案（hole pattern)、自對準接觸（self-aligned contact)以及 / 或垂直元件結構（vertical device structure)。本發明所屬技術領域中具有通常知識的 技術人員，在不脫離本發明的精神和范圍內，應當可作各種的更動與潤飾。因此，本發明的 保護范圍應當視權利要求所界定的為準。
[0125] 以上所述，僅是本發明的較佳實施例而已，并非對本發明作任何形式上的限制，雖 然本發明已以較佳實施例揭露如上，然而并非用以限定本發明，任何熟悉本專業的技術人 員，在不脫離本發明技術方案范圍內，當可利用上述揭示的技術內容作出些許更動或修飾 為等同變化的等效實施例，但凡是未脫離本發明技術方案內容，依據本發明的技術實質對 以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發明技術方案的范圍內。
【主權項】
1. 一種制作字線的方法，其特征在于其包括以下步驟： 提供一半導體結構，使該半導體結構具有一儲存層以及一薄導電保護層位于一基材上 方；其中，該薄導電保護層是用來保護該儲存層； 圖案化該薄導電保護層和該儲存層，以形成多個開口，將一部分的該基材暴露于外；以 及 以一介電材料填充該些開口，并在該些開口之間形成一導電結構；其中，該導電結構包 括該薄導電保護層以及一導電層，該導電層位于該薄導電保護層上，并與該薄導電保護層 電性連接。2. 根據權利要求1所述的制作字線的方法，其特征在于其中提供該半導體結構的步驟 還包括： 提供一犧牲層位于該基材之上； 從該犧牲層移除一部分材料；以及 在該介電材料中形成一碗狀輪廓，借此使串焊的形成不會發生。3. 根據權利要求1所述的制作字線的方法，其特征在于其中提供該薄導電保護層的步 驟包括：提供鎢金屬硅化物、鈷金屬硅化物和氮化鈦其中的一種或多種。4. 一種根據權利要求1所述的制作字線的方法形成半導體元件的方法。5. -種記憶體元件，其特征在于其包括： 一基材； 一電荷儲存層，位于該基材上方；以及 一柵極結構，位于該電荷儲存層上方； 其中該柵極結構包括一導電保護層和一導電柵極層。6. 根據權利要求5所述的記憶體元件，其特征在于其中該導電保護層包括一材料，該 材料是選自于由氮化鈦、多晶硅和非晶硅所組成的一族群。7. 根據權利要求5所述的記憶體元件，其特征在于其中該柵極結構的寬度大于該電荷 儲存層的寬度。8. 根據權利要求5所述的記憶體元件，其特征在于其還包括一字線結構，連接至該柵 極結構。9. 根據權利要求8所述的記憶體元件，其特征在于其中該電荷儲存層是由介電材質所 構成。
【文檔編號】H01L21/768GK106033740SQ201510108359
【公開日】2016年10月19日
【申請日】2015年3月12日
【發明人】龍成, 龍成一, 魏安祺, 楊大弘
【申請人】旺宏電子股份有限公司