為低位電流陣列21的第二輸出端b而連接主電路23 ;第一M0S 管Q1的源極、第二M0S管Q2的源極和第三M0S管Q3的漏極相互連接，第四M0S管Q4的 源極、第五M0S管Q5的源極和第六M0S管Q6的漏極相互連接，第七M0S管Q7的源極、第八 M0S管Q8的源極和第九M0S管Q9的漏極相互連接，第十M0S管Q10的源極、第i^一M0S管 Q11的源極和第十二M0S管Q12的漏極相互連接；第三M0S管Q3、第六M0S管Q6、第九M0S 管Q9和第十二M0S管Q12為共源共柵連接，第三M0S管Q3的源極作為低位電流陣列21的 輸入端而連接主電流陣列22的第一輸出端s，且第三M0S管Q3、第六M0S管Q6、第九M0S管 Q9和第十二M0S管Q12的寬度之比為4 :2 :1 :1，則第三M0S管Q3的漏極電流、第六M0S管 Q6的漏極電流、第九M0S管Q9的漏極電流和第十二M0S管Q12的漏極電流之比為4 :2 :1 : 1 ;各M0S管的柵極電平由低位控制信號控制，且第一M0S管Q1和第二M0S管Q2的柵極電 平為一對相反的控制信號，第四M0S管Q4和第五M0S管Q5的柵極電平為一對相反的控制 信號，第七M0S管Q7和第八M0S管Q8的柵極電平為一對相反的控制信號，第十M0S管Q10 和第iM0S管Q11的柵極電平為一對相反的控制信號，例如，當第一M0S管Q1的柵極電 平為高電平時，第二M0S管Q2的柵極電平為低電平，當第一M0S管Q1的柵極電平為低電平 時，第二M0S管Q2的柵極電平為高電平。
[0031] 圖4示出了圖2中主電流陣列22的電路。
[0032] 具體地，主電流陣列22可以包括：八個結構相同的主電流輸出單元221、N型的第 十三M0S管Q13、N型的第十四M0S管Q14。
[0033] 其中，各主電流輸出單元221分別的第一輸出端相互連接，并共同作為主電流陣 列22的第一輸出端s而連接低位電流陣列21的輸入端；各主電流輸出單元221分別的第 二輸出端相互連接，并共同連接第十三M0S管Q13的源極；各主電流輸出單元221分別的第 三輸出端相互連接，并共同連接第十四M0S管Q14的源極；第十三M0S管Q13的柵極與第 十四M0S管Q14的柵極連接，并由中位控制信號控制柵極電平；第十三M0S管Q13的漏極作 為主電流陣列22的第二輸出端m而連接低位電流陣列21的第一輸出端a，并共同連接主電 路23的第一輸入端d;第十四M0S管Q14的漏極作為主電流陣列22的第三輸出端n而連 接低位電流陣列21的第二輸出端b，并共同連接主電路23的第二輸入端c。
[0034] 結合圖3和圖4所示，假設以0表示M0S管的關斷狀態，1表示M0S管的導通狀態， 主電流陣列22的第一輸出端s的單元輸出電流為s，隨著M0S管寬度的增加，相應的電流成 倍增加，以2s、4s……表示，主電流陣列22的第二輸出端m的電流為m，主電流陣列22的第 三輸出端n的電流為n，則第一M0S管Q1、第二M0S管Q2、第四M0S管Q4、第五M0S管Q5、第 七M0S管Q7、第八M0S管Q8、第十M0S管Q10、第i^一M0S管Q11的導通/關斷狀態，以及 主電路23的第一輸入端d和主電路23的第二輸入端c的輸入電流之間的關系如下表一所 示：
[0035]表一
[0036]
【主權項】
1. 一種時鐘相位校正電路，其特征在于，所述時鐘相位校正電路包括： 譯碼電路，用于對所需得到的目標相位的數字表達信號進行編譯后，拆分得到高位控 制信號、中位控制信號和低位控制信號； 電流合成電路，用于在所述中位控制信號的控制下生成第一電流、第二電流和第三電 流，之后在所述低位控制信號的控制下對所述第一電流按照權重進行組合，之后在所述高 位控制信號的控制下選擇偏置通道，并將組合后的電流與所述第二電流合成后轉換得到第 一偏置電壓、將組合后的電流與所述第三電流合成后轉換得到第二偏置電壓，所述第一偏 置電壓與所述第二偏置電壓為一對差分信號； 相位合成電路，用于接收具有不同時鐘相位的參考時鐘，并根據所述第一偏置電壓和 所述第二偏置電壓，對相應時鐘相位的參考時鐘進行放大后，輸出相位校正后的時鐘信號。
2. 如權利要求1所述的時鐘相位校正電路，其特征在于，所述電流合成電路包括： 主電流陣列，用于在所述中位控制信號的控制下生成并輸出第一電流、第二電流和第 二電流； 低位電流陣列，用于在所述低位控制信號的控制下對所述第一電流按照權重進行組 合，輸出組合后的電流； 主電路，用于在所述高位控制信號的控制下選擇偏置通道，并將所述低位電流陣列輸 出的組合后的電流與所述主電流陣列輸出的所述第二電流合成后，轉換得到第一偏置電 壓，并將所述低位電流陣列輸出的組合后的電流與所述主電流陣列輸出的所述第三電流合 成后，轉換得到第二偏置電壓。
3. 如權利要求2所述的時鐘相位校正電路，其特征在于，所述低位電流陣列包括：N型 的第一MOS管、N型的第二MOS管、N型的第三MOS管、N型的第四MOS管、N型的第五MOS 管、N型的第六MOS管、N型的第七MOS管、N型的第八MOS管、N型的第九MOS管、N型的第 十MOS管、N型的第i^一MOS管、N型的第十二MOS管； 所述第一MOS管的漏極、所述第四MOS管的漏極、所述第七MOS管的漏極和所述第十MOS管的漏極相互連接并共同作為所述低位電流陣列的第一輸出端而連接所述主電路，所 述第二MOS管的漏極、所述第五MOS管的漏極、所述第八MOS管的漏極和所述第^^一MOS管 的漏極相互連接并共同作為所述低位電流陣列的第二輸出端而連接所述主電路，所述第一 MOS管的源極、所述第二MOS管的源極和所述第三MOS管的漏極相互連接，所述第四MOS管 的源極、所述第五MOS管的源極和所述第六MOS管的漏極相互連接，所述第七MOS管的源 極、所述第八MOS管的源極和所述第九MOS管的漏極相互連接，所述第十MOS管的源極、所 述第十一MOS管的源極和所述第十二MOS管的漏極相互連接，所述第三MOS管、所述第六 MOS管、所述第九MOS管和所述第十二MOS管為共源共柵連接，所述第三MOS管的源極作為 所述低位電流陣列的輸入端而連接所述主電流陣列的第一輸出端； 所述第三MOS管、所述第六MOS管、所述第九MOS管和所述第十二MOS管的寬度之比 為4 :2:1 :1，各MOS管的柵極電平由所述低位控制信號控制，且所述第一MOS管和所述第二 MOS管的柵極電平為一對相反的控制信號，所述第四MOS管和所述第五MOS管的柵極電平為 一對相反的控制信號，所述第七MOS管和所述第八MOS管的柵極電平為一對相反的控制信 號，所述第十MOS管和所述第十一MOS管的柵極電平為一對相反的控制信號。
4. 如權利要求2所述的時鐘相位校正電路，其特征在于，所述主電流陣列包括：八個結 構相同的主電流輸出單元、N型的第十三MOS管、N型的第十四MOS管； 各主電流輸出單元分別的第一輸出端相互連接，并共同作為所述主電流陣列的第一輸 出端而連接所述低位電流陣列的輸入端，各主電流輸出單元分別的第二輸出端相互連接， 并共同連接所述第十三MOS管的源極，各主電流輸出單元分別的第三輸出端相互連接，并 共同連接所述第十四MOS管的源極，所述第十三MOS管的柵極與所述第十四MOS管的柵極 連接，并由所述中位控制信號控制柵極電平，所述第十三MOS管的漏極作為所述主電流陣 列的第二輸出端而連接所述低位電流陣列的第一輸出端，并共同連接所述主電路的第一輸 入端，所述第十四MOS管的漏極作為所述主電流陣列的第三輸出端而連接所述低位電流陣 列的第二輸出端，并共同連接所述主電路的第二輸入端。
5. 如權利要求4所述的時鐘相位校正電路，其特征在于，所述主電流輸出單元包括：分 別由所述中位控制信號控制開合狀態的第一開關、第二開關、第三開關、第四開關、第五開 關、第六開關、第七開關、第八開關、第九開關、第十開關、第i^一開關、第十二開關、第一電 流源、第二電流源； 所述第一開關和所述第二開關串聯后的第一端、與所述第七開關和所述第八開關串聯 后的第一端連接，并共同作為所述主電流輸出單元的第一輸出端，所述第三開關的第一