一種具有可編程功能的多相位時鐘產生電路的制作方法
【專利摘要】本發明提供了一種具有可編程功能的多相位時鐘產生電路，包括多相位時鐘產生電路和可編程相位選擇電路；多相位時鐘產生電路包括壓控延遲線、鑒相器、電荷泵、低通濾波器、偏置電壓產生器；壓控延遲線包括多個相互串聯的相同的壓控延遲單元，輸入端接入外界參考時鐘，輸出端輸出延遲時鐘信號；鑒相器對外界參考時鐘和延遲時鐘信號進行鑒相，并輸出上升信號和下降信號；電荷泵根據上升信號和下降信號對低通濾波器執行充放電操作；偏置電壓產生器，用于被低通濾波器輸出的電壓控制，為壓控延遲單元提供可調的偏置電壓；可編程相位選擇電路根據輸入其的來自多個壓控延遲單元的時鐘信號產生相位可調的輸出時鐘信號。本發明結構簡單，成本低廉。
【專利說明】一種具有可編程功能的多相位時鐘產生電路

【技術領域】
[0001] 本發明涉及一種時鐘產生電路，尤其涉及一種具有可編程功能的多相位時鐘產生 電路。

【背景技術】
[0002] 高性能低成本的信號采集與處理系統在自動測量、設備檢測、安全監控等工業測 控領域需求巨大。相比于CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧 化物半導體)信號處理器，CO) (Charge-coupled Device,電荷稱合器件)信號處理器在靈敏 度、分辨率、噪聲控制等方面具有明顯優勢。由于CCD器件的最佳工作時序隨工作條件的變 化而變化，傳統的CCD信號處理器內部各相時鐘之間相位差固定，無法對CCD器件復位、相 關雙采樣等時鐘信號進行調整。從而無法對目標實現最佳的識別和檢測。鑒于以上原因， 設計一種結構簡單，成本低廉的可編程多相位時鐘電路就成了一種需求。


【發明內容】

[0003] 本發明的主要目的在于提供一種可編程功能的多相位時鐘產生電路，克服傳統的 CCD信號處理器內部各相時鐘之間相位差固定，無法對CCD器件復位、相關雙采樣等時鐘信 號進行調整的問題。
[0004] 為了達到上述目的，本發明提供了一種具有可編程功能的多相位時鐘產生電路， 包括多相位時鐘產生電路和可編程相位選擇電路；
[0005] 所述多相位時鐘產生電路包括壓控延遲線、鑒相器、電荷泵、低通濾波器、偏置電 壓產生器，其中，
[0006] 所述壓控延遲線，包括多個相互串聯的相同的壓控延遲單元，輸入端接入外界參 考時鐘，輸出端輸出延遲時鐘信號；
[0007] 所述鑒相器，用于對外界參考時鐘和所述延遲時鐘信號進行鑒相，并輸出上升信 號和下降信號；
[0008] 所述電荷泵，用于根據所述上升信號和所述下降信號，對所述低通濾波器執行充 放電操作；
[0009] 所述偏置電壓產生器，用于被所述低通濾波器輸出的電壓控制，而為所述壓控延 遲單元提供可調的偏置電壓，以控制延遲大小；
[0010] 所述可編程相位選擇電路，用于根據輸入其的來自所述多個壓控延遲單元的時鐘 信號，產生相位可調的輸出時鐘信號。
[0011] 實施時，所述低通濾波器包括低通濾波電容；
[0012] 所述低通濾波電容，第一端分別于所述電荷泵和所述偏置電壓產生器連接，第二 端接地。
[0013] 實施時，所述電荷泵包括上升電流源、第一開關電路、第二開關電路、運算放大電 路、下降電流源和輔助電容，其中，
[0014] 所述第一開關電路包括：
[0015] 第一開關單元，控制端接入所述下降信號，輸入端接入所述上升電流源，輸出端與 第一節點連接，用于當所述下降信號為高電平時導通所述上升電流源和所述第一節點；
[0016] 以及，第二開關單元，控制端接入所述上升信號，所述輸入端接入所述上升電流 源，輸出端與第二節點連接，用于當所述上升信號為高電平時導通所述上升電流源和所述 第二節點；
[0017] 所述第二開關電路包括：
[0018] 第三開關單元，控制端接入所述上升信號，輸入端與所述第一節點連接，輸出端與 所述下降電流源連接，用于當所述上升信號為高電平時導通所述第一節點和所述下降電流 源的連接；
[0019] 以及，第四開關單元，控制端接入所述下降信號，輸入端與所述第二節點連接，輸 出端與所述下降電流源連接，用于當所述下降信號為高電平時導通所述第二節點和所述下 降電流源；
[0020] 所述運算放大器，正相輸入端與所述第二節點連接，反相輸入端與所述第一節點 連接，輸出端與所述反相輸入端連接；
[0021] 所述第一節點通過所述輔助電容接地，所述第二節點與所述低通濾波電容的第一 端連接。
[0022] 實施時，所述第一開關單元，包括：
[0023] 第一 NM0S晶體管，柵極接入所述下降信號，源極與所述上升電流源連接；
[0024] 所述第一 PM0S晶體管，柵極接入與所述下降信號反相的信號，漏極與所述上升電 流源連接，源極與所述第一 NM0S晶體管的漏極連接；
[0025] 第二NM0S晶體管，柵極接入高電平，源極與所述第一 NM0S晶體管的漏極連接，漏 極與所述第一節點連接；
[0026] 第二PM0S晶體管，柵極接地，源極與所述第一節點連接，漏極與所述第二NM0S晶 體管的源極連接。
[0027] 實施時，所述第二開關單元，包括：
[0028] 第三NM0S晶體管，柵極接入所述上升信號，源極與所述上升電流源連接；
[0029] 所述第三PM0S晶體管，柵極接入與所述上升信號反相的信號，漏極與所述上升電 流源連接，源極與所述第三NM0S晶體管的漏極連接；
[0030] 第四NM0S晶體管，柵極接入高電平，源極與所述第三NM0S晶體管的漏極連接，漏 極與所述第二節點連接；
[0031] 第四PM0S晶體管，柵極接地，源極與所述第二節點連接，漏極與所述第四NM0S晶 體管的源極連接。
[0032] 實施時，所述第三開關單元，包括：
[0033] 第五NM0S晶體管，柵極接入高電平，源極與所述第一節點連接；
[0034] 所述第五PM0S晶體管，柵極接地，漏極與所述第一節點連接，源極與所述第五 NM0S晶體管的漏極連接；
[0035] 第六NM0S晶體管，柵極接入所述上升信號，源極與所述第五NM0S晶體管的漏極連 接，漏極與所述下降電流源連接；
[0036] 第六PM0S晶體管，柵極接入與所述上升信號反相的信號，源極與所述下降電流源 連接，漏極與所述第六NM0S晶體管的源極連接。
[0037] 實施時，所述第四開關單元，包括：
[0038] 第七NM0S晶體管，柵極接入高電平，源極與所述第二節點連接；
[0039] 所述第七PM0S晶體管，柵極接地，漏極與所述第二節點連接，源極與所述第七 NM0S晶體管的漏極連接；
[0040] 第八NM0S晶體管，柵極接入所述下降信號，源極與所述第七NM0S晶體管的漏極連 接，漏極與所述下降電流源連接；
[0041] 第八PM0S晶體管，柵極接入與所述下降信號反相的信號，源極與所述下降電流源 連接，漏極與所述第八NM0S晶體管的源極連接。
[0042] 實施時，所述可編程相位選擇電路包括多路選擇電路和相位組合電路，其中，
[0043] 所述多路選擇電路包括：
[0044] 第一多路選擇單元，用于從多個所述壓控延遲單元輸出的多個時鐘信號中選擇第 一時鐘信號；
[0045] 第二多路選擇單元；用于從多個所述壓控延遲單元輸出的多個時鐘信號中選擇第 二時鐘信號；
[0046] 所述相位組合電路，用于將所述第一時鐘信號的下降沿和所述第二時鐘信號的下 降沿組合，產生相位可調的時鐘信號。
[0047] 實施時，所述相位組合電路包括觸發信號產生電路、D觸發器和多路選擇器；
[0048] 所述觸發信號產生信號包括：
[0049] 第一組合NM0S晶體管，柵極接入所述第一時鐘信號，漏極接地；
[0050] 第一組合PM0S晶體管，柵極接入所述第一時鐘信號，漏極接入高電平；
[0051] 第二組合NM0S晶體管，漏極與所述第一組合NM0S晶體管的源極；
[0052] 第二組合PM0S晶體管，源極與所述第二組合NM0S晶體管的源極連接，漏極與所述 第一組合PM0S晶體管的源極連接；
[0053] 第三組合NM0S晶體管，柵極接入所述第二時鐘信號，漏極接地；
[0054] 第三組合PM0S晶體管，柵極接入所述第二時鐘信號，漏極接入高電平；
[0055] 第四組合NM0S晶體管，柵極與所述第二組合PM0S晶體管的柵極連接，源極與所述 第二組合NM0S晶體管的源極連接，漏極與所述第三組合NM0S晶體管的源極連接；
[0056] 以及，第四組合PM0S晶體管，柵極接入控制信號，與所述第二組合NM0S晶體管的 柵極連接，源極與所述第四組合NM0S晶體管的源極連接，漏極與所述第三組合PM0S晶體管 的源極連接；
[0057] 所述第二組合PM0S晶體管的柵極接入所述控制信號的反相信號；
[0058] 所述D觸發器，時鐘信號輸入端與所述第二組合NM0S晶體管的源極和所述第四組 合NM0S晶體管的源極連接；
[0059] 所述D觸發器的輸出端通過反相器與所述D觸發器的輸入端連接；
[0060] 所述D觸發器的輸入端與所述多路選擇器的選擇信號輸入端連接；
[0061] 所述多路選擇器，第一輸入端接入高電平，第二輸入端接入低電平，輸出端輸出所 述控制信號；
[0062] 當所述多路選擇器的選擇信號輸入端輸入低電平時，所述多路選擇器的輸出信號 為高電平；當所述多路選擇器的選擇信號輸入端輸入高電平時，所述多路選擇器的輸出信 號為低電平。
[0063] 與現有技術相比，本發明所述的可編程功能的多相位時鐘產生電路，將DLL多相 位時鐘電路和可編程相位選擇電路結合起來，結構簡單、成本低廉、靈活度高、精度較高，可 廣泛應用于C⑶信號處理器當中。

【專利附圖】

【附圖說明】
[0064] 圖1是本發明實施例所述的具有可編程功能的多相位時鐘產生電路的結構框圖； [0065] 圖2是本發明實施例所述的具有可編程功能的多相位時鐘產生電路包括的電荷 泵的結構框圖；
[0066] 圖3是本發明所述的具有可編程功能的多相位時鐘產生電路包括的電荷泵的具 體實施例的電路圖；
[0067] 圖4是本發明實施例所述的具有可編程功能的多相位時鐘產生電路包括的可編 程相位選擇電路的結構框圖；
[0068] 圖4A是本發明所述的具有可編程功能的多相位時鐘產生電路包括的可編程相位 選擇電路的具體實施例的結構框圖；
[0069] 圖5是本發明所述的具有可編程功能的多相位時鐘產生電路包括的相位組合電 路的具體實施例的電路圖。

【具體實施方式】
[0070] 本發明實施例所述的具有可編程功能的多相位時鐘產生電路，將基于DLL (Delay-Locked Loop，延遲鎖相環）原理的多相位時鐘電路和可編程相位選擇電路結合起 來，結構簡單，成本低廉，靈活度及精度高。
[0071] 如圖1所示，本發明實施例所述的具有可編程功能的多相位時鐘產生電路包括多 相位時鐘產生電路11和可編程相位選擇電路12 ;
[0072] 所述多相位時鐘產生電路11包括壓控延遲線111、鑒相器112、電荷泵113、低通濾 波器114、偏置電壓產生器115,其中，
[0073] 所述壓控延遲線111，包括多個相互串聯的相同的壓控延遲單元，輸入端接入外界 參考時鐘CLKREF，輸出端輸出延遲時鐘鐘信號CLKDELAY ;
[0074] 所述鑒相器112,用于對外界參考時鐘CLKREF和所述延遲時鐘信號CLKDELAY進行 鑒相，并輸出上升信號UP和下降信號DN ;
[0075] 所述電荷泵113,用于根據所述上升信號UP和所述下降信號DN，對所述低通濾波 器114執行充放電操作；
[0076] 所述偏置電壓產生器115,用于被所述低通濾波器114輸出的電壓控制，而為所述 壓控延遲單元提供可調的偏置電壓，以控制延遲大小；
[0077] 所述可編程相位選擇電路12,用于根據輸入其的來自所述多個壓控延遲單元的時 鐘信號，產生相位可調的輸出時鐘信號。
[0078] 本發明實施例所述的具有可編程功能的多相位時鐘產生電路，克服傳統的 CCD(Charge-coupled Device,電荷f禹合元件）信號處理器內部各相時鐘之間相位差固定， 無法對CCD器件復位、相關雙采樣等時鐘信號進行調整的問題，將DLL多相位時鐘電路和 可編程相位選擇電路結合起來，提供一種結構簡單、成本低廉、靈活度高、精度較高的可編 程多相位時鐘產生電路。
[0079] 具體實施時，所述低通濾波器114采用單電容結構的一階低通濾波器，具有天然 穩定的優點；
[0080] 具體的，在圖1中，所述低通濾波器114包括低通濾波電容C ;
[0081] 所述低通濾波電容C，第一端分別于所述電荷泵113和所述偏置電壓產生器115連 接，第二端接地。
[0082] 在基于DLL原理的多相位時鐘產生電路中，為避免無法鎖定，在DLL開始工作時， 將低通濾波器中的低通濾波電容C充電至電源電壓。通過設計恰當的延遲單元結構，保證 延遲時間隨低通濾波電容C上電壓的降低而增大。這樣在DLL剛開始工作時，延遲時間最 小，隨著低通濾波電容C不斷放電，延遲逐漸增大，直到延遲時間達到一個時鐘周期，低通 濾波電容C上的電壓不再降低，DLL實現鎖定。在整個DLL環路中，電荷泵電流的匹配問題， 對DLL的性能至關重要。而電荷重分配是造成電荷泵中
[0083] 電流不匹配的一個重要原因。本發明實施例采用一種新型電荷泵結構，可以顯著 改善電荷重分配對電流不匹配造成的影響。
[0084] 如圖2所示，所述電荷泵包括輸出上升電流Iup的上升電流源20、第一開關電路 21、第二開關電路22、運算放大電路23、輸出上升電流Idn的下降電流源24和輔助電容Ca， 其中，
[0085] 所述第一開關電路21包括：
[0086] 第一開關單元211，控制端接入所述下降信號DN，輸入端接入所述上升電流源20， 輸出端與第一節點B連接，用于當所述下降信號DN為高電平時導通所述上升電流源20和 所述第一節點B ;
[0087] 以及，第二開關單元212,控制端接入所述上升信號UP，所述輸入端接入所述上升 電流源20,輸出端與第二節點A連接，用于當所述上升信號UP為高電平時導通所述上升電 流源20和所述第二節點A ;
[0088] 所述第二開關電路22包括：
[0089] 第三開關單元223,控制端接入所述上升信號UP，輸入端與所述第一節點連接B， 輸出端與所述下降電流源24連接，用于當所述上升信號UP為高電平時導通所述第一節點 B和所述下降電流源24的連接；
[0090] 以及，第四開關單元224,控制端接入所述下降信號DN，輸入端與所述第二節點A 連接，輸出端與所述下降電流源24連接，用于當所述下降信號DN為高電平時導通所述第二 節點A和所述下降電流源24;
[0091] 所述運算放大器23,正相輸入端與所述第二節點A連接，反相輸入端與所述第一 節點B連接，輸出端與所述反相輸入端連接；
[0092] 所述第一節點B通過所述輔助電容Ca接地，所述第二節點A與所述低通濾波電容 C的第一端連接。
[0093] 具體的，如圖3所示，所述第一開關單元211，包括：
[0094] 第一 NM0S晶體管麗1，柵極接入所述下降信號DN，源極與所述上升電流源20連 接；
[0095] 所述第一 PM0S晶體管MP1，柵極接入與所述下降信號DN反相的信號DNB，漏極與 所述上升電流源20連接，源極與所述第一 NM0S晶體管MN1的漏極連接；
[0096] 第二NM0S晶體管，柵極接入高電平VDD，源極與所述第一 NM0S晶體管MN1的漏極 連接，漏極與所述第一節點B連接；
[0097] 第二PM0S晶體管MP2,柵極接地，源極與所述第一節點B連接，漏極與所述第二 NM0S晶體管MN2的源極連接。
[0098] 如圖3所示，所述第二開關單元212,包括：
[0099] 第三NM0S晶體管麗3,柵極接入所述上升信號UP，源極與所述上升電流源20連 接；
[0100] 所述第三PM0S晶體管MP3,柵極接述第三NM0S晶體管麗3的漏極連接；
[0101] 第四NM0S晶體管麗4,柵極接入高電平VDD，源極與所述第三NM0S晶體管麗3的 漏極連接，漏極與所述第二節點A連接；
[0102] 第四PM0S晶體管MP4,柵極接地，源極與所述第二節點A連接，漏極與所述第四 NM0S晶體管MN4的源極連接。
[0103] 如圖3所示，所述第三開關單元223,包括：
[0104] 第五NM0S晶體管MN5,柵極接入高電平VDD，源極與所述第一節點B連接；
[0105] 所述第五PM0S晶體管MP5,柵極接地，漏極與所述第一節點B連接，源極與所述第 五NM0S晶體管麗5的漏極連接；
[0106] 第六NM0S晶體管MN6,柵極接入所述上升信號UP，源極與所述第五NM0S晶體管 MN5的漏極連接，漏極與所述下降電流源24連接；
[0107] 第六PM0S晶體管MP6,柵極接入與所述上升信號UP反相的信號UPB，源極與所述 下降電流源24連接，漏極與所述第六NM0S晶體管MN6的源極連接。
[0108] 如圖3所示，所述第四開關單元224,包括：
[0109] 第七NM0S晶體管MN7,柵極接入高電平VDD，源極與所述第二節點A連接；
[0110] 所述第七PM0S晶體管MP7,柵極接地，漏極與所述第二節點A連接，源極與所述第 七NM0S晶體管MN7的漏極連接；
[0111] 第八NM0S晶體管MN8,柵極接入所述下降信號DN，源極與所述第七NM0S晶體管 MN7的漏極連接，漏極與所述下降電流源24連接；
[0112] 第八PM0S晶體管MP8,柵極接入與所述下降信號DN反相的信號DNB，源極與所述 下降電流源24連接，漏極與所述第八NM0S晶體管MN8的源極連接。
[0113] 在圖 3 中，MN1/MP1，MN6/MP6, MN2/MP2, MN5/MP5 構成四對 CMOS 開關，當 DN 為高 電平、DNB為低電平時，MN6/MP6, MN2/MP2兩對開關導通，此時UP為低電平、UPB為高電平， 麗1/MP1，麗5/MP5兩對開關斷開。因此，低通濾波電容C放電的同時，輔助電容Ca充電。當 四對開關都斷開時，由于單位增益負反饋結構的作用，保證A、B兩點的電壓相等，從而改善 了電荷重分配效應。另夕卜，MN3/MP3, MN8/MP8, MN4/MP4, MN7/MP7構成四對恒通的CMOS開 關，形成級聯結構，提高了 Iup和Idn電流的匹配。
[0114] 具體的，如圖4所示，所述可編程相位選擇電路包括多路選擇電路41和相位組合 電路42,其中，
[0115] 所述多路選擇電路4包括：
[0116] 第一多路選擇單元411，用于從多個所述壓控延遲單元輸出的多個時鐘信號中選 擇第一時鐘信號Psl ;
[0117] 第二多路選擇單元412 ;用于從多個所述壓控延遲單元輸出的多個時鐘信號中選 擇第二時鐘信號Ps2 ;
[0118] 所述相位組合電路42,用于將所述第一時鐘信號Psl和所述第二時鐘信號Ps2組 合，產生相位可調的時鐘信號CLK0UT。
[0119] 具體的，如圖4A所示，所述壓控延遲線包括48個壓控延遲單元（圖4A中未示)，當 DLL鎖定后，壓控延遲線上的48個壓控延遲單元將參考時鐘P0的周期等分48份，經緩沖 器輸出，生成48路時鐘信號，表示為P1、P2、P3…P48。將P0、P1...P47這48路時鐘信號作 為可編程相位選擇電路的輸入，最終產生相位可調的輸出時鐘信號。所述可編程相位選擇 電路包括的多路選擇電路共分為三級，第一級由十二個4選1模塊構成，第二組由四個3選 1模塊構成，第三級由一個4選1模塊構成。每一級由2位數字碼控制，在一個6位寄存器 控制，就能實現從48路時鐘信號中選出一路信號的功能。寄存器中的數據由SPI (Serial Peripheral Interface，串行外設接口）輸入，改變寄存器中的數據，就可以改變選出的時 鐘信號。圖3描述了多路選擇器的工作過程，首先，48路時鐘信號相鄰四個一組，接入十二 個4選1模塊，輸出結果表示為時鐘信號P4、Pi Pt-P1^，所述4選1模塊的控制信號 SELx[blbO] (X取1或2)來自寄存器單元最低2位數據。同理，將？11、？12、？13"十 112相 鄰三個一組，分別接入四個3選1模塊，輸出結果表示為時鐘信號P21、P22、P 23、P24,所述3 選1模塊的控制信號SELx[b3b2]來自寄存器中間2位數據。最后，將戶1、戶2、戶3、？ 24接 入一個4選1模塊，輸出結果表示為Psx，該4選1模塊的控制信號SELx[b5b4]來自寄存 器最高2位數據。下面就寄存器的值與相應選出的時鐘信號進行歸納：將48路時鐘信號分 為4個區，I區從1路到12路，對應的寄存器值為00_00_00到00_10C_11。II區從13路到 24路，對應的寄存器值為01_00_00到01_10_11。III區從25路到36路，對應的寄存器值為 10_00_00到10_10_11。IV區從37路到48路，對應的寄存器值為11_00_00到 改變寄存器中的數值，就可以從48路時鐘信號中選擇任意一路需要的信號。
[0120] 具體的，如圖5所示，所述相位組合電路包括觸發信號產生電路51、D觸發器52和 多路選擇器53 ;
[0121] 所述觸發信號產生電路51包括：
[0122] 第一組合NM0S晶體管MN11，柵極接入所述第一時鐘信號Psl，漏極接地；
[0123] 第一組合PM0S晶體管MP11，柵極接入所述第一時鐘信號Psl，漏極接入高電平 VDD ；
[0124] 第二組合NM0S晶體管麗12,漏極與所述第一組合NM0S晶體管麗11的源極；
[0125] 第二組合PM0S晶體管MP12,源極與所述第二組合NM0S晶體管麗12的源極連接， 漏極與所述第一組合PM0S晶體管MP11的源極連接；
[0126] 第三組合NM0S晶體管MN13,柵極接入所述第二時鐘信號Ps2,漏極接地；
[0127] 第三組合PM0S晶體管MP13,柵極接入所述第二時鐘信號Ps2,漏極接入高電平 VDD ；
[0128] 第四組合NM0S晶體管麗14,柵極與所述第二組合PM0S晶體管MP12的柵極連接， 源極與所述第二組合NM0S晶體管MN12的源極連接，漏極與所述第三組合NM0S晶體管MN13 的源極連接；
[0129] 以及，第四組合PM0S晶體管M14,柵極接入控制信號CN，與所述第二組合NM0S晶 體管MN12的柵極連接，源極與所述第四組合NM0S晶體管MN14的源極連接，漏極與所述第 三組合PM0S晶體管MP13的源極連接；
[0130] 所述第二組合PM0S晶體管MP12的柵極接入所述控制信號CN的反相信號CNB ;
[0131] 所述D觸發器52,時鐘信號輸入端CLK與所述第二組合NM0S晶體管麗12的源極 和所述第四組合NM0S晶體管MN14的源極連接；
[0132] 所述D觸發器的輸出端D通過反相器54與所述D觸發器Q的輸入端連接，并輸出 時鐘信號CLK0UT ;
[0133] 所述D觸發器的輸入端D與所述多路選擇器53的選擇信號輸入端sel連接；
[0134] 所述多路選擇器53,第一輸入端IN1接入高電平VDD，第二輸入端IN2接入低電平 GND，輸出端OUT輸出所述控制信號CN ;
[0135] 當sel輸入的選擇信號為低電平時，所述多路選擇器53的輸出信號為高電平VDD ; 當sel輸入的選擇信號為高電平時，所述多路選擇器53的輸出信號為低電平GND。
[0136] 所述控制信號CN通過反相器55得到CNB。
[0137] 下面結合圖5詳細介紹所述相位組合電路的工作原理：首先，經多路選擇電路產 生的兩路時鐘信號Psl、Ps2分別接入麗1/MP1，麗3/MP3的柵極，當CN為高電平，CNB為低電 平時，Pc (接入D觸發器的時鐘信號輸入端的信號）為Psl的非值；當CN為低電平，CNB為 高電平時，Pc為Ps2的非值。Pc的值作為D觸發器的時鐘信號，控制CLK0UT的產生。同時 D觸發器的輸入信號為輸出信號CLK0UT的非值，作為sel信號，控制CN值的產生。當sel 為高電平時，CN為低電平；當sel為低電平時，CN為高電平。可以看出，整個相位組合電路 構成一個反饋環路，Psl、Ps2作為輸入信號，利用D觸發器邊沿觸發的特性，對Psl、Ps2的 下降沿進行組合，生成一個新的時鐘信號CLKOUT。CLK0UT的上升沿、下降沿分別對應Psl 和Ps2的下降沿，改變Psl和Ps2下降沿的位置，就可以產生相位可調的時鐘信號。
[0138] CCD信號處理器中的復位信號、相關雙采樣信號、水平驅動信號都可以通過本發明 中的可編程多相位時鐘產生電路產生的同時實現相位可調。
[0139] 以上所述是本發明的優選實施方式，應當指出，對于本【技術領域】的普通技術人員 來說，在不脫離本發明所述原理的前提下，還可以作出若干改進和潤飾，這些改進和潤飾也 應視為本發明的保護范圍。
【權利要求】
1. 一種具有可編程功能的多相位時鐘產生電路，其特征在于，包括多相位時鐘產生電 路和可編程相位選擇電路； 所述多相位時鐘產生電路包括壓控延遲線、鑒相器、電荷泵、低通濾波器、偏置電壓產 生器，其中， 所述壓控延遲線，包括多個相互串聯的相同的壓控延遲單元，輸入端接入外界參考時 鐘，輸出端輸出延遲時鐘信號； 所述鑒相器，用于對外界參考時鐘和所述延遲時鐘信號進行鑒相，并輸出上升信號和 下降信號； 所述電荷泵，用于根據所述上升信號和所述下降信號，對所述低通濾波器執行充放電 操作； 所述偏置電壓產生器，用于被所述低通濾波器輸出的電壓控制，而為所述壓控延遲單 元提供可調的偏置電壓，以控制延遲大小； 所述可編程相位選擇電路，用于根據輸入其的來自所述多個壓控延遲單元的時鐘信 號，產生相位可調的輸出時鐘信號。
2. 如權利要求1所述的具有可編程功能的多相位時鐘產生電路，其特征在于，所述低 通濾波器包括低通濾波電容； 所述低通濾波電容，第一端分別于所述電荷泵和所述偏置電壓產生器連接，第二端接 地。
3. 如權利要求2所述的具有可編程功能的多相位時鐘產生電路，其特征在于，所述電 荷泵包括上升電流源、第一開關電路、第二開關電路、運算放大電路、下降電流源和輔助電 容，其中， 所述第一開關電路包括： 第一開關單元，控制端接入所述下降信號，輸入端接入所述上升電流源，輸出端與第一 節點連接，用于當所述下降信號為高電平時導通所述上升電流源和所述第一節點； 以及，第二開關單元，控制端接入所述上升信號，所述輸入端接入所述上升電流源，輸 出端與第二節點連接，用于當所述上升信號為高電平時導通所述上升電流源和所述第二節 占 . 所述第二開關電路包括： 第三開關單元，控制端接入所述上升信號，輸入端與所述第一節點連接，輸出端與所述 下降電流源連接，用于當所述上升信號為高電平時導通所述第一節點和所述下降電流源的 連接； 以及，第四開關單元，控制端接入所述下降信號，輸入端與所述第二節點連接，輸出端 與所述下降電流源連接，用于當所述下降信號為高電平時導通所述第二節點和所述下降電 流源； 所述運算放大器，正相輸入端與所述第二節點連接，反相輸入端與所述第一節點連接， 輸出端與所述反相輸入端連接； 所述第一節點通過所述輔助電容接地，所述第二節點與所述低通濾波電容的第一端連 接。
4. 如權利要求3具有可編程功能的多相位時鐘產生電路，其特征在于， 所述第一開關單元，包括： 第一 NMOS晶體管，柵極接入所述下降信號，源極與所述上升電流源連接； 所述第一 PMOS晶體管，柵極接入與所述下降信號反相的信號，漏極與所述上升電流源 連接，源極與所述第一 NMOS晶體管的漏極連接； 第二NMOS晶體管，柵極接入高電平，源極與所述第一 NMOS晶體管的漏極連接，漏極與 所述第一節點連接； 第二PMOS晶體管，柵極接地，源極與所述第一節點連接，漏極與所述第二NMOS晶體管 的源極連接。
5. 如權利要求4具有可編程功能的多相位時鐘產生電路，其特征在于， 所述第二開關單元，包括： 第三NMOS晶體管，柵極接入所述上升信號，源極與所述上升電流源連接； 所述第三PMOS晶體管，柵極接入與所述上升信號反相的信號，漏極與所述上升電流源 連接，源極與所述第三NMOS晶體管的漏極連接； 第四NMOS晶體管，柵極接入高電平，源極與所述第三NMOS晶體管的漏極連接，漏極與 所述第二節點連接； 第四PMOS晶體管，柵極接地，源極與所述第二節點連接，漏極與所述第四NMOS晶體管 的源極連接。
6. 如權利要求5具有可編程功能的多相位時鐘產生電路，其特征在于， 所述第三開關單元，包括： 第五NMOS晶體管，柵極接入高電平，源極與所述第一節點連接； 所述第五PMOS晶體管，柵極接地，漏極與所述第一節點連接，源極與所述第五NMOS晶 體管的漏極連接； 第六NMOS晶體管，柵極接入所述上升信號，源極與所述第五NMOS晶體管的漏極連接， 漏極與所述下降電流源連接； 第六PMOS晶體管，柵極接入與所述上升信號反相的信號，源極與所述下降電流源連 接，漏極與所述第六NMOS晶體管的源極連接。
7. 如權利要求6具有可編程功能的多相位時鐘產生電路，其特征在于， 所述第四開關單元，包括： 第七NMOS晶體管，柵極接入高電平，源極與所述第二節點連接； 所述第七PMOS晶體管，柵極接地，漏極與所述第二節點連接，源極與所述第七NMOS晶 體管的漏極連接； 第八NMOS晶體管，柵極接入所述下降信號，源極與所述第七NMOS晶體管的漏極連接， 漏極與所述下降電流源連接； 第八PMOS晶體管，柵極接入與所述下降信號反相的信號，源極與所述下降電流源連 接，漏極與所述第八NMOS晶體管的源極連接。
8. 如權利要求1至7中任一權利要求所述的具有可編程功能的多相位時鐘產生電路， 其特征在于，所述可編程相位選擇電路包括多路選擇電路和相位組合電路，其中， 所述多路選擇電路包括： 第一多路選擇單元，用于從多個所述壓控延遲單元輸出的多個時鐘信號中選擇第一時 鐘信號； 第二多路選擇單元；用于從多個所述壓控延遲單元輸出的多個時鐘信號中選擇第二時 鐘信號； 所述相位組合電路，用于將所述第一時鐘信號的下降沿和所述第二時鐘信號的下降沿 組合,產生相位可調的時鐘信號。
9.如權利要求8所述的具有可編程功能的多相位時鐘產生電路，其特征在于，所述相 位組合電路包括觸發信號產生電路、D觸發器和多路選擇器； 所述觸發信號產生信號包括： 第一組合NMOS晶體管，柵極接入所述第一時鐘信號，漏極接地； 第一組合PMOS晶體管，柵極接入所述第一時鐘信號，漏極接入高電平； 第二組合NMOS晶體管，漏極與所述第一組合NMOS晶體管的源極； 第二組合PMOS晶體管，源極與所述第二組合NMOS晶體管的源極連接，漏極與所述第一 組合PMOS晶體管的源極連接； 第三組合NMOS晶體管，柵極接入所述第二時鐘信號，漏極接地； 第三組合PMOS晶體管，柵極接入所述第二時鐘信號，漏極接入高電平； 第四組合NMOS晶體管，柵極與所述第二組合PMOS晶體管的柵極連接，源極與所述第二 組合NMOS晶體管的源極連接，漏極與所述第三組合NMOS晶體管的源極連接； 以及，第四組合PMOS晶體管，柵極接入控制信號，與所述第二組合NMOS晶體管的柵極 連接，源極與所述第四組合NMOS晶體管的源極連接，漏極與所述第三組合PMOS晶體管的源 極連接； 所述第二組合PMOS晶體管的柵極接入所述控制信號的反相信號； 所述D觸發器，時鐘信號輸入端與所述第二組合NMOS晶體管的源極和所述第四組合 NMOS晶體管的源極連接； 所述D觸發器的輸出端通過反相器與所述D觸發器的輸入端連接； 所述D觸發器的輸入端與所述多路選擇器的選擇信號輸入端連接； 所述多路選擇器，第一輸入端接入高電平，第二輸入端接入低電平，輸出端輸出所述控 制信號； 當所述多路選擇器的選擇信號輸入端輸入低電平時，所述多路選擇器的輸出信號為高 電平；當所述多路選擇器的選擇信號輸入端輸入高電平時，所述多路選擇器的輸出信號為 低電平。
【文檔編號】H03L7/08GK104113326SQ201310462282
【公開日】2014年10月22日 申請日期:2013年9月29日 優先權日:2013年9月29日
【發明者】劉簾曦, 趙楊, 朱樟明, 楊銀堂, 劉雄 申請人:西安電子科技大學