一種時鐘相位校正電路的制作方法
【技術領域】
[0001] 本發明屬于時鐘校正技術領域，尤其涉及一種時鐘相位校正電路。
【背景技術】
[0002] 目前，在數據通信系統中，隨著數據傳輸速率的逐步提高，采樣時鐘的同步傳遞越 來越困難，這就需要將時鐘信號通過特殊的編碼方式嵌入到數據信號中。因此，當前的高速 串行通信系統的接口電路(如：PCIE接口電路、USB接口電路）中，均使用一組差分線來同時 傳輸時鐘信號和數據信號。
[0003] 為了從數據信號中提取時鐘信號，現有技術提供了一種時鐘與數據恢復系統，該 系統是使用鎖相環直接從數據信號中提取恢復出時鐘信號。具體來說，該系統包括一鎖相 環，該鎖相環包括鑒相器、鑒頻器、濾波器、壓控振蕩器、分頻器和數據恢復定時器；分頻器 對系統恢復得到的時鐘信號進行分頻處理，鑒頻器比較參考時鐘與分頻器輸出的時鐘信 號，并產生一誤差信號，該誤差信號經過濾波器產生一控制電壓，該控制電壓使得壓控振蕩 器的頻率振蕩在預設頻率并輸出系統恢復得到的時鐘信號，之后鑒相器比較輸入的數據信 號與系統恢復得到的時鐘信號相位關系，當數據信號與系統恢復得到的時鐘信號相位鎖定 時，數據恢復定時器對數據信號進行恢復。
[0004] 但前述系統在實際工作過程中，由于鎖相環采用的濾波器為模擬濾波器，因而恢 復得到的時鐘信號會由于濾波器的模擬特性存在一定程度的偏差抖動，同時鎖相環中各器 件的失配、工藝偏差等因素，也會造成恢復得到的時鐘信號存在偏差。當數據信號的傳輸 速率較低時，此類偏差一般是可以接受的，但當數據信號的傳輸速率達到GHZ以上時，整個 數據信號的寬度縮小到幾百ps，例如，對PCIE2. 0接口電路，其傳輸的數據信號的寬度僅為 400ps，此時，失配和抖動帶來的影響難以忽略。

【發明內容】

[0005] 本發明實施例的目的在于提供一種時鐘相位校正電路，旨在解決現有高速串行通 信系統采用的時鐘與數據恢復系統是使用鎖相環直接從數據信號中提取恢復出時鐘信號， 其由于鎖相環本身的原因而使得恢復得到的時鐘信號存在偏差的問題。
[0006] 本發明實施例是這樣實現的，一種時鐘相位校正電路，所述時鐘相位校正電路包 括：
[0007] 譯碼電路，用于對所需得到的目標相位的數字表達信號進行編譯后，拆分得到高 位控制信號、中位控制信號和低位控制信號；
[0008] 電流合成電路，用于在所述中位控制信號的控制下生成第一電流、第二電流和第 三電流，之后在所述低位控制信號的控制下對所述第一電流按照權重進行組合，之后在所 述高位控制信號的控制下選擇偏置通道，并將組合后的電流與所述第二電流合成后轉換得 到第一偏置電壓、將組合后的電流與所述第三電流合成后轉換得到第二偏置電壓，所述第 一偏置電壓與所述第二偏置電壓為一對差分信號；
[0009] 相位合成電路，用于接收具有不同時鐘相位的參考時鐘，并根據所述第一偏置電 壓和所述第二偏置電壓，對相應時鐘相位的參考時鐘進行放大后，輸出相位校正后的時鐘 信號。
[0010] 本發明實施例提供的時鐘相位校正電路是由譯碼電路對目標相位的數字表達信 號進行編譯，得到相應的數字控制信號，該數字控制信號控制電流合成電路輸出相應的偏 置電壓，相位合成電路接收參考時鐘，并在偏置電壓的調控下合成所需的時鐘相位。由于是 采用數字控制信號實現時鐘校正，從而可方便及任意角度調節校正采樣時鐘，并構建各種 數據時鐘恢復方案，簡化了系統設計復雜度，相對于現有技術，避免了采用鎖相環的模擬器 件，提高了時鐘提取或補償的精確度，從而可提高通信信號的傳輸質量和傳輸速度，特別適 用于高速串行通信系統中對時鐘信號的提取或校正。
【附圖說明】
[0011] 圖1是本發明實施例提供的時鐘相位校正電路的結構圖；
[0012] 圖2是圖1中電流合成電路的結構圖；
[0013] 圖3是圖2中低位電流陣列的電路圖；
[0014] 圖4是圖2中主電流陣列的電路圖；
[0015] 圖5是圖4中主電流輸出單元的電路圖；
[0016] 圖6是圖2中主電路的電路圖；
[0017]圖7是圖6中第一差分電壓輸出單元的電路圖；
[0018]圖8是圖2中相位合成電路的電路圖；
[0019]圖9是圖8中第一相位合成單元的電路圖。
【具體實施方式】
[0020] 為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對 本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發明，并 不用于限定本發明。
[0021] 針對現有技術存在的問題，本發明提出了一種時鐘相位校正電路。該電路是由譯 碼電路對目標相位的數字表達信號進行編譯，得到相應的數字控制信號，該數字控制信號 控制電流合成電路輸出相應的偏置電壓，相位合成電路接收參考時鐘，并在偏置電壓的調 控下合成所需的時鐘相位。
[0022] 圖1示出了本發明實施例提供的時鐘相位校正電路的結構，為了便于說明，僅示 出了與本發明實施例相關的部分。
[0023] 詳細而言，本發明實施例提供的時鐘相位校正電路包括：譯碼電路1，用于對所需 得到的目標相位的數字表達信號進行編譯后，拆分得到高位控制信號、中位控制信號和低 位控制信號；電流合成電路2,用于在中位控制信號的控制下生成第一電流、第二電流和第 三電流，之后在低位控制信號的控制下對第一電流按照權重進行組合，之后在高位控制信 號的控制下選擇偏置通道，并將組合后的電流與第二電流合成后轉換得到第一偏置電壓、 將組合后的電流與第三電流合成后轉換得到第二偏置電壓，第一偏置電壓與第二偏置電壓 為一對差分信號；相位合成電路3,用于接收具有不同時鐘相位的參考時鐘，并根據第一偏 置電壓和第二偏置電壓，對相應時鐘相位的參考時鐘進行放大后，輸出相位校正后的時鐘 信號。
[0024] 本發明實施例中，所需得到的目標相位是指由外部的高速通信系統或時鐘數據恢 復系統等，根據內部檢測機制得到的希望校正的目標相位，其數字表達信號的格式例如可 以是〈ABCDEFGH〉，則高位控制信號可以是<AB>、中位控制信號可以是〈CDEF〉、低位控制信 號可以是〈GH>。
[0025] 本發明實施例中，相位合成電路3接收到的參考時鐘可以包括八個相位不同的參 考時鐘，且相鄰參考時鐘的相位間隔為45度，即是說,八個參考時鐘的相位分別為0度、45 度、90 度、135 度、180 度、225 度、270 度、315 度。
[0026] 圖2示出了圖1中電流合成電路2的結構。
[0027] 具體地，電流合成電路2可以包括：主電流陣列22,用于在中位控制信號的控制下 生成并輸出第一電流、第二電流和第三電流；低位電流陣列21，用于在低位控制信號的控 制下對第一電流按照權重進行組合，輸出組合后的電流；主電路23,用于在高位控制信號 的控制下選擇偏置通道，并將低位電流陣列21輸出的組合后的電流與主電流陣列22輸出 的第二電流合成后，轉換得到第一偏置電壓，并將低位電流陣列21輸出的組合后的電流與 主電流陣列22輸出的第三電流合成后，轉換得到第二偏置電壓。
[0028] 圖3示出了圖2中低位電流陣列21的電路。
[0029] 具體地，低位電流陣列21可以包括：N型的第一M0S管Q1、N型的第二M0S管Q2、 N型的第三M0S管Q3、N型的第四M0S管Q4、N型的第五M0S管Q5、N型的第六M0S管Q6、N 型的第七M0S管Q7、N型的第八M0S管Q8、N型的第九M0S管Q9、N型的第十M0S管Q10、N 型的第i^一M0S管Q11、N型的第十二M0S管Q12。
[0030] 其中，第一M0S管Q1的漏極、第四M0S管Q4的漏極、第七M0S管Q7的漏極和第十 M0S管Q10的漏極相互連接并共同作為低位電流陣列21的第一輸出端a而連接主電路23 ; 第二M0S管Q2的漏極、第五M0S管Q5的漏極、第八M0S管Q8的漏極和第i^一M0S管Q11 的漏極相互連接并共同作