半導體元件及其制作方法
【技術領域】
[0001]本發明涉及一種半導體元件，尤其是涉及一種于層間介電層中鑲嵌高阻值金屬層的半導體元件。
【背景技術】
[0002]近年來，隨著場效晶體管(field effect transistors, FETs)元件尺寸持續地縮小，現有平面式(planar)場效晶體管元件的發展已面臨制作工藝上的極限。為了克服制作工藝限制，以非平面(non-planar)的場效晶體管元件，例如鰭狀場效晶體管(fin fieldeffect transistor, Fin FET)元件來取代平面晶體管元件已成為目前的主流發展趨勢。由于鰭狀場效晶體管元件的立體結構可增加柵極與鰭狀結構的接觸面積，因此，可進一步增加柵極對于載流子通道區域的控制，從而降低小尺寸元件面臨的漏極引發能帶降低(drain induced barrier lowering, DIBL)效應，并可以抑制短通道效應(short channeleffect, SCE)。再者，由于鰭狀場效晶體管元件在同樣的柵極長度下會具有更寬的通道寬度，因而可獲得加倍的漏極驅動電流。甚而，晶體管元件的臨界電壓(threshold voltage)也可通過調整柵極的功函數而加以調控。
[0003]然而，在現有的鰭狀場效晶體管元件制作工藝中，結合金屬柵極與薄膜電阻的制作仍遇到一些瓶頸，例如形成接觸插塞時常因薄膜電阻所設置的位置不佳而直接貫穿薄膜電阻，影響電阻的整體電性表現。因此如何改良現有鰭狀場效晶體管制作工藝與架構即為現今一重要課題。

【發明內容】

[0004]為解決上述問題，本發明優選實施例是公開一種制作半導體元件的方法。首先提供一基底，該基底包含一第一金屬柵極與一第二金屬柵極設于其上，一第一硬掩模設于第一金屬柵極上與一第二硬掩模設于第二金屬柵極上，以及一第一層間介電層環繞第一金屬柵極與第二金屬柵極。接著利用第一硬掩模及第二硬掩模去除部分第一層間介電層以形成一凹槽，然后再形成一圖案化的金屬層于凹槽內，其中圖案化的金屬層的上表面低于第一硬掩模及第二硬掩模的上表面。
[0005]本發明另一實施例是公開一種半導體元件，包含一基底、一第一金屬柵極設于基底上、一第一硬掩模設于第一金屬柵極上、一層間介電層設于第一金屬柵極上并環繞該第一金屬柵極以及一圖案化的金屬層鑲嵌于層間介電層中，其中圖案化的金屬層的上表面低于第一硬掩模的上表面。
【附圖說明】
[0006]圖1至圖6為本發明優選實施例制作一半導體元件的方法示意圖；
[0007]圖7為本發明另一實施例的一半導體元件的結構示意圖。
[0008]主要元件符號說明
[0009]12基底14鰭狀結構
[0010]16絕緣層18金屬柵極
[0011]20金屬柵極22金屬柵極
[0012]24間隙壁26源極/漏極區域
[0013]28外延層30接觸洞蝕刻停止層
[0014]32層間介電層34功函數金屬層
[0015]36低阻抗金屬層38硬掩模
[0016]40凹槽42高阻值金屬層
[0017]44介電堆疊層46氮化硅層
[0018]48二氧化硅層50層間介電層
[0019]52接觸插塞54接觸插塞
[0020]56接觸插塞58氧化層
【具體實施方式】
[0021]請參照圖1至圖6，圖1至圖6為本發明優選實施例制作一半導體元件的方法示意圖，其可實施于平面型或非平面型晶體管元件制作工藝，現以應用于非平面型晶體管元件制作工藝為例。如圖1所示，首先提供一基底12，例如一硅基底或硅覆絕緣(SOI)基板，其上定義有一晶體管區，例如一 PMOS晶體管區或一 NMOS晶體管區。基底12上具有至少一鰭狀結構14及一絕緣層16，其中鰭狀結構14的底部被絕緣層16，例如氧化硅所包覆而形成淺溝隔離，且部分的鰭狀結構14上還分別設有多個金屬柵極18、20、22。
[0022]鰭狀結構14的形成方式可以包含先形成一圖案化掩模(圖未示)于基底12上，再經過一蝕刻制作工藝，將圖案化掩模的圖案轉移至基底12中。接著，對應三柵極晶體管元件及雙柵極鰭狀晶體管元件結構特性的不同，而可選擇性去除或留下圖案化掩模，并利用沉積、化學機械研磨(chemical mechanical polishing, CMP)及回蝕刻制作工藝而形成一環繞鰭狀結構14底部的絕緣層16。除此之外，鰭狀結構14的形成方式另也可以是先制作一圖案化硬掩模層(圖未示)于基底12上，并利用外延制作工藝于暴露出于圖案化硬掩模層的基底12上成長出半導體層，此半導體層即可作為相對應的鰭狀結構14。同樣的，還可以選擇性去除或留下圖案化硬掩模層，并通過沉積、CMP及回蝕刻制作工藝形成一絕緣層16以包覆住鰭狀結構14的底部。另外，當基底12為硅覆絕緣(SOI)基板時，則可利用圖案化掩模來蝕刻基底上的一半導體層，并停止于此半導體層下方的一底氧化層以形成鰭狀結構，故可省略前述制作絕緣層16的步驟。
[0023]金屬柵極18、20、22的制作方式可依據制作工藝需求以先柵極(gate first)制作工藝、后柵極(gate last)制作工藝的先柵極介電層(high_k first)制作工藝以及后柵極制作工藝的后柵極介電層(high-k last)制作工藝等方式制作完成。以本實施例的先柵極介電層制作工藝為例，可先于鰭狀結構14與絕緣層16上形成一優選包含高介電常數介電層與多晶硅材料所構成的虛置柵極(圖未示)，然后于虛置柵極側壁形成間隙壁24。接著于間隙壁24兩側的鰭狀結構14以及/或基底12中形成一源極/漏極區域26與外延層28、形成一接觸洞蝕刻停止層30覆蓋虛置柵極，并形成一由四乙氧基硅烷(Tetraethylorthosilicate, TE0S)所組成的層間介電層32于接觸洞蝕刻停止層30上。
[0024]之后可進行一金屬柵極置換(replacement metal gate)制作工藝,先平坦化部分的層間介電層32及接觸洞蝕刻停止層30，并再將虛置柵極轉換為一金屬柵極。金屬柵極置換制作工藝可包括先進行一選擇性的干蝕刻或濕蝕刻制作工藝，例如利用氨水(ammoniumhydroxide, NH40H)或氫1 氧化四甲銨(Tetramethylammonium Hydroxide, TMAH)等蝕刻溶液來去除虛置柵極中的多晶硅材料以于層間介電層32中形成一凹槽。之后形成一至少包含U型功函數金屬層34與低阻抗金屬層36的導電層于該凹槽內，并再搭配進行一平坦化制作工藝使U型功函數金屬層34與低阻抗金屬層36的表面與層間介電層32表面齊平。
[0025]在本實施例中，功函數金屬層34優選用以調整形成金屬柵極的功函數，使其適用于N型晶體管(NMOS)或P型晶體管(PMOS)。若晶體管為N型晶體管，功函數金屬層34可選用功函數為3.9電子伏特(eV)?4.3eV的金屬材料，如鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)、鋁化鉿(HfAl)或TiAlC(碳化鈦鋁)等，但不以此為限；若晶體管為P型晶體管，功函數金屬層34可選用功函數為4.8eV?5.2eV的金屬材料，如氮化鈦(TiN)、氮化鉭(TaN)或碳化鉭(TaC)等，但不以此為限。功函數金屬層34與低阻抗金屬層36之間可包含另一阻障層(圖未示)，其中阻障層的材料可包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等材料。低阻抗金屬層44則可選自銅(Cu)、鋁(Al)、鎢(W)、鈦鋁合金(TiAl)、鈷鶴磷化物(cobalt tungsten phosphide, CoffP)等低電阻材料或其組合。由于依據金屬柵極置換制作工藝將虛置柵極轉換為金屬柵極是此領域者所熟知技術，在此不另加贅述。
[0026]隨后可先去除層間介電層32上部分的功函數金屬層34與低阻抗金屬層36形成金屬柵極18、20、22,然后回蝕刻凹槽內部分的金屬柵極18、20、22,再填入一硬掩模38于金屬柵極18、20、22上并平坦化之。其中硬掩模38可為單一材料層或復合材料層，例如一包含氧化硅與氮化硅的復合層，且硬掩模38的上表面優選與層間介電層32的上表面齊平。
[0027]接著如圖2所示，先利用層間介電層32的蝕刻選擇比與硬掩模38、間隙壁24、接觸洞蝕刻停止層30都不同的特性，去除金屬柵極18、20、22間的部分層間介電層32以形成一凹槽40，然后可選擇性沉積一氧化層58于硬掩模38及層間介電層32上，用來當作一蝕刻停止層，再依序形成一高阻值金屬層42與一介電堆疊層44于氧化層58上。依據本發明的優選實施例，高阻值金屬層42包含氮化鈦，介電堆疊層44用來當作一掩模層，其可包含一氮化硅層46及一二氧化硅層48，但不局限于此。另外在本實施例中，凹槽40的深度雖低于硬掩模38的上表面(原層間介電層32表面)且略高于硬掩模38的底部，但并不局限于此，本發明可依據制作工藝需求調整凹槽40的深度，例如使其深度低于硬掩模38的上表面(原層間介電層32表面)且又同時齊平或低于硬掩模38底部，此變化型也屬本發明所涵蓋的范圍。
[0028]如圖3所示，然后圖案化介電堆疊層44與高阻值金屬層42以形成一圖案化的介電堆疊層44與一圖案化的高阻值金屬層42于凹槽40內。依據本發明的一實施例，圖案化介電堆疊層44與高阻值金屬層42的步驟可先形成一圖案化光致抗蝕劑層(圖未示)于介電堆疊層44上，然后以該圖案化光致抗蝕劑層為掩模進行一干蝕刻制作工藝去除部分介電堆疊層44以形成圖案化的介電堆疊層44于凹槽40內的層間介電層32上。接著如圖4所示，可選擇性去除該圖案化光致抗蝕劑層以圖案化的介電堆疊層44為蝕刻掩模，或再以該圖案化光致抗蝕劑層進行一濕蝕刻制作工藝去除部分高阻值金屬層42形成圖案化的高阻值金屬層42，使圖案化的介電堆疊層44與圖案化的高阻值金屬層42同時設于凹槽40內的層間介電層32上，且圖案化的介電堆疊層44與圖案化的高阻值金屬層42的上表面均低于硬掩模38的上表面。
[0029]隨后如圖5所7K,形成另一層間介電層50于氧化層58、硬掩模38、層間介電層32、圖案化的介電堆疊層44及圖案化的高阻值金屬層42上。在本實施例中，層間介電層50的材料優選采用與層間介電層32相同的材料，例如均由四乙氧基硅烷(TEOS)所組成。
[0030]接著如圖6所7K