專利名稱：一種閃存單元及其操作方法
技術領域：
本發明涉及一種非易失性(non-volatile)存儲單元結構，尤其涉及一種閃存單元及其操作方法。
背景技術：
如圖1所示，現有的閃存單元1包括一基底10、一漏極11、一源極12、二場氧化層13、一控制柵極14、一浮置柵極15以及一P型井(P well)16。其中，漏極11與源極12形成于基底10中，且位于二場氧化層13之間，而在漏極11與源極12之間形成有一堆疊式柵極，其中包括有控制柵極14與浮置柵極15，另外，P型井16植入在漏極11與源極12周圍。如圖所示，一柵極電壓VG施加于控制柵極14上，用以控制閃存單元1，浮置柵極15為浮置狀態。當執行閃存單元1的編程操作時，柵極電壓VG為-9V，施于漏極11的漏極電壓VD為6V，源極12的源極電壓VS為浮置狀態，而施于基底10的基底電壓VB為0V。如此，將使得位于浮置柵極15中的電子(e-)因邊緣富勒-諾得亥姆效應(edge Fowler-Nordheim effect)而使電子射出浮置柵極15到達漏極11以編程此閃存單元1。但在施加電壓于漏極11時，此電壓會在漏極11外形成空乏區(depletion region)17，并會產生熱電洞(e+)，在通過橫向電場(lateral electric field)的作用下，會造成熱電洞注入(hot hole injection)的現象，其嚴重影響閃存單元1的正常操作。
現有技術針對上述缺陷提出一種改良的閃存單元及其操作方式。如圖2所示，此方法的不同點在于將漏極11與P型井16電性短路連接在一起，并以相同的電壓，如VD＝6V施加于其上，而且利用信道富勒-諾得亥姆效應(channel Fowler-Nordheim effect)來操作此閃存單元。因此，在漏極11與P型井16間的接面便不會形成空乏區，也不會有熱電洞產生。
雖然利用信道富勒-諾得亥姆效應來操作上述閃存單元可以改善缺失，然而，因為是將漏極11與P型井16電性短路連接在一起，而P型井16在基底10中延伸，其有可能會影響鄰近的源極12，甚至影響相鄰閃存單元的正常操作。
為避免將漏極11與P型井16電性短路連接在一起，而影響鄰近的源極區所造成的問題，美國專利第6,091,644號中提出另一種閃存單元2，如圖3所示，其包括一基底20、一第一型離子摻雜區25、一第二型離子淺摻雜區26、一第二型離子深摻雜區27及一源極摻雜區28。其中，基底20具有一場氧化層21與一堆疊式柵極，場氧化層21下方形成有一信道阻絕層22，堆疊式柵極包括一控制柵極23及一浮置柵極24。在閃存單元2中，第一型離子摻雜區25為閃存單元2的漏極，第二型離子深摻雜區27為P型井，而源極摻雜區28為閃存單元2的源極，因此，每一漏極便對應一P型井，此時，即使將漏極與P型井電性短路連接在一起，也不會如圖2所示的閃存單元一樣，影響到鄰近的源極與相鄰閃存單元的正常操作。
然而，在閃存單元2中，由于漏極與P型井電性短路連接在一起，所以在進行編程操作時，P型井會達到與漏極相同的電壓位準；同時，與待編程的閃存單元2相鄰的閃存單元(圖中未顯示)具有相同的控制柵極電壓位準，所以，此相鄰的閃存單元會產生邊緣編程干擾現象(edge program disturb issue)；而為了避免邊緣編程干擾現象，現有技術將浮置柵極邊緣的穿遂氧化層(tunnel oxide layer)加厚，但是，這樣不但制程上不易控制，而且會降低產品的可靠度。另外，在閃存單元2中在編程(program)時還會使得相鄰的閃存單元有漏電的問題；一般而言，本技術領域人員在其它閃存單元的控制柵極施加一特定電壓，如-2V，以減低在編程時的漏電問題，如不施加一負電壓，將會增加電路中電荷充電(charging pumping)的負荷，進而可能造成閃存單元操作上的故障。
如上所述，如何提供一種改良的閃存單元，以避免產生邊緣編程干擾，并減少過度編程現象及在編程時的漏電問題，正是當前內存制造技術的重要課題之一。

發明內容
為了解決上述問題，本發明的目的在于提供一種能夠避免邊緣編程干擾現象及過度編程現象的閃存單元及其操作方法。
為達到上述目的，根據本發明的閃存單元在堆疊式柵極一側形成有一選擇柵極。
根據本發明的閃存單元包括一基底、一選擇柵極、一第一型離子摻雜區、一第二型離子淺摻雜區、一第二型離子深摻雜區以及一源極摻雜區。在本發明中，基底具有一堆疊式柵極；選擇柵極形成于基底上并位于堆疊式柵極的一側；第一型離子摻雜區位于基底中并與選擇柵極鄰設，以作為閃存單元的漏極；第二型離子淺摻雜區位于堆疊式柵極下方并與第一型離子摻雜區連接；第二型離子深摻雜區位于第一型離子摻雜區周圍，并與第二型離子淺摻雜區連接；而源極摻雜區鄰設于第二型離子淺摻雜區一側以作為閃存單元的源極。
另外，本發明還提供一種閃存單元操作方法，其應用于上述的閃存單元。在本發明中，當執行一編程操作時，控制柵極施以一高位準電壓，漏極施加一相對低于控制柵極的電壓，源極為浮置狀態而選擇柵極則為接地狀態；當執行一擦除操作時，在控制柵極施一低位準電壓，在選擇柵極施一相對高于控制柵極的電壓，而源極與漏極為浮置狀態；當執行一讀取操作時，在控制柵極施一字符線電壓，在源極施一相對低于字符線電壓的電壓，漏極為接地狀態，選擇柵極為一電壓源電壓(power voltage)。
如上所述，由于根據本發明的閃存單元具有選擇柵極，而本發明的閃存單元操作方法在選擇柵極施加高位準電壓，以便將位于浮置柵極中的電子射出到達選擇柵極，其不同于現有的施加高位準電壓于漏極，所以可以有效地避免邊緣編程干擾現象及過度編程現象的產生。


圖1為現有的閃存單元及其操作的示意圖。
圖2為另一現有的閃存單元及其操作的示意圖。
圖3為在美國專利第6,091,644號中所揭露的閃存單元的示意圖。
圖4A為一示意圖，顯示根據本發明較佳實施例的閃存單元，其中未顯示源極摻雜區。
圖4B～4C為示意圖，顯示依本發明另一較佳實施例之閃存單元，其中系顯示源極摻雜區。
圖4D為根據本發明較佳實施例的閃存單元的上視圖。
圖5A～5C為根據本發明較佳實施例的閃存單元操作方法的電路圖。
圖6A～6C為示意圖，顯示根據本發明另一較佳實施例的閃存單元操作方法的電路圖。
圖7A～7C為示意圖，顯示根據本發明又一較佳實施例的閃存單元操作方法的電路圖。
圖中的符號說明1 閃存單元10 基底11 漏極12 源極13 場氧化層14 控制柵極15 浮置柵極16 P型井17 空乏區2 閃存單元20 基底21 場氧化層22 信道阻絕層23 控制柵極24 浮置柵極25 第一型離子摻雜區26 第二型離子淺摻雜區27 第二型離子深摻雜區28 源極摻雜區
3 閃存單元30 基底31 場氧化層32 信道阻絕層33 控制柵極34 浮置柵極35 第一型離子摻雜區36 第二型離子淺摻雜區37 第二型離子深摻雜區38 選擇柵極39 源極摻雜區310 淺摻雜區310’淺摻雜區LDD4 閃存單元5 閃存單元50 閃存單元G 堆疊式柵極VB基底電壓VBL位線電壓VD漏極電壓VG柵極電壓VS源極電壓VSG控制柵極電壓VSL源極線電壓VWL字符線電壓具體實施方式
以下配合附圖，說明根據本發明較佳實施例的閃存單元及其操作方法，其中相同的組件將以相同的符號加以說明。
如圖4A所示，根據本發明較佳實施例的閃存單元3包括一基底30、一第一型離子摻雜區35、一第二型離子淺摻雜區36、一第二型離子深摻雜區37以及一選擇柵極38。
在本實施例中，基底30具有第一場氧化層31與一堆疊式柵極G，在第一場氧化層下方形成有一信道阻絕層32，其可為N型離子摻雜區，堆疊式柵極G包括一控制柵極33以及一浮置柵極34。
選擇柵極38形成于基底30上，并位于堆疊式柵極G的一側。
第一型離子摻雜區35位于基底30中并鄰設于選擇柵極38，也就是位于選擇柵極38與第一場氧化層31之間，以作為閃存單元3的漏極。在本實施例中，第一型離子摻雜區35可以是N型離子摻雜區。
第二型離子淺摻雜區36位于堆疊式柵極G下方并與第一型離子摻雜區35連接。在本實施例中，第二型離子淺摻雜區36可以是P型離子淺摻雜區。
第二型離子深摻雜區37位于第一型離子摻雜區35周圍，并與第二型離子淺摻雜區36連接。在本實施例中，第二型離子深摻雜區37的摻雜深度遠大于第二型離子淺摻雜區36的摻雜深度，且第二型離子深摻雜區37摻雜有與第二型離子淺摻雜區36相同的離子，其可以是P型離子深摻雜區，以便作為一P型井。一般而言，第二型離子深摻雜區37與第二型離子淺摻雜區36所摻雜的離子通常為三A族元素，如硼。
另外，根據本發明較佳實施例的閃存單元更包括一源極摻雜區，其鄰設于第二型離子淺摻雜區一側以作為閃存單元的源極。需注意的是，在本發明中，作為源極的源極摻雜區并未限定在漏極的對側。理論上，根據本發明的閃存單元的源極可以位于基底30的任何位置上。以下參考圖4B與圖4C，說明源極的結構，但并非用以限制本發明。
如圖4B所示，根據本發明另一較佳實施例的閃存單元4更包括一源極摻雜區39，其鄰設于第二型離子淺摻雜區36，并位于第一型離子摻雜區35的對側，以便作為閃存單元4的源極。此外，在源極摻雜區39下方具有一與源極摻雜區39摻雜相同離子的淺摻雜區310，只是淺摻雜區310的離子摻雜濃度較低。在本實施例中，源極摻雜區39與淺摻雜區310為N型離子摻雜區。
如圖4C所示，在本發明另一較佳實施例的閃存單元5中，其結構與上述的閃存單元4相似，其差異在于把濃度較低的淺摻雜區310結構，換成一淺摻雜區LDD 310’的結構。一般而言，第一型離子摻雜區35、源極摻雜區39與淺摻雜區310或淺摻雜區LDD 310’所摻雜的離子通常為五A族元素，如磷。
需注意的是，如美國專利第6,091,644號所揭露的內容，根據本發明較佳實施例的閃存單元的作為P型井的第二型離子深摻雜區37與作為漏極的第一型離子摻雜區35可以利用一金屬接觸(圖中未顯示)，以便將P型井與漏極電性短路連接在一起。在本實施例中，金屬接觸可以是貫穿第一型離子摻雜區35與第二型離子深摻雜區37的接面，使其電性短路連接；此外，金屬接觸也可以是將暴露出的第一型離子摻雜區35與第二型離子深摻雜區37電性短路連接。
接著，如圖4D所示，其顯示本發明較佳實施例的閃存單元的上視圖，其中，由于閃存單元的源極可以位于基底30的任何位置上，所以并未顯示出此閃存單元的源極。如圖所示，閃存單元具有一作為字符線(word line)的控制柵極33與浮置柵極34、一與控制柵極33與浮置柵極34鄰設的選擇柵極38以及作為漏極的第一型離子摻雜區35，此閃存單元的主動區(active area)被場氧化層31包圍，而第一型離子摻雜區35與浮置柵極34之間被選擇柵極38隔開。
承上所述，由于選擇柵極38設在浮置柵極34與第一型離子摻雜區35之間，所以可以利用選擇柵極38來關閉(shut off)信道，以便有效地避免因過度編程所引起的漏電現象，而不需象現有技術一樣，在其它閃存單元的電路上做進一步的設計、處理，以避免過度編程；另外在本發明中，閃存單元利用選擇柵極38來參與其操作，因此能夠有效地防止邊緣編程干擾現象。以下參照圖5A～5C所示，說明根據本發明較佳實施例的閃存單元的操作方法。
如圖5A～5C所示，其為在根據本發明較佳實施例的閃存單元50中分別執行編程、擦除及讀取等操作。其中，閃存單元50可以是前述的閃存單元3、4或5，而且閃存單元50為NOR型閃存單元；閃存單元50的控制柵極、控制柵極、源極與漏極分別施加字符線電壓VWL、控制柵極電壓VSG、源極線電壓VSL與位線電壓VBL，且位線電壓VBL與閃存單元50的P型井電性短路連接。
首先，如圖5A所示，當要對閃存單元50執行一編程操作時，在字符線電壓VWL施一高位準電壓，例如為VWL＝9～12V，在閃存單元50的漏極施一相對低于字符線電壓VWL的位線電壓VBL，例如為VBL＝-9V，而源極為浮置狀態、選擇柵極為接地狀態；此時，位于漏極中的電子會通過富勒-諾得亥姆效應穿遂射至浮置柵極，以完成編程動作。
其次，如圖5B所示，當要對閃存單元50執行一擦除操作時，在字符線電壓VWL施一低位準電壓，例如為VWL＝0V，在閃存單元50的選擇柵極施一相對高于字符線電壓VWL的控制柵極電壓VSG，例如為10～12V，而源極與漏極為浮置狀態。此時，閃存單元50通過浮置柵極與選擇柵極來進行擦除操作，也就是poly-to-poly方式。此外，閃存單元50在擦除操作中的臨限電壓為負值，而由于閃存單元50中設有選擇柵極，所以在其它存儲單元中不會因為過度編程而造成漏電的情形。
當要對閃存單元50執行一讀取操作時，如圖5C所示，在字符線電壓VWL施一字符線電壓，例如為VWL＝1.8V，在源極施一相對低于字符線電壓VWL的源極線電壓VSL，例如為VSL＝1.5V，漏極的位線電壓VBL為接地狀態，而選擇柵極為一電壓源電壓(power voltage)VCC，如3.3V；需注意的是，在執行閃存單元50的讀取操作的同時，其它閃存單元的漏極為浮置狀態，也就是其它位線為浮置。
在現有的EEPROM存儲單元中需設置一選擇晶體管(selecttransistor)，因此，將會影響到存儲單元的尺寸大小；而依據本發明的設計使用選擇柵極來取代選擇晶體管的功能，所以根據本發明的存儲單元結構將可視為一微小型EEPROM存儲單元，此時，因根據本發明的存儲單元結構將不需要額外設置選擇晶體管，因此將可有效地縮小存儲單元的尺寸。在本實施例中，閃存單元的操作方式如圖6A～6C所示，其分別用以說明單位元編程(byte program)以及單位元擦除(byte erase)的操作方式。需注意的是，根據這種操作方式將可使根據本發明的閃存單元數組具有一次只擦除一個位的特征，而不是前述頁面式擦除(page erase)的方式。
如圖6A所示，當要對根據本發明的閃存單元執行一編程操作時，在字符線電壓VWL施一高位準電壓，例如為VWL＝9～12V，在閃存單元的源極施一相對低于字符線電壓VWL的源極線電壓VSL，例如為6V，并使漏極接地，而在選擇柵極上施加控制柵極電壓VSG＝1.5～2V。
如圖6B所示，當要對根據本發明的閃存單元執行一擦除操作時，在字符線電壓VWL施一低位準電壓，例如為VWL＝-9V，在漏極施加一高位準電壓，如8V，并使源極浮置、選擇柵極接地。
當要對根據本發明的閃存單元執行一讀取操作時，如圖6C所示，在字符線電壓VWL施一字符線電壓，例如為VWL＝3.3V，在源極施一相對低于字符線電壓VWL的源極線電壓VSL，例如為VSL＝1.5V，漏極的位線電壓VBL為接地狀態，而選擇柵極為一電壓源電壓VCC，如3.3V。
此外，根據本發明的閃存單元還可以視為一BiNOR型的存儲單元，而其操作方式如圖7A～7C所示。
當要對根據本發明的閃存單元執行一編程操作時，如圖7A所示，在字符線電壓VWL施一低位準電壓，例如為VWL＝-9V，在閃存單元的漏極施一相對高于字符線電壓VWL在位線電壓VSL，例如為6V，并使源極浮置，而選擇柵極接地。
如圖7B所示，當要對根據本發明的閃存單元執行一擦除操作時，在字符線電壓VWL施一高位準電壓，例如為VWL＝10V，在源極施加一低位準電壓，如-9V，并使漏極浮置、選擇柵極接地。
當要對根據本發明的閃存單元執行一讀取操作時，如圖7C所示，在字符線電壓VWL施一字符線電壓，例如為電壓源電壓VCC(即VWL＝3.3V)，在源極施一相對低于字符線電壓VWL的源極線電壓VSL，例如為VSL＝1.5V，漏極的位線電壓VBL為接地狀態，而選擇柵極也為電壓源電壓(powervoltage)VCC，如3.3V。
綜上所述，由于根據本發明的閃存單元具有選擇柵極，且其設在浮置柵極與第一型離子摻雜區之間，所以可以允許過度編程，并有效地避免漏電現象；此外，本發明的閃存單元操作方法在選擇柵極施加高位準電壓，以便將位于浮置柵極中的電子射出到達選擇柵極，也就是poly-to-poly的方式，所以可以有效地避免邊緣編程干擾現象及過度編程現象的產生。
以上所述僅為舉例性，而不是限制性的。任何未脫離本發明的精神與范疇，而對其進行的等效修改或變更，均應包含在本發明的權利要求范圍內。
權利要求
1.一種閃存單元，其特征在于，其包含一基底，其具有一堆疊式柵極；一選擇柵極，其形成于該基底上并位于該堆疊式柵極的一側；一第一型離子摻雜區，其位于該基底中并鄰設于該選擇柵極，以作為該閃存單元的漏極；一第二型離子淺摻雜區，其位于該堆疊式柵極下方并與該第一型離子摻雜區連接；一第二型離子深摻雜區，其位于該第一型離子摻雜區周圍，并與該第二型離子淺摻雜區連接；以及一源極摻雜區，其鄰設于該第二型離子淺摻雜區一側以作為該閃存單元的源極。
2.如權利要求1所述的閃存單元，其特征在于，該第二型離子深摻雜區的摻雜深度大于該第二型離子淺摻雜區的摻雜深度。
3.如權利要求1所述的閃存單元，其特征在于，該第二型離子深摻雜區與該第二型離子淺摻雜區摻雜相同離子。
4.如權利要求3所述的閃存單元，其特征在于，該第二型離子深摻雜區與該第二型離子淺摻雜區所摻雜的離子為三A族元素。
5.如權利要求1所述的閃存單元，其特征在于，該第一型離子摻雜區與該源極摻雜區所摻雜的離子為五A族元素。
6.如權利要求1所述的閃存單元，其特征在于，該第一型離子摻雜區與該第二型離子深摻雜區電性短路連接。
7.如權利要求6所述的閃存單元，其特征在于，其通過一接觸貫穿該第一型離子摻雜區與該第二型離子深摻雜區的接面的金屬來電性短路連接。
8.如權利要求6所述的閃存單元，其特征在于，其通過一接觸暴露于該基底外的該第一型離子摻雜區與該第二型離子深摻雜區的金屬來電性短路連接。
9.如權利要求1所述的閃存單元，其特征在于，該堆疊式柵極包含一位于該第二型離子淺摻雜區上方的浮置柵極，以及一位于該浮置閘上方的控制柵極。
10.一種閃存單元操作方法，應用于一閃存單元，該閃存單元包含一基底、一選擇柵極、一第一型離子摻雜區、一第二型離子淺摻雜區、一第二型離子深摻雜區及一源極摻雜區，該基底具有一堆疊式柵極，該堆疊式柵極包含該閃存單元的控制柵極，該選擇柵極形成于該基底上并位于該堆疊式柵極的一側，該第一型離子摻雜區位于該基底中并鄰設于該選擇柵極以作為該閃存單元的漏極，該第二型離子淺摻雜區位于該堆疊式柵極下方并與該第一型離子摻雜區連接，該第二型離子深摻雜區位于該第一型離子摻雜區周圍并與該第二型離子淺摻雜區連接，該源極摻雜區鄰設于該第二型離子淺摻雜區一側以作為該閃存單元的源極，其特征在于，該閃存單元操作方法包含當執行一編程操作時，在該控制柵極施一高位準電壓，在該漏極施一相對低于該控制柵極的電壓，該源極為浮置狀態，該選擇柵極為接地狀態；當執行一擦除操作時，在該控制柵極施一低位準電壓，在該選擇柵極施一相對高于該控制柵極的電壓，該源極與該漏極為浮置狀態；以及當執行一讀取操作時，在該控制柵極施一字符線電壓，在該源極施一相對低于該字符線電壓的電壓，該漏極為接地狀態，該選擇柵極為一電壓源電壓。
全文摘要
一種閃存單元，包括一基底、一選擇柵極、一第一型離子摻雜區、一第二型離子淺摻雜區、一第二型離子深摻雜區以及一源極摻雜區。其中，基底具有一堆疊式柵極(stackedgate)；選擇柵極形成于基底上并位于堆疊式柵極的一側；第一型離子摻雜區位于基底中并與選擇柵極鄰設，以作為閃存單元的漏極；第二型離子淺摻雜區位于堆疊式柵極下方并與第一型離子摻雜區連接；第二型離子深摻雜區位于第一型離子摻雜區周圍，并與第二型離子淺摻雜區連接；而源極摻雜區鄰設于第二型離子淺摻雜區一側以作為閃存單元的源極。另外，本發明還揭露一種上述閃存單元的操作方法。
文檔編號H01L21/8247GK1521853SQ0310269
公開日2004年8月18日 申請日期2003年2月14日 優先權日2003年2月14日
發明者洪至偉, 宋達, 許正源 申請人:力晶半導體股份有限公司