本申請案主張申請中的美國臨時專利申請號61／778，562的優先權，其申請日為2013年3月13日。本發明是有關于包括至少一陣列區及一相關接觸區之型式的三維集成電路(3DIC)裝置，且特別是提供位于層間導體(例如位線插塞)之間的接觸區的增強的電性接觸以及交替疊層的有源層及絕緣層中的逐漸變薄的半導體或導體有源層。

背景技術：
高密度存儲器裝置被設計成包括閃存單元的陣列或其他型式的存儲器單元。在某些例子中，存儲器單元包括可被排列成3D架構的薄膜晶體管。在一個例子中，一種3D存儲器裝置包括多個疊層體的存儲器單元的NAND字符串。這些疊層體包括被絕緣層隔開的半導體條(亦稱為有源層)。3D存儲器裝置包括一陣列，其包括多個字線結構、多個字符串選擇結構以及接地選擇線，正交地排列在多個疊層體上面。包括電荷儲存結構的存儲器單元是形成于多個疊層體中的半導體條的側表面與字線結構之間的交點。

技術實現要素：
有鑒于此，本發明提供了一種具有增強的接觸區的三維集成電路裝置，該裝置包括一基板，此基板具有一上表面以及一從上表面延伸進入基板中的凹槽。凹槽具有一底部以及多個延伸在上表面與底部之間的側部。這些側部包括彼此橫向配置的第一側與第二側。一疊層體包括交替疊層的多個有源層及多個絕緣層，覆蓋在基板的上表面與凹槽上。至少某些有源層具有一上部及一下部，上部沿著一個在上表面上面且實質上平行于上表面的上平面延伸，而下部沿著一個在底部上面且實質上平行于底部的下平面延伸。每一個有源層具有第一與第二朝上延伸部，沿著第一側與第二側設置以從它們所屬的有源層的下部延伸。導電條與這些有源層的第二朝上延伸部鄰接。此裝置的某些例子可包括下述的一個或多個。導電條可包括在第二朝上延伸部的側上的側壁間隙壁。第二側可實質上垂直于上表面被配置，其中第一側為一個與上表面夾出一銳角地被配置的向下及向內部傾斜的側。導電條可具有下端及上端，下端是在凹槽中并延伸至凹槽中的不同深度，上端被設計成用于通過層間導體連接至覆蓋的導體。導電條的上端可以位于相同的水平面(相同的水平面是平行于上表面)，或位于相對于上表面的不同水平面。導電條的上端或導電條的上端與相鄰的第二朝上延伸部兩者可提供著陸區給層間導體。一種用于與一裝置的具交替疊層的有源層及絕緣層的一疊層體的有源層形成電性連接的方法，可被實現如下：一凹槽可被形成通過一基板的上表面，凹槽具有一底部以及多個延伸在上表面與底部之間的側部，這些側部包括彼此橫向被配置的第一與第二側。交替疊層的有源層及絕緣層之一疊層體系以下述方式形成在基板之上表面與凹槽上面：多個有源層的每一個的上部是形成為沿著一上平面并在上表面上面且實質上平行于上表面；多個有源層的每一個的一下部是形成為沿著一下平面并在底部上面且實質上平行于底部；多個有源層的每一個的第一與第二朝上延伸部，是沿著第一側與第二側設置并從它們所屬的有源層的下部延伸；導電條鄰接多個有源層的第二朝上延伸部。此方法的某些例子可包括下述的一個或多個。凹槽形成步驟可包括：形成第一側作為一個與上表面夾出一銳角地被配置的向下及向內部傾斜的第一側。導電條形成步驟可通過形成導電條作為位于第二朝上延伸部的側上而非位于第一朝上延伸部的側上的側壁間隙壁而被實現。凹槽形成步驟可包括形成一實質上長方形的凹槽，具有第一、第二、第三及第四側，其中第一側及第三側是彼此相對，且被配置為與上表面夾出銳角地的向下及向內部傾斜的側部；以及導電條可被形成作為位于第二側及第四側的側壁間隙壁，而非位于第一側或第三側。層間導體可被形成以接觸導電條的上表面，上表面定義著陸區供層間導體用。著陸區可沿著實質上平行于上表面之一著陸區平面或與上表面夾出一銳角地延伸。著陸區可由導電條的上端及鄰接的第二朝上延伸部所建立。本發明的其他實施樣態及優點可在檢閱圖式、詳細說明以及下述權利要求范圍時獲得。附圖說明圖1為一種3DNAND存儲器陣列結構的立體圖。為了說明的目的，從此圖移除絕緣材料以露出額外結構。圖2為一IC裝置的一例子的一部分的簡化剖面圖，其顯示層間導體于一接觸區接觸著陸區。圖2A為一影像，其顯示一層間導體如何可完全通過一個待與其電性接觸的有源層的一例子。圖3-圖13顯示層間導體于接觸區的連接至著陸區中的工藝步驟的一個例子。圖3為一基板的俯視平面圖，基板包括位在一凹槽接觸區的任一側上的陣列區，其中圖3A及圖3B是沿著圖3的線3A-3A及3B-3B。圖4-圖4B顯示在沿著接觸區中的一凹槽的第一側形成斜面間隙壁之后的圖3-圖3B的結構。圖5-圖5B顯示在一絕緣層接著一相當厚的導電材料的等向性(conformal)沉積之后的圖4-圖4B的結構。圖6-圖6B顯示在導電材料的一非等向性刻蝕藉以從除了實質上垂直的第二側以外的所有表面移除導電材料之后的圖5-圖5B的結構，一有源層之后續沉積是以圖6A及圖6B中的虛線表示。圖7-圖7D顯示在重復圖5-圖6B的沉積及刻蝕步驟以后的圖6-圖6B的結構，用于建立覆蓋于陣列區與接觸區上的交替疊層的有源及絕緣層。圖8為圖7的兩個并列結構的簡化俯視平面圖，但顯示由額外工藝步驟所建立的陣列區中的位線及源極線。圖9顯示在陣列區之內建立字線在位線上面之后的圖8的結構。圖10為圖9的接觸區的放大視圖，其顯示圖11所顯示的層間導體的平面視圖位置。圖11為圖10的一部分結構的剖面圖，其顯示層間導體通過絕緣間隙壁并接觸由導電條及導電層的鄰接的第一上部延伸所建立的著陸區。圖12-圖15顯示一替代圖10-圖11所顯示的例子，關于層間導體如何連接至著陸區。圖12為圖9的接觸區的放大視圖，但以虛線畫出待刻蝕的一區域的輪廓。圖13顯示在刻蝕標示于圖12中的區域之后的圖12的結構，以能使所有的著陸區位于單一平面中。圖14顯示圖13的結構，但指出圖15所顯示的層間導體將于何處被建立。圖15顯示在使一絕緣材料沉積在刻蝕出的區域之內且形成層間導體通過絕緣材料向下至著陸區之后的圖13及圖14的結構。圖16為一種包括一3DNAND存儲器陣列的集成電路的示意圖。【符號說明】ML1、ML2、ML3：金屬層102～105、112～115：半導體條102B、103B、104B、105B、112A、113A、114A、115A：階梯結構109、119：SSL柵極結構／字符串選擇結構125-1～125-N、254：字線126、127：接地選擇線128、252：源極線210A：IC裝置212：半導體基板212A：基板214、214A：陣列區216、216A：接觸區218、218A：疊層220、220A、220B：有源層222、222A：絕緣層224、224A、224B：層間導體226、226A：著陸區227B：位置228：凹槽230：上表面232：第一側233：角度234：第二側235：底部236：斜面間隙壁240：導電材料242：導電條244：間隙245：層間介電／層間介電填充247：第一朝上延伸部248：第二朝上延伸部250、1059：位線251：區塊255：接地選擇線／柵極選擇線256：字符串選擇線257：銳角258、259：平面260：平面視圖位置262：絕緣間隙壁266：區域268：位置270：絕緣材料具體實施方式下述說明一般將參考具體構造實施例及方法。吾人應理解到并未意圖將本發明限制于詳細揭露的實施例及方法，但本發明可能通過使用其他特征、元件、方法及實施例而實行。較佳實施例是被描述以說明本發明，而非限制其由下述權利要求范圍所定義的范疇。熟習本項技藝者將認定針對下述說明的各種等效變化。各種實施例中的相同元件通常以相同的參考數字表示。又，除非另有說明，否則專門用語絕緣體及導體表示電氣絕緣體及導電體。圖1為一種3DNAND存儲器陣列結構的立體圖。為了說明的目的，從此圖移除絕緣材料以露出額外結構。舉例而言，絕緣層是在疊層中的半導體條(例如112-115)之間被移除，且在半導體條的疊層之間被移除。多層陣列是形成于一絕緣層上，并包括多條字線125-1WL、...、125-NWL，其與多個疊層等向性地形成。多個疊層包括半導體條112、113、114、115。相同平面中的半導體條是通過階梯結構(亦稱為位線結構)而電性耦接在一起。應用至偶數存儲器頁(evenmemorypage)時，從整體結構的背面到前面，所顯示字線編號從1上升至N。對奇數存儲器頁(oddmemorypage)而言，從整體結構的背面到前面，字線編號從N遞減至1。階梯結構112A、113A、114A、115A終結在此結構的每個有源層中的半導體條(例如半導體條112、113、114、115)。如圖中顯示的，這些階梯結構112A、113A、114A、115A被電連接至不同的位線，以供連接至譯碼電路，用于選擇此陣列之內的平面。這些階梯結構112A、113A、114A、115A可以于定義多個疊層體的同時被圖案化。階梯結構102B、103B、104B、105B終結半導體條(例如半導體條102、103、104、105)。如圖中顯示的，這些階梯結構102B、103B、104B、105B被電連接至不同的位線，以供連接至譯碼電路，用于選擇此陣列之內的平面。這些階梯結構102B、103B、104B、105B可以于定義多個疊層體的同時被圖案化。任何半導體條的既定疊層被耦接至階梯結構112A、113A、114A、115A或階梯結構102B、103B、104B、105B，而非兩者。疊層的半導體條具有位線端至源極線端方向或源極線端至位線端方向的兩個相反方向的其中一個。舉例而言，疊層的半導體條112、113、114、115具有位線端至源極線端方向；而疊層的半導體條102、103、104、105具有源極線端至位線端方向。在一替代方法中，此方塊的一個有源層中的所有半導體條可終結于相同的階梯式結構中。此疊層的半導體條112、113、114、115于一端由階梯結構112A、113A、114A、115A所終結，通過SSL柵極結構119、接地選擇線GSL126、字線125-1WL至125-NWL、接地選擇線GSL127，而于另一端由源極線128所終結。此疊層的半導體條112、113、114、115并未到達階梯結構102B、103B、104B、105B。此疊層的半導體條102、103、104、105于一端由階梯結構102B、103B、104B、105B所終結，通過SSL柵極結構109、接地選擇線GSL127、字線125-NWL至125-1WL、接地選擇線GSL126，而于另一端由一源極線所終結(被圖的其他部分遮住)。此疊層的半導體條102、103、104、105并未到達階梯結構112A、113A、114A、115A。一層存儲器材料使字線125-1WL至125-NWL與半導體條112-115及102-105分離。接地選擇線GSL126及GSL127是與多個疊層(類似于字線)等向性地形成。每個疊層的半導體條于一端由階梯結構所終結，而于另一端由一源極線所終結。舉例而言，疊層的半導體條112、113、114、115于一端由階梯結構112A、113A、114A、115A所終結，而于另一端上由源極線128所終結。于圖的近端，每隔一個疊層的半導體條是由階梯結構102B、103B、104B、105B所終結；而每隔一個疊層的半導體條是由一單獨的源極線所終結。于圖的遠程，每隔一個疊層的半導體條是由階梯結構112A、113A、114A、115A所終結；以及每隔一個疊層的半導體條是由一單獨的源極線所終結。位線及字符串選擇線是形成于圖案化導體層(例如金屬層ML1、ML2以及ML3)中。晶體管是形成于半導體條(例如112-115)與字線125-1WL至125-NWL之間的相交點。在這些晶體管中，半導體條(例如113)作為此裝置的通道區。半導體條(例如112-115)可作為柵極介電層(gatedielectric)以供晶體管用。字符串選擇結構(例如119、109)是在定義字線125-1WL至125-NWL的相同的步驟期間被圖案化。晶體管是形成于半導體條(例如112-115)與字符串選擇結構(例如119、109)之間的相交點。這些晶體管作為耦接至譯碼電路的字符串選擇開關，用于選擇此陣列中的特定疊層。在一替代方法中，有源層是被圖案化成為字線，且在疊層體之間的通道可以是垂直的。舉例而言，參見共同擁有的美國專利申請公開號2012／0182808，申請日為2011年1月19日，名稱為″存儲器裝置，及其制造方法與操作方法(MemoryDevice，ManufacturingMethodAndOperatingMethodOfTheSame)″，發明人為Hang-TingLue及Shi-HungChen，在此提出以作參考。圖1所顯示的3D存儲器裝置使用手指VG(垂直柵極)，類似共同擁有的美國專利公開號2012／0182806，申請日為2011年4月1日，名稱為″具有交替存儲器字符串方向及字符串選擇結構的3D陣列的存儲器架構(MemoryArchitectureof3DArrayWithAlternatingMemoryStringOrientationandStringSelectStructures)″，發明人為Shih-HungChen及Hang-TingLue。垂直柵極(VG)結構及其他3D結構可通過使用非常薄的薄膜有源層(例如1至10毫微米厚)而被制出，可能是協助解決某些問題的一個解決方法。然而，使用這樣的薄膜有源層會造成層間導體連接至著陸區這方面的問題和挑戰。與完成接觸至非常薄的薄膜有源層相關的問題，將參考圖2及2A圖并討論如下。圖2為包括一基板212A的一IC裝置210A的一部分的簡化剖面圖，此基板包括一陣列區214A及一接觸區216A。有源層220A及絕緣層222A的一交替疊層218A覆蓋于陣列區與接觸區上面。層間導體224A延伸至有源層220A的著陸區226A。圖2A為一影像，其顯示當有源層220B的厚度較薄時，一層間導體224B能完全通過一有源層220B；這樣做可完成制造上關鍵的步驟，且可能將接觸區限制至層間導體224B之周邊。為了透視層間導體224B及有源層220B的相對尺寸，位于圖2A的左下角的線為50nm長。除了通過有源層220B以外，薄膜有源層220B與層間導體224B接觸的部份，會形成硅化物，則會導致由硅的消耗所產生的孔洞(void)的問題。這個問題是顯示于位置227B，其顯現為一較亮的區域，藉以指出有源層220B之內的硅的消耗。以致縮小有源層220B與層間導體224B之間的接觸區。例如，當層間導體224B中的鎢接觸有源層220B中的硅時。薄膜的硅層于接觸區形成硅化鎢時被消耗而導致孔洞。圖3-圖13顯示工藝步驟的一個例子，用于層間導體224于接觸區216的連接至著陸區226。圖3為一基板212的俯視平面圖，基板212包括位在一凹槽228(未標示)的接觸區216(未標示)的任一側上的第一與第二陣列區214。接觸區216是通過一凹槽228而形成，凹槽228從基板的一上表面230延伸進入基板212中。圖3A及圖3B是沿著圖3的線3A-3A以顯示沿著第一側232的剖面圖，而沿著圖3的線3B-3B以顯示沿著第二側234的剖面圖，并顯示凹槽228。凹槽228是通過兩對側的第一側232，通過連接第一側的兩對側的第二側234，以及通過底部235而被定義。圖4-圖4B顯示在沿著第一側232形成一斜面間隙壁236之后的圖3-圖3B的結構，以能使凹槽228由實質上垂直的第二側234以及由斜面間隙壁236所建立的傾斜的第一側232所定義。斜面間隙壁236的表面相對于鉛垂線向下傾斜一角度233。關于斜面間隙壁236的材料的選擇是部分通過用于形成斜面間隙壁236的期望工藝而決定。在一個例子中，斜面間隙壁為多晶硅，但亦可使用其他材料，例如其他半導體或金屬。傾斜輪廓可通過使用各種技術而做出。一項技術使用光刻以做出傾斜輪廓。例如，當以圖3A及圖3B的凹槽228(具有垂直側)的溝槽開始時，將一光刻膠涂敷至大部分的陣列區214以保護第二側234同時使第一側232曝光。之后接著一非等向性刻蝕，或以某些離子轟擊刻蝕，用于在第一側232上形成傾斜輪廓。另一項技術使用一刻蝕工藝。一刻蝕止擋層(例如一氮化層)是沉積在像凹槽228的溝槽的底部235上。在刻蝕止擋層沉積之后，一種例如多晶硅的材料是沉積在凹槽228之內。在凹槽228內的大部分材料是被移除，而沿著界定凹槽228的所有四個側232、234留下類似于斜面間隙壁236的一斜面間隔層。通過使用一光刻膠掩模及適當的刻蝕步驟，沿著第二側234的斜面間隔層是被移除，只沿著第一側232留下斜面間隙壁236。圖5-圖5B顯示在一絕緣層222的等向性地沉積，接著相當厚的一層導電材料240的等向性地沉積之后的圖4-圖4B的結構。在一個例子中，絕緣層222為一種氧化物(例如二氧化硅)；亦可使用例如SiN、SiON及A12O3的其他材料。絕緣材料亦可以是多層，例如氧化硅／氮化硅／氧化硅(ONO)、氧化硅／高k介電／氧化硅(O／high-k／O)。于此例子，導電材料240為摻雜的多晶硅(使用例如As、P的摻質)，但是亦可譬如使用例如單一金屬或金屬(包括Al、Cu、W、Ti、Co、Ni)的組合的材料。導電材料240亦可是例如TiN／TaN／A1Cu的金屬化合物，或例如大量摻雜的硅化物(包括TiSi、CoSi)的半導體化合物。圖5中的虛線表示圖3的側232、234的位置。圖6-圖6B顯示在導電材料240的一非等向性刻蝕之后的圖5-圖5B的結構。這樣做可從在底部235之上，在凹槽228之內以及在陣列區214的上表面230上面的水平表面移除部分導電材料240。傾斜的第一側232是以角度233傾斜，角度233是大到足以確保導電材料240亦在非等向性刻蝕期間從傾斜的第一側232被移除。角度233主要取決于用于斜面間隙壁236的特殊材料與所使用的非等向性刻蝕。然而，屬于非等向性刻蝕的方向性特征的非等向性導致側壁間隙壁的形成在有源層的朝上延伸部上，藉以沿著第二側234提供大致上垂直地延伸的導電材料240的導電條242。導電材料240是完全從傾斜的第一側232被移除，如圖6A所示，而在圖6B中，導電條242是顯示位于第二側234。之后接著的是虛線所顯示的一有源層220的等向性地沉積，其遵循絕緣層222及導電條242的輪廓。有源層220為一種半導體或導電材料(例如多晶硅)，但亦可使用例如如上所述關于導電材料240的其他材料。一種替代順序可被使用于有源及絕緣層220、222的沉積。此外，導電條242可通過除在定義凹槽228的所有表面上沉積導電材料240之外而建立。舉例而言，導電條242可通過圖案化刻蝕而非側壁間隙壁工藝，或通過其他技術而建立。圖7-圖7D顯示在重復圖5-圖6B的沉積及刻蝕步驟以后的圖6的結構，用于建立覆蓋于陣列區214與接觸區216上的交替疊層的有源層220及絕緣層222的一疊層體218。圖7A-圖7D為相對于圖7的放大剖面圖。層220、222的疊層體218等向性地延伸在陣列區214的上表面230上面，且亦等向性地延伸在凹槽接觸區216上面，其是在底部235、傾斜的第一側232與第二側234上面。圖7-圖7A表示在凹槽228之內的有源層220及絕緣層222的疊層體218已被切割，以能使一間隙244將疊層體分割成左右側。分開凹槽228內的有源層220及絕緣層222允許使用兩個第二側234供單元的不同區塊(如以圖8中的區塊251所顯示)用。疊層體218包括分別沿著第一側232與第二側234之在凹槽228之內的有源層220的第一朝上延伸部247與第二朝上延伸部248。疊層體218的建立然后接著以一絕緣材料(例如氧化硅)覆蓋此結構。圖8為在刻蝕有源層220及絕緣層222的疊層體218以在陣列區214中建立局部位線250及源極線252的層以后的圖7的兩個并列結構的簡化俯視平面圖。于某些例子中，同時刻蝕整個疊層體218。相同的刻蝕圖案可能會或可能不會用于局部位線250的每個區塊251。處理步驟一般并未影響接觸區216。于某些例子中，源極線252可對應至圖1中的源極線128。位線250為在有源層之內的局部位線。如以下更詳細討論的，層間導體224是用于將局部位線250的層連接至全局位線(未顯示)，例如顯示為一般從圖1中的左上朝右下延伸的最上面的元件的全局位線。圖9顯示在陣列區214之內建立字線254之后的圖8的結構的俯瞰圖。字線254對應至圖1中的字線125-1至125-N。又于一端建立的是一條柵極選擇線255，而于相反端建立的是一條字符串選擇線256。接地選擇線255是對應至圖1的接地選擇線126、127，并用于將源極線252連接至局部位線250。字符串選擇線256是對應至圖16中的字符串選擇線1064。于此例子中，使用有源層220以形成局部位線。于其他例子中，可使用有源層220來建立源極線而非位線。在形成圖9的結構之后，參見圖10，一層間介電填充245是形成在陣列區214及接觸區216上面。層間介電245可以是例如氧化硅的一絕緣體或如上參考絕緣層222所述。如以下所討論的，接觸通道可形成于層間介電245中以露出由第一朝上延伸部247與他們相鄰的導電條242所建立的著陸區226。通道可以以層間導體填滿。如上所述，包括全局位線、字符串選擇線等等的陣列區結構可形成在層間介電上面并與層間導體接觸。圖10為包括接觸區216的圖9的一部分結構的放大俯瞰或布局圖。圖10顯示關于圖11所顯示的層間導體224的平面視圖位置260。圖11為顯示由導電條242及相鄰的有源層220的朝上延伸部247所建立的著陸區226的圖10的一部分結構的剖面圖。垂直導電條242具有在于凹槽的不同深度接觸疊層的各個有源層的凹槽中的多個下側，并具有名義上位于沿著平面258、259的多個上側，于此“名義上”意味著它們是在工藝的限制之內以及在制造變化之內位在平面上。導電條被設計成用于連接或提供接觸著陸區，以供于凹槽的不同深度的對應的有源層通過層間導體224連接至覆蓋的導體。絕緣間隙壁262是形成于有源層220中，位于覆蓋于著陸區226上的位置。這樣做的一種方法是用于為每個層間導體224形成一通道，以能使其通過層間介電245及通過覆蓋于著陸區226上的有源層220。之后接著氧化或氮化通道的有源層220的表面，用于從有源層的氧化材料建立絕緣間隙壁262。如圖11所示，層間導體與導電條接觸，層間導體具有一標稱寬度(nominalwidth)，于此“標稱”意味著在工藝的限制之內以及在制造變化之內具有所命名的寬度。雖然未顯示于這張圖中，但是有源層可以比那個標稱寬度來的更薄。然而，這些導電條于它們的上側可具有一間距(從一條導電條的中心至其相鄰的導電條的中心的距離)，其至少與層間導體的標稱寬度一樣大，或大于層間導體的標稱寬度。這提供顯著的對準裕度，藉以簡化結構的制造，即使對可能是大約十或二十毫微米(或更小)厚的有源層而言，其可被視為一臨界厚度。于此臨界厚度下，欲通過使用一垂直通道完成接觸至個別的有源層，且形成結構是具有合理的可靠度，是非常難以達到的。或者，通道可以與一絕緣層成一直線以建立絕緣間隙壁262。導電材料接著被沉積在通道之內以通過層間介電245、通過絕緣間隙壁262中的開口部，并向下至著陸區226以建立層間導體224。因此，層間導體224延伸通過層間介電245、通過覆蓋的有源層220并向下至著陸區226。依此方式，層間導體224接觸相關的著陸區226，但是與覆蓋的有源層220電性絕緣。在一個使用有源層220以形成局部位線的實施例中，層間導體224將供局部位線250用的著陸區226連接至全局位線(未顯示)。于此例子中，在接觸區216之內的著陸區226沿著兩個不同的平面258、259延伸，每個平面258、259與上表面230夾出一銳角257。因此，于此例子中，導電條242的上端相對于上表面230是位于不同水平面。圖12-圖15顯示一替代圖10-圖11所顯示的例子，關于層間導體224如何連接至著陸區226。圖12為圖9的結構的中央部分的放大視圖，其顯示接觸區216但以虛線畫出待被刻蝕的一區域266的輪廓。圖13為在刻蝕區域266之后，沿著圖12的線13-13的剖面圖。在刻蝕區域266之后，所有的著陸區226沿著被配置實質上平行于上表面230的單一平面延伸。因此，于此例子中，垂直導電條242具有在于凹槽中的不同深度接觸疊層的各自的有源層的凹槽中的多個下側，并具有名義上位于單一平面中的多個上側。導電條是被設計成用于連接或提供接觸著陸區，以供于凹槽的不同深度的對應的有源層通過層間導體224連接至覆蓋的導體。圖14顯示圖13的結構，但表示位于將建立層間導體224的位置268。圖15顯示在使一絕緣材料270沉積在圖13的刻蝕出的區域266內之后的圖13及圖14的結構。導電條242的上端提供接觸著陸區226以供覆蓋的層間導體224連接至對應的有源層220。接觸著陸區226是位于相對于基板212的上表面230的相同水平面，從而平行于上表面230。絕緣材料270的一例為二氧化硅，但亦可使用如上所述關于絕緣層222的其他絕緣材料。然后形成開口部通過絕緣材料270接著形成層間導體224通過絕緣材料270向下至著陸區226。雖然圖12-圖15所說明的程序需要一額外掩模以建立區域266，但與關于圖10及圖11所說明的程序比較而言，在接觸著陸區226與未被選取的絕緣層222之間的絕緣，利用圖12-圖15的程序可以變得更大。圖16為包括一3DNAND存儲器陣列的一集成電路的示意圖。集成電路1075包括在一個半導體基板212上的一3DNAND閃存陣列。基板212包括一陣列區214與一凹槽接觸區216，而交替疊層的有源層220及絕緣層222的一疊層體218位于陣列區214及凹槽接觸區216兩者。一列譯碼器1061耦接至多條字線1062，并沿著存儲器陣列1060的列來排列。一行譯碼器1063耦接至多條SSL線1064(包括字符串選擇結構)，其沿著對應于存儲器陣列1060中的疊層的行來排列，用于讀取及編程來自陣列1060中的存儲器單元的數據。一平面譯碼器1058是通過位線1059而耦接至存儲器陣列1060中的多個平面。在總線1065上的地址被供應給行譯碼器1063、列譯碼器1061及平面譯碼器1058。于此例子中，方塊1066中的感測放大器及數據輸入結構是通過數據總線1067而耦接至行譯碼器1063。數據是通過數據輸入線1071而從集成電路1075上的輸入／輸出端或從集成電路1075內部或外部的其他數據源被供應給方塊1066中的數據輸入結構。在所顯示的實施例中，其他電路1074被包括在集成電路上，例如一通用處理器或特殊用途的應用電路，或提供由NAND閃存單元陣列所支持的系統單芯片(system-on-a-chip)功能性的模塊的組合。數據是通過數據輸出線1072而從方塊1066中的感測放大器被供應給集成電路1075上的輸入／輸出端，或供應給集成電路1075內部或外部的其他數據目標。通過使用偏壓配置狀態機器1069被實施于此例子中的一控制器，控制通過方塊1068中的單一或多重電壓源所產生或提供的偏壓配置電源電壓(例如讀取、擦除、編程、擦除確認及編程驗證電壓)的施加。控制器可能通過使用如已知技藝已知的特殊用途的邏輯電路而被實施。在替代實施例中，控制器包括一通用處理器，其可能被實施在相同的集成電路上，其執行一計算機程序來控制此裝置的操作。在又其他實施例中，特殊用途的邏輯電路及一通用處理器的組合可能被利用于控制器的實行。上述說明可能已使用例如之上、之下、頂端、底部、在上面，在下面等等的專門用語。這些專門用語可能使用于說明及權利要求范圍中以協助理解本發明，且不具有限制意義的用途。任何及所有專利申請及印刷出版物上文提到的系并入作參考。雖然參考上述較佳實施例及例子揭露了本發明，但吾人應理解到這些例子系意圖成為例示而非限制意義。期待熟習本項技藝者在本發明的精神以及隨附權利要求范圍的范疇之內將想到這些修改及組合。