電壓V3”)表示其中陣列內的一半MRAM單元具有約等于或小于電壓電平V3的擊穿電壓Vbr的電壓電平。
[0041 ] 作為一個實例，曲線圖400展示表示MRAM單元陣列內的第一MRAM單元的擊穿電壓的擊穿電壓Vbri。在這種情況下，擊穿電壓Vbri小于電壓V3，但大于陣列的最小擊穿電壓Vi。因此，施加等于或大于電壓VBR1的信號線電壓VSL將致使第一 MRAM單元擊穿且使其邏輯狀態從高電阻“1”狀態過渡到低電阻“0”狀態。
[0042]作為另一實例，曲線圖400展示表示MRAM單元陣列內的第二MRAM單元的擊穿電壓的擊穿電壓VBR2。在這種情況下，擊穿電壓VBR2大于電壓V3，但小于陣列的最大擊穿電壓V2。因此，施加等于或大于電壓VBR2的信號線電壓VSL將致使第二 MRAM單元使其邏輯狀態從高電阻“1”狀態過渡到低電阻“0”狀態。
[0043]可觀察到，將電壓VBR1施加到第二MRAM單元的信號線不會致使第二 MRAM單元擊穿且過渡邏輯狀態，因為電壓Vbri小于第二 MRAM單兀的所需擊穿電壓Vbr2。相反地，將電壓Vbr2施加到第一 MRAM單元的信號線將致使第一 MRAM單元過渡邏輯狀態，因為電壓VBR2大于第一MRAM單兀的所需擊穿電壓Vbri。
[0044]特別地，將小于％的信號線電壓Vsl電平施加到陣列內的MRAM單元并不確保所述特定MRAM單元將擊穿且過渡狀態，因此理論上所述MRAM單元可具有超過所施加的信號線電壓Vsl的擊穿電壓Vbr。因此，將大于￥1但小于V2的電壓電平施加到陣列中的所有MRAM單元的信號線將致使一些MRAM單元擊穿且過渡邏輯狀態，而陣列中的其它MRAM單元不會擊穿且過渡邏輯狀態。
[0045]圖5及6說明根據本發明的一個方面的MM裝置502的MM陣列500，例如，MRAM單元的陣列。具體來說，圖5說明其中陣列500處于初始狀態，使得陣列500中的MRAM單元502都未擊穿且因此所有都處于高電阻狀態(即，邏輯狀態“1”)的情況。(應注意，單元502處于平行定向(參看圖3A)還是反平行定向(參看圖3B)是不相關的，因為這兩者在本文中視為高電阻/邏輯狀態“1”)。圖6說明在信號線電壓VSL已施加到陣列500中的所有MRAM單元502之后的相同陣列500，其中電壓VSL大于Vi電壓值，但小于圖4中所展示的V2電壓值。舉例來說，所施加的信號線電壓Vsl可等于第三電壓V3值。
[0046]因此，陣列500中的部分單元502而不是所有單元502將擊穿且使邏輯狀態從“1”過渡到“0”。由于個別MRAM單元502的特定擊穿電壓Vbr值實質上是隨機的，因此不可預測哪些特定MRAM單元502將改變邏輯狀態。陣列的MRAM單元502的所得邏輯狀態值表示對用于所施加的信號線電壓的特定MRAM單元陣列唯一的隨機結果。舉例來說，即使將相同信號線電壓Vsl施加到制造成與圖5及6中所描繪的陣列500相同的另一MRAM單元陣列，另一MRAM單元陣列的所得邏輯狀態值也將不同，因為陣列中的每個MRAM單元具有陣列之間不同的隨機且唯一的擊穿電壓Vbr。也就是說，給定相同信號線電壓VSL，即使擊穿且改變狀態的陣列中的特定MRAM單元被制造成相同的，它們在不同電子裝置上也將不同，因為所述MRAM單元在原子/微觀層面上從不完全相同。
[0047]圖7說明根據一個方面的使用基于MRAM的PUF的示范性詢問-響應系統。可在基于MRAM的PUF處接收到包含MRAM單元地址信息的詢問。也就是說，詢問可指定將讀取哪些MRAM單元地址位置。在所說明的實例中，詢問702指定待讀取的MRAM陣列500的所述地址位置{(2,3),(3,1),(1,1),(1,2)} JRAM陣列500已供應有使一些單元的邏輯狀態從初始高電阻狀態“1”(例如，第一邏輯狀態)過渡到低電阻狀態“0”(例如，第二邏輯狀態)的信號線電壓Vsl。響應于704詢問702，讀取/檢索MRAM單元地址位置的邏輯狀態。從111^1單元502讀取的所得邏輯狀態是對所發布詢問702的響應704。所得邏輯狀態是唯一的，因為給定相同詢問(例如，施加相同信號線電壓VSL及相同MRAM單元地址位置讀取請求)，即使其它MRAM單元陣列嘗試制造成相同的，所述陣列也會由于不可控制的制造變化而在其邏輯狀態響應上改變。
[0048]作為一個實例，響應704可用作唯一地識別容納MRAM單元陣列500的電子裝置及/或集成電路的密碼密鑰。作為另一實例，響應704可用作密碼安全算法中的隨機唯一密鑰，例如，公共-私有密鑰加密算法中的私有密鑰。
[0049]圖8說明根據本發明的另一方面的MRAM單元800的示意圖。除了圖8的MRAM單元800不具有AFM釘扎層308(參看圖3A、3B、3C)之外，MRAM單元800與圖3A、3B及3C的MRAM單元300相同。參考圖8，MRAM單元800包含自由層802、參考層804及隧道結層806。參考層804包含第一鐵磁層805及第二鐵磁層807。由于MRAM單元800缺少AFM釘扎層，因此第一鐵磁層805及第二鐵磁層807的磁極性(盡管總是彼此相反)可不被設定至一個特定定向(S卩，所述磁極性在圖8中可指向左或右)。但是不管缺少的AFM釘扎層如何，自由層802的磁極性仍可與第一鐵磁層805的磁極性反平行或平行。清除AFM釘扎層可有助于減少成本及簡化制造。MRAM單元800可以與圖3A、3B、3C、4、5、6及7中描述的MRAM單元相同的方式使用。
[0050]圖9說明根據本發明的另一方面的MRAM單元900的示意圖。除了圖8的MRAM單元900不具有AFM釘扎層308(參看圖3A、3B、3C)或第二鐵磁層307之外，MRAM單元900與圖3A、3B及3C的MRAM單元300相同。參考圖9，MRAM單元900包含自由層902、參考層904及隧道結層906。參考層904僅包含第一鐵磁層905且不包含第二鐵磁層。由于參考層904僅包含單個層，因此自由層902及第一參考層905將總是具有相反(S卩，反平行)磁極性。清除AFM釘扎層及第二鐵磁層可有助于減小成本及簡化制造。MRAM單元900可以與圖3B、3C、4、5、6及7中描述的MRAM單元相同的方式使用。
[0051 ]圖10說明根據一個方面的用于實施基于MM的PUF的方法的流程圖1000。首先，提供金屬-絕緣體-金屬(ΜΠΟ裝置的陣列，其中MM裝置各自經配置以表示第一電阻邏輯狀態及第二電阻邏輯狀態中的一者且至少多個MM裝置初始地處于第一電阻邏輯狀態1002。此外，MIM裝置中的每一者具有大于第一電壓％且小于第二電壓％的隨機擊穿電壓VBR，并且擊穿電壓Vbr表示致使MM裝置的薄絕緣體層擊穿且使MM裝置從第一電阻邏輯狀態過渡到第二電阻邏輯狀態的電壓電平。第一電阻邏輯狀態還具有大于第二電阻邏輯狀態的電阻。接下來，將信號線電壓Vsl施加到Μ頂裝置中的每一者以致使多個MM裝置的至少一部分隨機擊穿且從第一電阻邏輯狀態過渡到第二電阻邏輯狀態，其中信號線電壓Vsl大于第一電壓％且小于第二電壓V21004。隨后，向MM裝置的陣列發送詢問，所述詢問讀取陣列中的選定MM裝置的邏輯狀態1006。接下來，從MM裝置的陣列中獲得對所述詢問的響應，所述響應包含陣列中的選定Μ頂裝置的邏輯狀態1008。
[0052]示范性電子裝置
[0053]圖11說明用于可包含本文中描述的基于MRAM的PUF的電子裝置1100的硬件實施方案的示范性示意框圖。電子裝置1100可為移動電話、智能電話、平板計算機、便攜式計算機及或具有電路的任何其它電子裝置。電子裝置1100可包含通信接口 1110、用戶接口 1112及處理系統1114。處理系統1114可包含處理電路(例如，處理器)1104、存儲器電路(例如，存儲器)1105、計算機可讀存儲媒體1106、總線接口 1108及總線1102。處理系統1114及/或處理電路1104可經配置以執行上文描述的步驟、功能及/或過程中的任一者及還執行圖10中所描繪的那些步驟。
[0054]處理電路1104可為經調適以處理電子裝置1100的數據的一或多個處理器(例如，第一處理器等)。舉例來說，處理電路1104可為充當用于執行圖10及本文中描述的包含圖4至7的其它圖中描述的步驟中的任一者的裝置的專用處理器，例如，專用集成電路(ASIC)。
[0055]處理電路1104的實例包含微處理器、微控制器、數字信號處理器(DSP)、現場可編程門陣列(FPGA)、可編程邏輯裝置(PLD)、狀態機、門控邏輯、離散硬件電路及經配置以執行貫穿本發明描述的各種功能的其它合適的硬件。處理電路1104也負責管理總線1102及執行存儲于計算機可讀存儲媒體1106及/或存儲器1105的軟件。所述軟件在由處理電路1104執行時致使處理系統1114執行上文相對于圖9及本文中描述的包含圖4至7的其它圖描述的各個功能、步驟及/或過程。計算機可讀存儲媒體1106可用于存儲由處理電路1104在