專利名稱：絕緣體上硅高壓器件結構的制作方法
技術領域：
本發明涉及半導體器件，并且更具體地涉及一種薄層絕緣體上硅(SOI)高壓器件結構，其采用多個三維金屬氧化物半導體(MOS)電容器結構以便獲得漂移電荷的多維耗盡來改善寬范圍施加電壓上的擊穿電壓特有的“導通”電阻品質因數(breakdown-voltage specific“on”resistance figure-of-merit)。
已經存在各種SOI高壓器件結構，其中采用場板結構和漂移區摻雜來提高擊穿電壓特有的“導通”電阻品質因數。在體硅技術中，利用溝槽器件結構就已經獲得了低壓應用下改善的“導通”電阻。其它薄層高壓器件已經提高了電流驅動能力。
最近，通過將定形的PN結插入器件的梯度摻雜的漂移區中，已獲得了漂移區中的多維耗盡。因此，器件就能夠承受漂移區中較高電荷水平下的高壓，而不需要大范圍的熱氧化工藝步驟。然而，存在一種替換結構，其中可以采用MOS電介質來承受較高的持續電場。采用這種結構就可以提高擊穿電壓特有的“導通”電阻品質因數。
本發明期望一種薄層絕緣體上硅(SOI)高壓器件，該高壓器件包括半導體襯底和三維MOS多電容器結構，該結構形成可耗盡漂移區。三維MOS多電容器結構包括平行的薄的條紋的幾何圖形，SOI條紋，其中每個SOI條紋在縱向上分別由形成在半導體襯底上的相應的介電層限定，和在相應介電層之上重疊的且在縱向限定相鄰SOI條紋的相鄰介電層之間的導電多電容器場板層。
現在，將利用實例并參照附圖描述本發明的實施例，其中

圖1說明本發明的漂移區的三維MOS多電容器結構。
圖2說明沿圖1實施例的平面1-1的剖面圖。
圖3A說明采用圖1的三維MOS多電容器結構的本發明的橫向擴散的金屬氧化物半導體(LDMOS)器件結構的頂視圖。
圖3B說明采用圖1的三維MOS多電容器結構的本發明的LDMOS器件結構的頂視圖的替換實施例。
圖4說明本發明的三維MOS多電容器結構的替換實施例。
現在，參照圖3A，一種為了在薄層SOI器件100、例如但不限于LDMOS器件中獲得多維耗盡的替換方法是在漂移區中插入MOS場板多電容器結構110，對該漂移區施加偏壓來使漂移電荷耗盡。這與現有技術相比對器件性能具有相同效果，現有技術為規定的擊穿電壓在漂移區中提供更高水平的摻雜。MOS場板多電容器結構110與PN結耗盡方法相比的優點在于，MOS電介質可以承受擊穿之前的較高的電場強度。這就意味著(理想地)MOS場板多電容器模式應當具有較好的擊穿電壓特有的“導通”電阻品質因數。
現在參照圖1和2，以下將詳細地描述實例性的MOS場板多電容器結構10。如示出的實例性的MOS場板多電容器結構10包括兩個平行且并置的MOS電容器20a和20b。然而，可以提供任何數量平行且并置的MOS電容器。圖3A的MOS場板多電容器結構110包括多于兩個的MOS電容器，此后將更加詳細地進行描述。
MOS場板多電容器結構10包括多個SOI條紋(stripe)16a和16b，每個SOI條紋被單獨地封閉，密封或分別由布置在半導體襯底12，例如但不限于硅襯底，上的介電層22a和22b限定。半導體襯底12可以具有N型導電類型或P型導電類型的任何一種導電類型。
介電層22a具有布置在半導體襯底12上的底部周界表面24a和限定SOI條紋16a的上部、底部和縱向外周界表面的其內周界表面26a、26b、26c和26d。同樣地，介電層22b限定SOI條紋16b。在實例性的實施例中，介電層22a和22b由二氧化硅、也稱為“氧化物”形成。然而，可以采用具有低介電常數的任何電介質。
介電層22a由其上設置有SOI條紋16a的埋置絕緣層28a和在SOI條紋16a之上且沿SOI條紋16a縱向設置的上絕緣層28b組成。SOI條紋16a的形式為具有比埋置的絕緣層28a和上絕緣層28b的寬度更短的寬度的幾何形狀條紋或帶。下面，將結合制造工藝來描述SOI條紋16a、埋置的絕緣層28a和上絕緣層28b的厚度。由于SOI條紋16a具有比埋置的絕緣層28a和上絕緣層28b更短的寬度，因此SOI條紋16a的上和側周界表面就由上絕緣層28b縱向限定，而底表面由埋置絕緣層28a鄰接。同樣地，介電層22b由埋置絕緣層28a’和上絕緣層28b’組成。
MOS場板多電容器結構10還包括導電的多電容器場板層30，其縱向疊加在介電層22a和22b頂部上并在縱向限定相鄰SOI條紋16a和16b的相鄰介電層22a和22b之間。
更具體地，導電的多電容器場板層30包括多個縱向分隔場板32a、32b、32c和上縱向場板38。在本實例性實施例中，為了理解，示出了分別分隔SOI條紋16a和16b以及它們相應的介電層22a和22b的場板32b。然而，場板32a和32c還可以分隔其它相鄰的介電層，這將參照圖3A和3B更加詳細地進行描述。此外，縱向分隔場板的數量取決于SOI條紋的數量。
多個縱向分隔場板32a、32b和32c的長度稍微短于介電層22a和2 2b的長度。因此，如圖3A中明顯地看出，多個縱向分隔場板32a、32b和32c的端部邊緣與介電層疊，該電介質可以是介電層22a和/或介電層22b的一部分。
根據上述觀點，可以容易地看出，MOS場板多電容器結構10包括MOS電容器20a和MOS電容器20b，MOS電容器20a以縱向分隔場板32a和32b、SOI條紋16a和介電層22a體現，MOS電容器20b以縱向分隔場板32b和32c、SOI條紋16b和介電層22b體現。此外，由于MOS電容器20a和20b并置公共場板，就是說，由此共用上縱向場板38。場板32a、32b、32c和38由金屬材料或多晶硅材料形成。在圖1和2的實施例中，縱向分隔場板32a、32b和32c在通孔(路徑)42中向下延伸至半導體襯底12并且與半導體襯底12形成電短路。通常，在向下延伸至半導體襯底12的縱向分隔場板32a、32b和32c之間存在歐姆連接。
總之，每個SOI條紋16a和16b完全被MOS場板電容器20a和20b縱向包圍，通過依次淀積電介質和導電的多電容器場板層30來規定MOS場板電容器20a和20b。換句話說，SOI條紋16a和16b的端部外周界表面并不分別被介電層22a和22b和導電的多電容器場板層30界定。而且，在實例性的實施例中，介電層22a和22b的端部外周界表面不被導電的多電容器場板層30界定。在剖面方面，單個MOS場板電容器20a或20b的導電的多電容器場板層30通常具有倒置的“U”形。
在實例性的實施例中，SOI條紋16a的幾何形狀(在圖2的剖面圖中示出)不必為方形或矩形。可替換地，還可以采用其它幾何圖形，例如但不限于圓形或柱形的幾何圖形，只要SOI條紋16a和導電的多電容器場板層30的剖面為類似的剖面并且為共中心比例即可。在實例性的實施例中，埋置絕緣層28a的厚度T1基本上與上絕緣層28b的厚度T2相同。SOI條紋16a的厚度T3對中在埋置絕緣層28a和上絕緣層28b之間。同樣地，SOI條紋16b對中在埋置絕緣層28a’和上絕緣層28b’之間。
與現有技術相比，對于相同的擊穿電壓，三維MOS多電容器結構10的優點是在漂移區中較高的電荷梯度。雖然不希望受理論的約束，但三維MOS多電容器結構10在特有的“導通”電阻和飽和電流方面得到了改善。
下面，將詳細描述三維MOS多電容器結構10的制造工藝。
制造工藝的步驟1，包括對于特定的施加電壓選擇埋置絕緣層28`和SOI層16(其包括以剖視示出的實線1和線1`之間的區域)的厚度T1和T3。最初，SOI層16在埋置絕緣層28`之上延伸。在實例性的實施例中，對于700V的施加電壓，SOI層16具有1.0微米的厚度(T3)，并且埋置絕緣層28`具有3.0微米的厚度(T1)。
制造工藝的步驟2，包括用梯度電荷輪廓摻雜SOI層16，以在漂移區中設置所需的單調電場。
制造工藝的步驟3，包括各向異性腐蝕SOI層16，以在埋置絕緣層28’的上表面上形成單獨的SOI條紋16a和16b。
制造工藝的步驟4，包括隨后淀積電介質，以形成上絕緣層28。
制造工藝的步驟5，包括在上絕緣層28和埋置絕緣層28’的中心、在相鄰SOI條紋16a和16b之間腐蝕溝槽形幾何圖形，以制造并暴露到達襯底12的通孔(路徑)42，由此形成分別用于MOS電容器20a和20b的平行的上絕緣層28b和28b’以及平行的埋置絕緣層28a和28a’。應當清楚，可以在任意兩個相鄰的SOI條紋之間在上絕緣層28和埋置絕緣層28’中制造通孔。因此，為了場板32a和32c來制造通孔以便延伸到達襯底12。
制造工藝的步驟6，包括用金屬或多晶硅的再填充工藝，以制造導電的多電容器場板30，其重疊在介電層22a和22b之上并重疊在縱向限定相鄰SOI條紋16a和16b的相鄰介電層22a和22b之間。
MOS多電容器結構10的導電電極(導電的多電容器場板層30)完全縱向封閉梯度摻雜的SOI條紋16a和16b，由此在施加偏壓時從所有側面使SOI條紋16a或16b耗盡。
制造工藝的步驟7，包括使導電的多電容器場板層30與半導體襯底12電短路。
制造工藝獲得的結構就是由導電的多電容器場板層30縱向完全封閉的薄漂移區的SOI條紋16a和16b，在每個單獨的SOI條紋16a和16b以及它們單獨的MOS電容器20a和20b的場板32a、32b、32c和38之間施加偏壓時獲得三維耗盡。
本發明的三維MOS多電容器結構10不限于高壓應用。介電層厚度T1和SOI層厚度T3的適當選擇獲得了可用于2-1000V閉塞電壓的三維結構。通常，作為施加電壓的函數，設計包含選擇硅(半導體襯底層12)和介電層中的最大電場強度。
圖4說明用于制造MOS場板多電容器結構10`的簡單替換的實施例。除了不穿通埋置絕緣層28’到達襯底12腐蝕通孔之外，MOS場板多電容器結構10`類似于圖1和2的實施例的MOS場板多電容器結構10。替換地，埋置絕緣層28`是固體層且不具有穿通腐蝕的通孔。
MOS場板多電容器結構10`包括延伸到達埋置絕緣層28’的上表面的MOS電容器20a’和20b’。縱向分隔場板32a’、32b’和32c’向下延伸到達埋置絕緣層28`的上表面。穿通上絕緣層28制造通孔(路徑)42`，形成向下到達埋置絕緣層28`的平行的上絕緣層28b和28b’。
應當清楚，由于導電的多電容器場板層30`的淀積不延伸到襯底12，所以圖4的實施例比圖1中所示的實施例更容易構造。在本實施例中，在導電的多電容器場板層30`和埋置絕緣層28`之間存在金屬-至-電介質或絕緣體連接。
現在，參照圖3A，圖3A示出了薄層SOI器件100的頂視圖。在實例性的實施例中，薄層SOI器件100是橫向雙擴散的金屬氧化物半導體(LDMOS)器件。因此，在此將相對于是金屬氧化物半導體場效應晶體管(MOSFET)的LDMOS器件的結構進行描述。LDMOS器件包括三維MOS多電容器結構110。除了它包括SOI條紋116a、116b、116c和116d以及MOS電容器120a、120b、120c和120d(部分示出了MOS電容器120a和120d)之外，三維MOS多電容器結構110基本上與圖1和2中所示的三維MOS多電容器結構10相同。此外，部分地示出導電的多電容器場板層130的上部縱向場板138，并且為了清楚，在SOI條紋116a、116b、116c和116d的縱向上部周界表面之上以交叉影線示出并去除了介電層122a、122b、122c和122d。
LDMOS器件包括從漏極160延伸至源極150的SOI層116，其中SOI條紋116a、116b、116c和116d。SOI層116頂視圖的總體輪廓是“I”梁結構。漏極160是沿溝道的寬度Wc延伸的淺N層并且在SOI條紋116a、116b、116c和116d的一端在垂直于縱向分隔場板132a、132b、132c的平面中伸長。
LDMOS器件還包括多晶硅柵極140，多晶硅柵極140設置在三維MOS多電容器結構110的另一端并在垂直于縱向分隔場板132a、132b、132c的平面中伸長。由第一淺N層152a和第二淺P層152b形成源極150，其兩者都具有基本上為溝道寬度Wc的寬度。在本實施例中，在SOI層116的未腐蝕或未構圖部分之上淀積多晶硅柵極140、多晶硅條紋。
在實例性的實施例中，采用標準自對準工藝組件(漏極160和源極150)，形成LDMOS器件的有源溝道，在自對準的多晶硅條紋之下進行摻雜劑擴散，形成多晶硅柵極140。在圖3A的實施例中，三維MOS多電容器結構110限定為LDMOS器件的漂移區。此外，LDMOS器件是常規方式下的自端接器件。
應當清楚，薄層SOI器件100并不僅僅限于MOSFET有源器件。相反，可以以在此描述的具有高壓操作的漂移區制造其它半導體器件，例如但不限于JFET、雙極型、合并的MOS/雙極型器件等等。
現在，參照圖3B，在薄層SOI器件100`的替換實施例中，三維MOS多電容器結構110’從多晶硅柵極140`之下的漏極160`延伸至源極150`。SOI層116`延伸穿過漏極160`和源極150`。在腐蝕的SOI條紋116a’、116b’、116c’和116d’之上淀積多晶硅柵極140`。虛線125表示介電層122a’、122b’、122c’和122d’以及導電的多電容器場板層130的端部。
當在將側壁(陰影方式示出的側壁)作用于溝道電流的構圖的SOI條紋116a’、116b’、116c’和116d’之上共形地淀積多晶硅(PS)柵電極時，圖3B的實施例這種排列具有較高的溝道周界的優點。這種排列用于橫向高壓器件結構是特別有利的。
繼續參照圖3B，器件100`或LDMOS器件的排列提供較低的“導通”電阻，并且因為在延伸超過三維MOS多電容器結構110`的構圖的SOI條紋116a’、116b’、116c’和116d’之上共形地淀積多晶硅柵極140`，溝道周界被加倍。而且，溝道導電率下降為二(2)分之一。
在上述觀點中，可以根據圖1或圖4任何一個的詳細結構來設計圖3A和3B的實施例的三維MOS多電容器結構110和110`。
根據上述描述，本發明的各種修改和替換實施例對本領域普通技術人員將是顯而易見的。因此，本說明書僅僅作為說明性的并且目的是為了教導本領域普通技術人員實施本發明的最佳模式。在不脫離本發明的精神的情況下可以改變結構的細節，并且保留落入所附權利要求范圍的所有修改的專有使用。
權利要求
1.一種薄層絕緣體上硅(SOI)器件，包括半導體襯底(12)；形成在該襯底上的三維金屬氧化物半導體(MOS)多電容器結構(10)，其中MOS(10)形成由薄的條紋化的幾何圖形、絕緣體上硅(SOI)條紋(116a、116b、116c和116d)構圖的漂移區，并且每個SOI條紋包括在該半導體襯底(12)上設置的相應的介電層(122a、122b、122c和122d)；以及重疊在相應的介電層之上并在相鄰介電層之間的導電場板層(130)。
2.根據權利要求1的器件，其中每個介電層(22a和22b)包括鄰接相應的SOI條紋(16a、16b)的底部周界表面的埋置絕緣層(28a和28a’)和鄰接相應的SOI條紋(16a、16b)的剩余周界表面的上絕緣層(28b、28b’)。
3.根據權利要求2的器件，其中埋置絕緣層具有第一厚度，每個SOI條紋(16a、16b)具有第二厚度，并且第一厚度和第二厚度用于特定的施加電壓。
4.根據權利要求2或權利要求3的器件，其中每個SOI條紋(16a、16b)基本上位于相應的介電層(22a、22b)的中心。
5.根據上述任何一個權利要求的器件，其中導電場板層(30)與半導體襯底(12)電短路。
6.根據上述任何一個權利要求的器件，還包括從漏極(160)延伸到源極(150)的絕緣體上硅層(116)，由其形成絕緣體上硅(SOI)條紋(116a、116b、116c和116d)；以及，柵極(140)，跨接三維MOS多電容器結構(110)的一端并位于絕緣體上硅層(116)的未構圖部分之上。
7.根據權利要求1-5任何一個的器件，還包括從漏極(160`)延伸到源極(150`)的絕緣體上硅層(116`)，由其形成絕緣體上硅(SOI)條紋(116a’、116b’、116c’和116d’)；以及，柵極(140`)，耦合在絕緣體上硅(SOI)條紋(116a’、116b’、116c’和116d’)之上延伸超過三維MOS多電容器結構。
8.根據權利要求7的器件，其中漏極(160`)由沿溝道寬度延伸的淺N層構成，以及源極(150`)由淺N層和淺P層構成。
9.一種薄層絕緣體上硅(SOI)器件，包括絕緣體上硅(SOI)層(116)，從漏極(160)延伸到源極(150)；三維金屬氧化物半導體(MOS)場板多電容器結構(110)，形成由薄的條紋化的幾何圖形、SOI層(116)的SOI條紋(116a、116b、116c和116d)來形成構圖并加偏壓以便使漂移電荷耗盡來獲得多維耗盡的漂移區。
10.根據權利要求9的器件，其中每個SOI條紋包括在半導體襯底(12)上設置的相應的介電層(122a、122b、122c和122d)和重疊在相應的介電層之上的導電場板層(130)。
11.根據權利要求10的器件，其中每個介電層(22a和22b)包括鄰接相應的SOI條紋(16a、16b)的底部周界表面的埋置絕緣層(28a和28a’)；以及鄰接相應的SOI條紋(16a、16b)剩余周界表面的上絕緣層(28b、28b’)。
12.根據權利要求11的器件，其中埋置絕緣層具有第一厚度，每個SOI條紋(16a、16b)具有第二厚度，并且第一厚度和第二厚度用于特定的施加電壓。
13.根據權利要求12的器件，其中每個SOI條紋(16a、16b)基本上位于相應的介電層(22a、22b)的中心。
14.根據權利要求10-13中任何一個的器件，其中導電場板層(30)向下延伸至半導體襯底(12)并且與半導體襯底(12)電短路。
15.根據權利要求10-13中任何一個的器件，其中導電場板層(30`)向下延伸到埋置絕緣層(28`)。
16.根據權利要求9-15中任何一個的器件，其中漏極(160)由沿溝道寬度延伸的淺N層構成，以及源極(150)由淺N層和淺P層構成。
17.根據權利要求9-16中任何一個的器件，還包括柵極(140)，跨接三維MOS多電容器結構(110)的一端并位于絕緣體上硅層(116)的未構圖部分之上。
18.根據權利要求9-16中任何一個的器件，還包括柵極(140`)，連接在絕緣體上硅(SOI)條紋(116a’、116b’、116c’、和116d’)之上延伸超過三維MOS多電容器結構。
全文摘要
一種薄層SOI高壓器件(100)，其中利用三維MOS電容器結構(10)來使漂移電荷耗盡。高壓半導體器件的漂移區摻雜有從源－至－漏增加的梯度電荷分布輪廓。物理地構圖漂移區以便制造各個SOI條紋(16a，16b)的條紋幾何圖形。由介電層(22a，22b)分別縱向界定每個SOI條紋(16a和16b)，其中通過與襯底(12)電短路的導電的多電容器場板層(30)的場板縱向界定每個介電層(22a和22b)。獲得的結構是由MOS場板完全封閉的薄漂移區條紋，當在SOI條紋(16a和16b)和它的封閉場板之間施加偏壓時獲得了三維耗盡。
文檔編號H01L29/78GK1561548SQ02819318
公開日2005年1月5日 申請日期2002年9月11日 優先權日2001年10月1日
發明者T·J·萊塔維, M·R·辛普森 申請人:皇家飛利浦電子股份有限公司