Ad轉換電路和攝像裝置的制造方法
【技術領域】
[0001] 本發明涉及AD轉換電路以及具有該AD轉換電路的攝像裝置。
[0002] 本申請基于2013年4月18日在日本提出的專利申請號并主張其優 先權，這里引用其內容。
【背景技術】
[0003] 提出了一種所謂縱列ADC型固體攝像裝置，在與按照行列狀配置在攝像部的像素 列對應設置的縱列部中內設有AD轉換功能。作為AD轉換方式存在（1)逐次比較型AD轉 換方式、（2)單斜率型AD轉換方式、（3)循環型AD轉換方式、（4) Δ Σ型AD轉換方式等。 提出了將應用了除此之外的AD轉換方式的tdcSS( = time to digital converter Single Slope，時間-數字轉換器單斜率）型ADC ( = Analog to Digital Converter)電路設置于 縱列部的縱列ADC型固體攝像裝置（例如，參照專利文獻1)。在該提案中，示出了能夠通過 使用tdcSS型ADC電路，而比較容易地以高S/N對來自像素的信號進行AD轉換。
[0004] 圖7示出以往例的tdcSS型ADC電路的結構的一例。圖7所示的tdcSS型ADC 電路具有：時鐘生成部1018、參照信號生成部1019、計數部1103、鎖存部1108、以及比較部 1109〇
[0005] 參照信號生成部1019生成電壓值隨時間的經過而增加或者減少的斜波。時鐘 生成部1018具有：延遲部1021，其具有由多個延遲單元構成的振蕩電路，根據起動脈沖 StartP，輸出由從多個延遲單元輸出的時鐘CK[0]~CK[16]構成的下位相位信號；以及恒 定電流源1022,其根據偏置電壓Vbias而供給用于驅動延遲單元的電流。
[0006] 比較部1109具有：第1輸入端子IN1，其用于輸入作為AD轉換的對象的模擬信號 Vin ;第2輸入端子IN2,其用于輸入來自參照信號生成部1019的斜波；以及輸出端子0UT， 其輸出模擬信號Vin和斜波的比較結果，對模擬信號Vin與斜波進行比較，在斜波相對于模 擬信號Vin滿足規定的條件的時機結束比較處理。鎖存部1108在比較部1109的比較處理 結束的時機鎖存來自時鐘生成部1018的下位相位信號的邏輯狀態。計數部1103將構成來 自時鐘生成部1018的下位相位信號的時鐘CK[0]~CK[16]中的1個作為計數時鐘進行計 數，得到計數值。
[0007] 比較部1109進行斜波與模擬信號Vin的比較的時間是與模擬信號Vin的電壓值 對應的時間，計測該時間而得到的結果作為由鎖存部1108鎖存的下位相位信號的數據與 計數部1103進行計數后的結果的數據而被得到。能夠通過對這些數據進行例如2進制化， 而得到作為AD轉換結果的數字數據。
[0008] 接著，對時鐘生成部1018進行說明。作為tdcSS型ADC電路的時鐘生成部1018 優選使用VC0( = Voltage Controlled Oscillator，電壓控制振蕩器）電路等圓環延遲電 路。圖8示出時鐘生成部1018的結構的一例。時鐘生成部1018具有延遲部1021和恒定 電流源1022a、1022b。恒定電流源1022a、1022b與圖7的恒定電流源1022對應。
[0009] 延遲部1021具有將17個延遲單元DU[0]~DU[16]連接成環狀的振蕩電路。向 延遲單元DU[0]的一個輸入端子輸入起動脈沖StartP，向另一個輸入端子輸入來自延遲單 元DU[16]的時鐘CK[16]。向延遲單元DU[1]~延遲單元DU[15]的一個輸入端子輸入來自 電壓源VDD的電壓，向另一個輸入端子輸入來自前級的延遲單元的時鐘。在tdcSS型ADC 電路的動作期間中，將電壓源VDD的電壓設定為高電平。向延遲單元DU[16]的一個輸入端 子輸入來自延遲單元DU[13]的時鐘CK[13]，向另一個輸入端子輸入來自前級的延遲單元 DU[15]的時鐘CK[15]。來自延遲單元DU[13]的時鐘CK[13]除了輸入到1級后的延遲單 元DU [14]，還輸入到3級后的延遲單元DU [16]。
[0010] 圖9示出起動脈沖StartP和延遲部1021的輸出信號（時鐘CK[0]~CK[16])的 波形。圖9的水平方向表示時間，垂直方向表示信號電壓。輸入到第1級的延遲單元DU[0] 的起動脈沖StartP的邏輯狀態從L (Low)狀態變化到H(High)狀態，從而延遲單元DU[0]~ DU[16]開始進行迀移動作。在從起動脈沖StartP的邏輯狀態發生變化起經過了延遲單元 DU[0]的延遲時間tdly[sec]后的時機，從延遲單元DU[0]輸出的時鐘CK[0]的邏輯狀態從 H狀態變化到L狀態。接著，在從時鐘CK[0]的邏輯狀態發生變化起經過了延遲單元DU[1] 的延遲時間tdly[sec]后的時機，從延遲單元DU[1]輸出的時鐘CK[1]的邏輯狀態從L狀態 變化到H狀態。之后，從各延遲單元輸出的時鐘的邏輯狀態以同樣的方式依次發生變化。
[0011] 恒定電流源1022a、1022b流過用于驅動延遲單元DU[0]~DU[16]的恒定電流。恒 定電流源1022a、1022b的電流值是單位電流源的電流值的η倍即nX I [A] (η :大于0的系 數，I :單位電流源的電流值）。單位電流源的電流值被偏置電壓Vb ias控制。
[0012] 延遲部1021按照與延遲單元DUM (* :0~16)的延遲時間tdly[sec]對應的規 定的頻率進行動作。延遲單元DU[*] (* :0~16)的延遲時間tdly[sec]根據流過延遲單 元DU[*] (*:0~16)的電流值nX I [A]而發生變化。具體而言，延遲部1021的動作頻率 freq. [Hz]根據恒定電流源1022a、1022b的電流值nXI[A]而發生變化，以在規定的電流 值的范圍內如果電流值變大則動作頻率與其大致成比例地變高、如果電流值變小則動作頻 率與其大致成比例地變低的方式進行控制。即，在規定的電流值的范圍內，能夠得到電流值 nX I [A]與動作頻率freq. [Hz]大致成比例的關系。
[0013] (1)式表示延遲部1021的動作頻率freq. [Hz]。只是，N是構成延遲部1021的延 遲單元的數量，tdly是延遲單元的延遲時間，k是系數，CL是負載電容，Vdd是電源電壓。
[0014] 【數1】
[0015]
[0016] 圖10示出根據⑴式的電流值nX I [A]與動作頻率freq. [Hz]的關系。圖10的 水平方向表示電流值nX I [A]，垂直方向表示動作頻率freq. [Hz]。在規定的電流范圍中， 動作頻率freq. [Hz]與電流值nX I [A]大致成比例。
[0017] 現有技術文獻
[0018] 專利文獻
[0019] 專利文獻1 :日本國特開號公報
【發明內容】
[0020] 發明要解決的問題
[0021] 作為上述的tdcSS型ADC電路的參照信號生成部1019,通常使用DAC ( = Digital to Analog Converter)電路或者積分電路。以下，對以往的tdcSS型ADC電路的問題點進 行說明。
[0022](利用積分電路構成參照信號生成部的情況的問題）
[0023] 首先，對將積分電路應用于參照信號生成部1019的tdcSS型ADC電路的問題點進 行說明。通常在電源（電壓源或者電流源）中重疊有Ι/f噪聲這樣的頻率比較低的（長周 期的）噪聲。如果在圓環延遲電路的偏置電壓Vbias (恒定電壓值：Vconst. [V])中重疊了 Ι/f噪聲電壓Vn (t) (t :時間），則如⑵式所示，偏置電壓Vbias隨著時間發生變化。
[0024] 【數2】
[0025]
[0026] 偏置電壓Vbias [V]控制單位電流源的電流值I [A]，如果偏置電壓Vbias [V]發生 變化，則單位電流源的電流值I[A]也與其對應地發生變化。圖11示出單位電流源的電流 值I [A]的時間變化。在圖11的左側示出根據（2)式在恒定的電壓值Vconst. [V]中重疊 Ι/f噪聲電壓Vn(t)的形式。在圖11的右側示出單位電流源的電流值I[A]的圖。圖的水 平方向表示時間t，垂直方向表示單位電流源的電流值I (t)。電流值Iconst. [A]是與電壓 值Vconst. [V]對應的恒定的電流值，Ι/f噪聲電流值In (t) [A]是根據Ι/f噪聲電壓Vn⑴ 而發生變化的電流值。（3)式表示單位電流源的電流值I (t)、電流值Iconst. [A]、Ι/f噪聲 電流值In (t) [A]的關系。
[0027] 【數3】
[0028] 工⑴=Ic