柵極缺陷的電壓襯度分析方法
【專利摘要】本發明公開了一種柵極缺陷的電壓襯度分析方法，包含的步驟為：步驟一，對樣品芯片進行研磨，研磨至接觸孔層次；步驟二，采用低壓電子束或高壓離子束產生初始電壓襯度像；步驟三，根據電壓襯度圖，尋找距離懷疑區域最近的發亮的接觸孔；步驟四，在表面生長鉑金屬條，將發亮的接觸孔與附近的初始電壓襯度像結果為暗的接觸孔連接，再進行步驟二，找出目標孔附近若有接觸孔從暗變亮，則找到了相鄰短路的位置。
【專利說明】
柵極缺陷的電壓襯度分析方法
技術領域
[0001]本發明涉及半導體集成電路制造分析領域，特別是指一種柵極缺陷的電壓襯度分析方法。
【背景技術】
[0002]當電子束(離子束)掃描樣品表面時，會與表面產生非彈性碰撞，并放射出一些低能(彡50eV)的二次電子。這些電子一般僅能離開表面30nm以內，利用偵測器前端外加幾百伏特的電壓將這些二次電子吸收并成像。樣品表面的電位會影響二次電子的產率，電位越高放射二次電子量越少，電位越低放射量越多，利用此電壓襯度像(VC:Voltage Contrast)可以判斷連接線(包括金屬、多晶、接觸孔等)的短路與斷路。
[0003]實際應用中，一般采用低壓電子束或者高壓離子束進行電壓襯度實驗，此時浮柵以及其連接孔顯示為暗。如圖1所示，若浮空的多晶硅柵極之間存在短路，因為兩者在電壓襯度下均表現為暗，所以此種狀態下電壓襯度無法發現異常。

【發明內容】

[0004]本發明所要解決的技術問題是提供一種柵極缺陷的電壓襯度分析方法，能找出浮空的柵極的異常短路。
[0005]為解決上述問題，本發明所述的柵極缺陷的電壓襯度分析方法，包含如下的步驟:
[0006]步驟一，對樣品芯片進行研磨，研磨至接觸孔層次；
[0007]步驟二，采用低壓電子束或高壓離子束產生初始電壓襯度像；
[0008]步驟三，根據電壓襯度圖，尋找距離懷疑區域最近的發亮的接觸孔；
[0009]步驟四，在表面生長鉑金屬條，將發亮的接觸孔與附近的初始電壓襯度像結果為暗的接觸孔連接，再進行步驟二，找出目標孔附近若有接觸孔從暗變亮，則找到了相鄰短路的位置。
[0010]所述步驟一中，研磨保留的層間膜厚度以不露出柵極為限，殘留的層間膜厚度在50nm以上。
[0011 ] 所述步驟四中，鉑金屬條采用100pA束流生長長度為0.2?ΙΟμπι、寬度0.2?ΙΟμπι、厚度0.1?Ιμπι。
[0012]所述的接觸孔，或者為通孔、接觸。
[0013]本發明所述的柵極缺陷的電壓襯度分析方法，先建立初始電壓襯度像，然后找出距懷疑區域最近的發亮的接觸孔，通過鉑金屬條將此接觸孔與初始電壓襯度像顯示為暗的接觸孔建立連接，然后再次進行電壓襯度，直到找出電壓襯度像由暗轉亮的接觸孔，即找到了相鄰短路的位置。
【附圖說明】
[0014]圖1是浮空柵極之間存在短路的情況下，進行電壓襯度像，均顯示為暗的示意圖。
[0015]圖2是浮空柵極之間存在短路進行電壓襯度的示意圖。
[0016]圖3是圖2的電壓襯度像。
[0017]圖4是生長鉑金屬條建立連接之后的電壓襯度示意圖。
[0018]圖5是圖4的電壓襯度像。
[0019]圖6是本發明方法流程圖。
【具體實施方式】
[0020]本發明所述的柵極缺陷的電壓襯度分析方法，包含如下的步驟:
[0021]步驟一，對樣品芯片進行研磨，研磨至接觸孔層次。研磨保留的層間膜厚度以不露出柵極為限，考慮到電子束或者離子束轟擊時的充電效應，殘留的層間膜的厚度一般建議保留在50nm以上為佳。
[0022]步驟二，采用低壓電子束或高壓離子束產生初始電壓襯度像。如圖2及圖3所示，圖2中兩個浮空的柵極之間存在短路，在圖3的電壓襯度像上均顯示為暗，右邊的接觸孔電壓襯度像顯示為亮。
[0023]步驟三，根據電壓襯度圖，尋找距離懷疑區域最近的發亮的接觸孔。
[0024]步驟四，在表面生長鉑金屬條，將發亮的接觸孔與附近的初始電壓襯度像結果為暗的接觸孔連接，鉑金屬條采用100pA束流生長長度為0.2?ΙΟμπι、寬度0.2?ΙΟμπι、厚度
0.1?Ιμπι。再進行步驟二的電壓襯度掃描，找出目標孔附近若有接觸孔從暗變亮，則找到了相鄰短路的位置。如圖4及圖5所示，圖4中將右邊的接觸孔與左邊的浮空柵極通過鉑金屬條建立連接，而該浮空柵極又與最左邊的浮空柵極存在短路，因此三者形成聯通，在進行電壓襯度時，最左邊的接觸孔在圖5的電壓襯度像中也發生了狀態變化，由暗轉亮，因此可以得出左側兩個浮空柵極存在短路故障，至此缺陷被找到。
[0025]以上所述的方法，不僅限于接觸孔，對于通孔、接觸等，本方法也同樣適用。
[0026]以上僅為本發明的優選實施例，并不用于限定本發明。對于本領域的技術人員來說，本發明可以有各種更改和變化。凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護范圍之內。
【主權項】
1.一種柵極缺陷的電壓襯度分析方法，其特征在于:包含的步驟為: 步驟一，對樣品芯片進行研磨，研磨至接觸孔層次； 步驟二，采用低壓電子束或高壓離子束產生初始電壓襯度像； 步驟三，根據電壓襯度圖，尋找距離懷疑區域最近的發亮的接觸孔； 步驟四，在表面生長鉑金屬條，將發亮的接觸孔與附近的初始電壓襯度像結果為暗的接觸孔連接，再進行步驟二，找出目標孔附近若有接觸孔從暗變亮，則找到了相鄰短路的位置。2.如權利要求1所述的柵極缺陷的電壓襯度分析方法，其特征在于:所述步驟一中，研磨保留的層間膜厚度以不露出柵極為限，殘留的層間膜厚度在50nm以上。3.如權利要求1所述的柵極缺陷的電壓襯度分析方法，其特征在于:所述步驟四中，鉑金屬條采用100pA束流生長長度為0.2?ΙΟμπι、寬度0.2?ΙΟμπι、厚度0.1?Ιμπι。4.如權利要求1所述的柵極缺陷的電壓襯度分析方法，其特征在于:所述的接觸孔，或者為通孔、接觸。
【文檔編號】H01L21/66GK106024663SQ201610330345
【公開日】2016年10月12日
【申請日】2016年5月18日
【發明人】馬香柏
【申請人】上海華虹宏力半導體制造有限公司