用于升壓和泄漏改進的堆疊薄溝道的制作方法
【專利摘要】一種中空溝道存儲器設備包括源層、形成在源層上的第一中空溝道柱結構以及形成在第一中空溝道柱結構上的第二中空溝道柱結構。第一中空溝道柱結構包括第一薄溝道，并且第二中空溝道柱結構包括與第一薄溝道接觸的第二薄溝道。在一個示例性實施例中，第一薄溝道包括第一摻雜水平；并且第二薄溝道包括不同于第一摻雜水平的第二摻雜水平。在另一示例性實施例中，第一和第二摻雜水平相同。
【專利說明】
用于升壓和泄漏改進的堆疊薄溝道
技術領域
[0001]本文描述的實施例涉及半導體制造。更特別地，本文所公開的主題的實施例涉及制造垂直NAND串(string)設備。
【背景技術】
[0002]垂直NAND串設備包括已經沿柱(pillar)形成的薄溝道(channel)。諸如選擇柵源(SGS)、一個或多個非易失性存儲器單元(NAND存儲器單元)、一個或多個控制柵和選擇柵漏(SGD)之類的各種設備沿薄溝道布置。溝道在一端連接到位線(BL)并且在另一端連接到源極。第一選擇信號應用于SGD以控制在溝道的BL端通過溝道的傳導，并且第二信號應用于SGS以控制在溝道的源極端通過溝道的傳導。垂直NAND串設備可以被布置成存儲器陣列，其中NAND存儲器單元位于列信號線(例如位線)與行信號線(例如字線)的交叉處。單獨的列和/或行信號線電連接到存儲器控制器以選擇性地訪問和操作NAND存儲器單元。
【附圖說明】
[0003]本文所公開的實施例通過示例的方式而不是通過限制的方式被圖示在附圖的各圖中，其中相似參考標號是指類似的元件，并且其中:
圖1描繪了根據本文所公開的主題的摻雜中空溝道(DHC)垂直NAND串設備的側橫截面視圖；
圖2描繪了根據本文所公開的主題的針對用于形成DHC垂直NAND串設備的技術的示例性實施例的流程圖；
圖3A-3K描繪了根據本文所公開的主題的各種制造階段處的DHC垂直NAND串設備；
圖4A-4C更詳細地描繪了圖3E和3F中描繪的過程階段；
圖5描繪了常規DHC垂直NAND串設備的側橫截面視圖；
圖6描繪了根據本文所公開的主題的包括一個或多個DHC NAND串設備的存儲器陣列的示例性實施例的示意圖；以及
圖7描繪了根據本文所公開的主題的電子系統的示例性實施例的功能框圖，所述電子系統包括包含在相同柱結構內形成在彼此之上的兩個三維(3D)薄溝道區的一個或多個DHC垂直NAND串設備。
[0004]將領會到，為了圖示的簡化和/或清楚，在圖中描繪的元件不一定按照比例繪制。例如，為了清楚起見，一些元件的尺寸可能相對于其它元件而被夸大。圖的尺度不表示本文所描繪的各種元件的精確尺寸和/或尺寸比例。另外，如果被認為是適當的，則已經在各圖之中重復參考標號以指示對應和/或類似的元件。
【具體實施方式】
[0005]本文所描述的實施例涉及半導體制造，并且更特別地涉及制造垂直NAND串設備。然而，相關領域中的技術人員將認識到，本文所公開的實施例可以在沒有一個或多個具體細節的情況下，或者利用其它方法、組件、材料等來實踐。在其它實例中，未詳細描述或示出公知的結構、材料或操作以避免使說明書的各方面模糊。
[0006]遍及本說明書對“一個實施例”或“實施例”的引用意指結合實施例描述的特定特征、結構或特性被包括在至少一個實施例中。因此，短語“在一個實施例中”或“在實施例中”遍及本說明書在各種地方的出現不一定全部是指相同的實施例。另外，特定特征、結構或特性可以以任何合適的方式組合在一個或多個實施例中。此外，詞語“示例性”在本文中用于意指“充當示例、實例或說明”。在本文中描述為“示例性”的任何實施例不被解釋為必然相對于其它實施例是優選的或有利的。
[0007]各種操作可以被依次并且以最有助于理解所要求保護的主題的方式描述為多個分立操作。然而，描述的次序不應當被解釋為暗示這些操作必然是次序相關的。特別地，這些操作不需要以呈現的次序執行。所描述的操作可以以與所描述的實施例不同的次序執行。可以執行各種附加操作和/或可以在附加實施例中省略所描述的操作。
[0008]本文所公開的主題提供摻雜中空溝道(DHC)垂直NAND串設備，其包括在相同柱結構內形成在彼此之上的兩個三維(3D)薄溝道區，并且其中用于每一個薄溝道區的摻雜可以獨立于另一區的摻雜而被分別優化。特別地，下部薄溝道的摻雜可以針對薄溝道連續性和高串電流而被優化，而上部薄溝道的摻雜可以被優化以改進漏電流并且提供改進的電壓升壓(編程串擾)性能。
[0009]本文所公開的主題的示例性實施例提供一種包括中空溝道柱結構的存儲器設備。中空溝道柱結構包括第一端和第二端，其中柱結構的第一端耦合到源極并且溝道的第二端耦合到位線。柱結構還包括圍繞電介質材料的薄溝道，其中薄溝道包括第一區和第二區。第一區沿柱結構位于與源極接近，并且第二區沿柱結構位于距源極遠端。在一個示例性實施例中，薄溝道的第一區包括第一摻雜水平，并且薄溝道的第二區包括第二摻雜水平，其中第二摻雜水平不同于第一摻雜水平。
[0010]本文所公開的主題的其它示例性實施例提供一種存儲器設備，其包括源層、形成在源層上的第一中空溝道柱結構以及形成在第一中空溝道柱結構上的第二中空溝道柱結構。第一中空溝道柱結構包括具有第一摻雜水平的第一薄溝道;并且第二中空溝道柱結構包括具有第二摻雜水平的第二薄溝道。第二薄溝道與第一薄溝道接觸，并且第二摻雜水平不同于第一摻雜水平。在另一示例性實施例中，第一和第二摻雜水平相同。
[0011]圖1描繪了根據本文所公開的主題的摻雜中空溝道(DHC)垂直NAND串設備100的側橫截面視圖。DHC NAND垂直串設備100包括溝道或柱結構101。柱結構101包括薄溝道102、橋103和薄溝道104。薄溝道104形成在相同柱結構101內的薄溝道102之上。根據本文所公開的主題，用于每一個相應薄溝道102和104的摻雜可以獨立于另一薄溝道的摻雜而被分別優化。與圖1相比，圖5描繪了常規DHC垂直NAND串設備500的側橫截面視圖。DHC垂直NAND串設備500包括溝道或柱結構501。柱結構501包括薄溝道502、摻雜多晶硅插入物(plug)503和固體S⑶溝道504。為了清楚起見，在圖1和5中未指示形成DHC NAND串設備100和DHC NAND串設備500的其它組件和特征。
[0012]在一個示例性實施例中，薄溝道102(在本文中稱為柱摻雜薄溝道102)的摻雜水平包括比薄溝道104(在本文中稱為選擇柵漏摻雜(SGD摻雜)薄溝道104)的摻雜水平更高的摻雜水平。柱摻雜薄溝道102中的相對較高的摻雜水平提供改進的溝道連續性并且貢獻于維持高串電流。SGD摻雜薄溝道104中的相對較低的摻雜水平減少導致電壓升壓(VBoost)降級的漏電流(即改進的編程串擾性能)。
[0013]橋103不干擾電流流動，因為本文所公開的主題的實施例從堆疊的薄溝道之間移除本征氧化物界面。一個示例性實施例提供柱摻雜薄溝道102與SGD摻雜薄溝道104之間的界面在總體柱結構101中在橋103上方。在可替換的示例性實施例中，柱摻雜薄溝道102與SGD摻雜薄溝道104之間的界面在總體柱結構101中在與橋103相同的水平處。
[0014]圖2描繪了根據本文所公開的主題的針對用于形成DHC垂直NAND串設備的技術的示例性實施例的流程圖200。在201處，使用已知技術形成DHC垂直NAND串。圖3A-3K描繪了根據本文所公開的主題的各種制造階段處的DHC垂直NAND串設備300。
[0015]圖3A描繪了諸如在執行圖2中的操作201之后在制造期間的根據本文所公開的主題的DHC垂直NAND串設備300。特別地，DHC垂直NAND串設備300已經以公知的方式形成在襯底(未示出)上以包括溝道或柱結構301。柱結構301包括源極302、第一氧化物層303、第二氧化物層304、SGS層305、第三氧化物層306、第一字線(WL)307、第四氧化物層307、第二 WL層309、虛(dummy)單元(在區310上方)和數據單元(在區310下方)之間的氧化物分離區310、第三WL層311、第五氧化物層312、第四WL層313、第六氧化物層314、第六WL層315和第七氧化物層 316。
[0016]已經形成多個虛閃存單元和數據閃存單元317，僅指示了其中的幾個。閃存單元317是已經沿溝道301的長度形成的非易失性存儲器單元。在一個示例性實施例中，每一個單獨的NAND單元317包括控制柵(未示出)、阻擋電介質(還稱為多晶硅層間電介質)(未示出)、電荷存儲節點(其可以是浮動柵(FG)或集中電荷存儲層，諸如在電荷俘獲閃存(CTF)設備的情況中的氮化硅)(還稱為存儲節點)(未示出)、隧穿電介質(未示出)和溝道(未示出)。每一個NAND單元317的控制柵耦合到對應字線(WL)(未示出)。在垂直NAND串300的一些實施例中，朝向溝道301的SGD端的一些NAND單元317是“虛”NAND單元，其可以或可以不存儲數據，并且朝向溝道301的SGS端的一些NAND單元317是存儲數據的NAND單元(數據單元)。應當理解的是，相比于圖中所描繪的，DHC NAND串300可以包括氧化物分離區310上方的更多虛單元以及區310下方的更多數據單元。
[0017]氮化硅帽層318也已經以公知的方式形成在氧化物層316上，并且高縱橫比溝道溝槽319已經以公知的方式形成。氧化物層320和多晶硅襯墊321 (即柱薄溝道)已經以公知的方式形成在溝道溝槽319中。襯墊321的厚度范圍可以在從大約30A到大約150A的范圍。在一個示例性實施例中，襯墊321的標稱厚度為大約80A。在一個示例性實施例中，薄溝道321的摻雜水平被選擇成優化柱區中的DHC的性能。也就是說，柱薄溝道321的摻雜水平被選擇成提供改進的溝道連續性并且用于維持高串電流。在一個示例性實施例中，將磷用作摻雜劑。還應當理解的是，其它半導體材料可以替代多晶硅而用于薄溝道321。氧化物上的旋涂(S0D) 322 (即氧化物填充)已經形成并且以公知的方式在溝槽319中致密化。
[0018]在圖2中的202處，以公知的方式使用熱磷沖洗移除氮化物帽層。圖3B描繪了在已經使用熱磷沖洗移除氮化物帽層318之后的DHC NAND串設備301。在熱沖洗期間，氧化物填充322在323處凹陷在氧化物層320和多晶硅襯墊321的頂部下方。氧化物填充322的凹陷323的深度在熱沖洗期間被控制成與氧化物層316的頂部大致對齊。形成在氧化物填充322中的凹陷323可以以公知的方式使用緩沖氧化物蝕刻(BOE )來清洗。
[0019]在圖2中的203處，以公知的方式執行拋亮(buff)化學機械拋光(CMP)以使DHCNAND串設備的頂表面平面化。圖3C描繪了在拋亮化學機械拋光之后的DHC NAND串設備301。在拋亮CMP期間，移除氧化物層320和多晶硅襯墊321的頂部。
[0020]在圖2中的204處，以公知的方式在頂層氧化物層之上沉積氧化物層，并且以公知的方式在新生長的氧化物上沉積多晶硅層以形成選擇柵漏(SGD)。氮化物層形成在SGD層上。此后，以公知的方式在氮化物層和多晶硅層中形成溝槽。以公知的方式在多晶硅層和氮化物層上在溝槽中熱學生長氧化物。圖3D描繪了在已經執行圖2中的操作204之后的DHCNAND串設備301。特別地，已經在氧化物層316上沉積了氧化物層324，并且已經在氧化物層324上沉積了多晶硅層325。已經在多晶硅層325上形成了氮化物層326。已經以公知的方式在氮化物層326和多晶硅層325中形成了溝槽327。已經以公知的方式在氮化物層326和多晶硅層325上在溝槽327中熱學生長了氧化物328。
[0021]在圖2中的205處，以公知的方式在溝槽中的氧化物上形成多晶硅層。以公知的方式穿過多晶硅和氧化物執行沖孔蝕刻以暴露DHC NAND串設備的氧化物填充。圖3E描繪了已經在氧化物328上形成了多晶硅層329之后的DHC NAND串設備301。穿過氧化物328的沖孔蝕刻暴露氧化物填充322。
[0022]在圖2中的206處，以公知的方式移除多晶硅層，并且氧化物填充進一步被凹陷以暴露DHC NAND串設備的柱薄溝道。圖3F描繪了在已經移除多晶硅層329并且氧化物填充322已經進一步被凹陷以暴露柱薄溝道321之后的DHC NAND串設備301。
[0023]圖4A-4C更加詳細地描繪了圖3E和3F中描繪的過程階段。對應于圖3E的圖4A描繪了在穿過氧化物328的沖孔蝕刻之后，在多晶硅層329上存在本征氧化物生長330。在圖4B中，以公知的方式執行選擇性氧化物移除，其移除本征氧化物330并且使氧化物填充322在331處進一步凹陷。在對應于圖3F的圖4C中，以公知的方式使用NH4OH或TMAH執行多晶硅329的選擇性移除，其還在332處移除柱薄溝道321和氧化物填充322的一些，從而暴露柱薄溝道321以用于后續處理。
[0024]在圖2中的207處，多晶硅的薄溝道(即SGD薄溝道)以公知的方式沉積到溝槽內的經暴露的氧化物層和經暴露的柱薄溝道上，使得SGD薄溝道多晶硅接觸柱薄溝道多晶硅。圖3G描繪了在用于SO)薄溝道333的多晶硅層已經沉積到溝槽327中的經暴露的柱薄溝道321和氧化物層320/328上之后的DHC NAND串設備301。薄溝道333的厚度范圍可以在從大約30A到大約150A的范圍。在一個示例性實施例中，薄溝道333的標稱厚度為大約80A。
[0025]在SGD薄溝道333的制造期間，摻雜水平被選擇成優化SGD區中的DHC的性能。也就是說，SGD薄溝道333的摻雜水平被選擇成減少導致電壓升壓(VBoost)降級的漏電流。在一個示例性實施例中，將磷用作摻雜劑。還應當理解的是，其它半導體材料可以替代多晶硅用于薄溝道333。
[0026]一個示例性實施例提供柱摻雜薄溝道321與SGD摻雜薄溝道333之間的界面在總體柱結構中在橋333a上方。例如，在其中SO)薄溝道333形成在表面332上的示例性實施例中，比如在圖4C中描繪的，橋333a將在柱摻雜薄溝道321與S⑶摻雜薄溝道333之間的界面下方。在可替換的示例性實施例中，柱摻雜薄溝道321與SGD摻雜薄溝道333之間的界面在總體柱結構中在與橋333a相同的水平處。在又一可替換的示例性實施例中，可以以公知的方式通過在少于大約兩小時內的選擇性濕法清洗(諸如HF/NH40H或HF/TMAH)來移除橋333a。
[0027]在圖2中的208處，以公知的方式在SGD薄溝道上形成附加氧化物填充，隨后在大約400C-500C處蒸汽致密化大約四小時。圖3H描繪了在附加氧化物填充334已經形成在S⑶薄溝道333隨后為氧化物填充334的蒸汽致密化之后的DHC NAND串301。
[0028]在圖2中的209處，以公知的方式執行CMP操作以平面化在氮化物層326處停止的DHC NAND串設備301的頂表面。圖31描繪了在執行CMP操作以平面化在氮化物層326處停止的NAND串301的頂表面之后的DHC NAND串設備301。
[0029 ]在圖2中的210處，以公知的方式使用例如HF、MSE2或BOE化學品使氧化物填充凹陷以為沉積多晶硅插入物做準備。圖3J描繪了在氧化物填充334已經在335處凹陷之后的DHCNAND串設備301。
[0030]在圖2中的211處，凹陷以公知的方式而被填充有多晶硅插入物并且然后以公知的方式執行在氮化物層處停止的CMP操作。圖3K描繪了在凹陷335已經被填充多晶硅插入物336之后并且在已經執行在氮化物層326上停止的CMP操作之后的DHC NAND串設備301。隨后，多晶娃插入物親合到位線(BL)(未示出)。
[0031]應當理解的是，盡管圖2描繪了針對用于形成DHC垂直NAND串設備的技術的示例性實施例的流程圖，其中兩個DHC柱結構一個在另一個之上地形成，但是本文所公開的主題不如此受限，并且本文所公開的技術可以用于形成在彼此之上的多于兩個DHC柱結構。類似地，在圖1、3A-3J和4A-4C中描繪的DHC垂直NAND串設備可以形成為具有在彼此之上的多于兩個DHC柱結構。
[0032]圖6描繪了根據本文所公開的主題的包括一個或多個DHCNAND串設備601的存儲器陣列600的示例性實施例的示意圖。在一個示例性實施例中，至少一個存儲器單元601包括根據本文所公開的主題的DHC垂直NAND串設備，所述DHC垂直NAND串設備包括在相同柱結構內形成在彼此之上的兩個三維(3D)薄溝道區。如圖6中所描繪的，存儲器單元601位于列信號線602(例如位線)與行信號線603(例如字線)的交叉處。單獨的列和/或行信號線以公知的方式電連接到存儲器控制器(未示出)以便以公知的方式選擇性地操作存儲器單元601。應當理解的是，存儲器陣列600可以包括固態存儲器陣列或固態驅動器的部分，其以公知的方式耦合到計算機系統或信息處理系統(未示出)。
[0033]圖7描繪了根據本文所公開的主題的電子系統700的示例性實施例的功能框圖，所述電子系統700包括包含在相同柱結構內形成在彼此之上的兩個三維(3D)薄溝道區的一個或多個DHC垂直NAND串設備。系統700包括通過控制/地址線703和數據線704耦合到存儲器設備710的處理器701。在一些示例性實施例中，數據和控制可以利用相同物理線。在一些示例性實施例中，處理器701可以是外部微處理器、微控制器或某個其它類型的外部控制電路。在其它示例性實施例中，處理器701可以集成在與存儲器設備710相同的封裝中或甚至在相同的管芯上。在一些示例性實施例中，處理器701可以與控制電路711集成，從而允許相同電路的部分用于兩個功能。處理器701可以具有外部存儲器，諸如隨機存取存儲器(RAM)(未示出)和/或只讀存儲器(R0M)(未示出)，其用于程序存儲和中間數據。可替換地，處理器701可以具有內部RAM或ROM。在一些示例性實施例中，處理器701可以使用存儲器設備710以用于程序或數據存儲。在處理器701上運行的程序可以實現許多不同功能，其包括但不限于操作系統、文件系統、缺陷組塊重映射和錯誤管理。
[0034]在一些示例性實施例中，提供允許處理器701與外部設備(未示出)通信的外部連接702。附加I/O電路(未示出)可以用于將外部連接702耦合到處理器701。如果電子系統700是存儲系統，則外部連接702可以用于向外部設備提供非易失性存儲。在一個示例性實施例中，電子系統700可以是但不限于固態驅動器(SSD)、USB拇指驅動器、安全數字卡(SD卡)或任何其它類型的存儲系統。外部連接702可以用于使用標準或專有通信協議連接到計算機或諸如蜂窩電話或數字相機之類的其它智能設備。可以與外部連接702兼容的示例性計算機通信協議包括但不限于以下協議的任何版本:通用串行總線(USB)、串行高級技術附連(SATA)、小型計算機系統互連(SCSI)、光纖信道、并行高級技術附連(PATA)、集成驅動電子裝置(IDE)、以太網、IEEE-1394、安全數字卡接口(SD卡)、緊湊閃速接口、存儲器棒接口、夕卜圍組件互連(PCI)或快速PCKPCI Express)ο
[0035]如果電子系統700是計算系統，諸如移動電話、平板電腦、筆記本計算機、機頂盒或某個其它類型的計算系統，則外部連接702可以是網絡連接，諸如但不限于以下協議的任何版本:電氣與電子工程師協會(IEEE)802.3、IEEE 802.11、電纜數據服務接口規范(DOCSIS)、諸如數字視頻廣播(DVB)——陸地、DVB線纜和高級電視協會標準(ATSC)之類的數字電視標準、以及諸如全球移動通信系統(GSM)、基于碼分多址(CDMA)的協議(諸如CDMA2000)和長期演進(LTE)之類的移動電話通信協議。
[0036]存儲器設備710可以包括存儲器單元陣列717。存儲器單元陣列717可以被組織為二維或三維交叉點陣列，并且可以包括相變存儲器(PCM)、具有開關的相變存儲器(PCMS)、電阻存儲器、納米線存儲器、鐵電晶體管隨機存取存儲器(FeTRAM)、閃速存儲器、合并憶阻器技術的磁阻隨機存取存儲器(MRAM)存儲器、自旋轉移力矩(STT)-MRAM、或被構造為交叉點陣列的任何其它類型的存儲器。在一個示例性實施例中，存儲器單元陣列717包括根據本文所公開的主題的一個或多個DHC垂直NAND串設備，其包括在相同柱結構內形成在彼此之上的至少兩個三維(3D)薄溝道區。存儲器陣列717可以以公知的方式耦合到字線驅動器714和/或位線驅動器715、和/或感測放大器716。地址線和控制線703可以由控制電路711、1/0電路713和地址電路712接收和解碼，其可以提供對存儲器陣列717的控制。I /0電路713可以耦合到數據線704從而允許數據從處理器701接收和發送到處理器701。從存儲器陣列717讀取的數據可以臨時存儲在讀取緩沖器719中。要寫入到存儲器陣列717的數據在被傳送到存儲器陣列717之前可以臨時存儲在寫入緩沖器718中。
[0037]應當理解的是，圖7中描繪的電子系統700已經被簡化以促進對系統的特征的基本理解。許多不同實施例是可能的，其包括使用單個處理器701來控制多個存儲器設備710以提供更多存儲空間。在一些示例性實施例中可以包括附加功能，諸如驅動顯示器的視頻圖形控制器以及用于面向人類的I/O的其它設備。
[0038]可以鑒于以上詳細描述而做出這些修改。在以下權利要求中使用的術語不應當解釋為將范圍限制到在說明書和權利要求中公開的具體實施例。而是，本文所公開的實施例的范圍要由以下權利要求確定，權利要求要依照權利要求解釋的已建立原則來解釋。
【主權項】
1.一種存儲器設備，包括: 中空溝道柱結構，其包括第一端和第二端，柱結構的第一端耦合到源極并且柱結構的第二端耦合到位線， 柱結構還包括: 圍繞電介質材料的薄溝道，薄溝道包括第一區和第二區， 第一區沿柱結構位于與源極接近，并且第二區沿柱結構位于源極遠端， 薄溝道的第一區包括第一摻雜水平，并且薄溝道的第二區包括第二摻雜水平，并且 第二摻雜水平不同于第一摻雜水平。2.根據權利要求1所述的存儲器設備，其中第一摻雜水平增強薄溝道中的強電流，并且第二摻雜水平減少薄溝道中的漏電流。3.根據權利要求1所述的存儲器設備，其中薄溝道包括多晶硅材料。4.根據權利要求3所述的存儲器設備，其中第一摻雜水平增強多晶硅材料中的強電流，并且第二摻雜水平減少多晶硅材料中的漏電流。5.根據權利要求4所述的存儲器設備，還包括: 形成在柱結構的第一端處的選擇柵源(SGS);以及 形成在柱結構的第二端處的選擇柵漏(SGD)。6.根據權利要求5所述的存儲器設備，還包括在SGS與SGD之間沿柱結構形成的至少一個非易失性存儲器單元。7.根據權利要求1所述的存儲器設備，其中存儲器設備包括固態驅動器(SSD)的部分。8.根據權利要求1所述的存儲器設備，其中存儲器設備包括存儲器設備的陣列的部分。9.一種存儲器設備，包括: 源層； 形成在源層上的第一中空溝道柱結構，第一中空溝道柱結構包括具有第一摻雜水平的第一薄溝道;以及 形成在第一中空溝道柱結構上的第二中空溝道柱結構，第二中空溝道柱結構包括具有第二摻雜水平的第二薄溝道，第二薄溝道與第一薄溝道接觸，并且第二摻雜水平不同于第一摻雜水平。10.根據權利要求9所述的存儲器設備，其中第一摻雜水平增強第一薄溝道中的強電流，并且第二摻雜水平減少第二薄溝道中的漏電流。11.根據權利要求9所述的存儲器設備，其中第一和第二薄溝道包括多晶硅材料。12.根據權利要求11所述的存儲器設備，其中第一摻雜水平增強第一薄溝道中的強電流，并且第二摻雜水平減少第二薄溝道中的漏電流。13.根據權利要求12所述的存儲器設備，還包括: 沿第一柱結構形成的選擇柵源(SGS);以及 沿第二柱結構形成的選擇柵漏(SGD)。14.根據權利要求13所述的存儲器設備，還包括在SGS與SGD之間沿第一柱結構、第二柱結構或其組合形成的至少一個非易失性存儲器單元。15.根據權利要求9所述的存儲器設備，其中存儲器設備包括固態驅動器(SSD)的部分。16.根據權利要求9所述的存儲器設備，其中存儲器設備包括存儲器設備的陣列的部分。17.—種形成存儲器設備的方法，包括: 形成源層； 在源層上形成包括第一薄溝道的第一柱結構，第一薄溝道包括第一摻雜水平；以及在第一柱結構上形成第二柱結構，第二柱結構包括第二薄溝道，第二薄溝道包括第二摻雜水平，并且第二摻雜水平不同于第一摻雜水平。18.根據權利要求17所述的方法，其中第一摻雜水平增強第一柱結構的薄溝道中的強電流，并且第二摻雜水平減少第二柱結構的薄溝道中的漏電流。19.根據權利要求17所述的方法，其中形成第一柱結構包括形成包括圍繞第一電介質材料的第一多晶硅薄溝道的第一中空溝道柱結構;并且 其中形成第二柱結構包括在第一中空溝道柱結構上形成第二中空溝道柱結構，第二中空溝道柱結構包括圍繞第二電介質材料的第二多晶硅薄溝道，第二多晶硅薄溝道接觸第一多晶硅薄溝道。20.根據權利要求19所述的方法，其中第一摻雜水平增強第一多晶硅薄溝道中的強電流，并且第二摻雜水平減少第二多晶硅薄溝道中的漏電流。21.根據權利要求20所述的方法，還包括: 在第一柱結構中形成選擇柵源(SGS); 在第二柱結構中形成選擇柵漏(SGD);以及 在SGS與SGD之間沿第一柱結構、第二柱結構或其組合形成至少一個非易失性存儲器單J L ο22.根據權利要求21所述的方法，其中存儲器設備包括固態驅動器(SSD)的部分。23.根據權利要求19所述的方法，其中存儲器設備包括存儲器設備的陣列的部分。
【文檔編號】H01L27/115GK105993074SQ201580009457
【公開日】2016年10月5日
【申請日】2015年3月2日
【發明人】F.A.辛塞克-埃格, J.J.孫, B.李, S.賈彥蒂, H.趙, 黃廣宇, 劉海濤
【申請人】英特爾公司