半導體結構的形成方法
【專利摘要】本發明提供了一種半導體結構的形成方法，包括：在半導體襯底上形成隧穿層后，在所述隧穿層上形成摻雜有N型離子的第一多晶硅層；之后刻蝕所述存儲器區域上的第一多晶硅層，形成浮柵層；接著，在所述浮柵層上形成第一絕緣層后，在所述半導體襯底上形成的第二多晶硅層，所述第二多晶硅層覆蓋所述浮柵層；刻蝕所述第二多晶硅層，在所述浮柵層上形成控制柵層，在所述存儲器區域的半導體襯底上形成位于所述浮柵層一側的選擇柵層，所述浮柵層與選擇柵層之間形成有間隙。相比于現有工藝，本發明有效簡化淺表面溝道晶體管結構的分柵式閃存的制造工藝，從而降低制造難度，以及工藝成本。
【專利說明】
半導體結構的形成方法
技術領域
[0001] 本發明涉及半導體制造技術領域，尤其涉及一種半導體結構的形成方法。
【背景技術】
[0002] 分柵式閃存是一種常用的非易失性半導體存儲器，其以無過擦除效應、電路設計 相對簡單，以及低壓、高速的運作特點已成為存儲器件的主流技術，被廣泛應用于諸如智能 卡、S頂卡、微控制器、手機等電子產品中。
[0003] 參考圖1所示，分柵式閃存半導體襯底10 ;位于半導體襯底10上的隧穿層11、位 于所述隧穿層11上的浮柵21，浮柵21上的絕緣層22、位于所述絕緣層22上的控制柵23， 以及位于所述隧穿層11上，且位于所述浮柵21和控制柵23 -側的選擇柵24。
[0004] 先前工藝中，所述分柵式閃存多為埋層溝道晶體管（Burried channel M0S)結構， 其包括：N肼、N型浮柵和N型選擇柵結構；然隨著對于分柵式閃存數器讀寫速度要求的提 升，現今研發出一種淺表面溝道晶體管（Surface channel M0S)結構的分柵式閃存，其包 括：N肼、N型浮柵和P型選擇柵，從而有效降低選擇柵24的閾值電壓，以提高分柵式閃存的 讀寫速度。
[0005] 此外，在分柵式閃存使用時，通常會在其周圍會設置外圍電路（Periphery Circuit)。所述外圍電路主要為邏輯電路，包括：高壓晶體管與邏輯晶體管，其中所述高壓 晶體管的閾值電壓大于所述邏輯晶體管的閾值電壓。所述邏輯電路用以引入不同的電壓， 控制所述分柵式閃存進行數據寫入、擦除和讀取等操作。因而，在現有的分柵式閃存制造工 藝中，在同一半導體襯底上往往同時進行分柵式閃存和高閾值電壓晶體管以及邏輯晶體管 制造工藝。其進步一步增加了淺表面溝道晶體管結構的分柵式閃存制造的難度。
[0006] 圖2~7,為現有淺表面溝道晶體管結構的分柵式閃存的制造結構示意圖，現有淺 表面溝道晶體管結構的分柵式閃存的制造方法包括：
[0007] 先參考圖2,提供半導體襯底100。
[0008] 所述半導體襯底100包括用于制造分柵式閃存的第一區域I、用于制造高壓晶體 管的第二區域II，以及用于制造邏輯晶體管的第三區域III ;
[0009] 在所述第一區域I的半導體襯底內注入有N型離子，形成有N阱（圖中未顯示）； 在所述第二區域II的半導體襯底內形成有用于形成P型高壓晶體管的P阱，以及用于形成 N型高壓晶體管的N阱（圖中未顯示）；
[0010] 繼續參考圖2,在所述半導體襯底100上形成絕緣層110后，在所述第二區域II和 第三區域III，以及部分第一區域I上形成第一掩模120,并向未覆蓋所述第一掩模120的 存儲器區域I內注入P型離子，形成浮柵區域101，用于調整后續形成于所述浮柵區域上方 的控制柵的閾值電壓；
[0011] 接著參考圖3,在所述第二區域II和第三區域III上形成第二掩模121后，以第 二掩模121為掩模向第一區域I的半導體襯底100內再次注入P型離子，形成存儲器區域 102,用于進一步調整后續形成的浮柵和選擇柵的閾值電壓；
[0012] 參考圖4,去除所述存儲器區域102上的絕緣層后，在所述存儲器區域102的半導 體襯底100上形成隧穿層112,保留所述第二區域II和第三區域III上的絕緣層111。
[0013] 結合參考圖5,在所述半導體襯底100上形成本征多晶硅層130后，在所述本征多 晶硅層130上形成第三掩模122,露出浮柵區域101上方一側的本征多晶硅層，并向露出的 本征多晶硅層130內注入P型離子，形成選擇柵多晶硅區域131。
[0014] 結合參考圖6,在去除所述第三掩模122后，在所述選擇柵多晶硅區域131上形成 第四掩模123,并以所述第四掩模123為掩模向剩余的多晶硅層內注入N型離子，形成在不 同區域摻雜有不同類型離子的多晶硅層132 ;
[0015] 結合參考圖6和圖7,在刻蝕摻雜有離子的多晶娃層132后，形成摻雜有N型離子 的浮柵134和摻雜有P型離子的選擇柵133,同時在所述第二區域II上形成摻雜有N型離 子的柵極結構135,所述柵極結構135用于形成高壓晶體管；
[0016] 形成選擇柵133后，再于所述浮柵134和選擇柵133上形成絕緣層，并于浮柵134 上的絕緣層上形成控制柵等結構；
[0017] 之后，再于所述半導體襯底100上形成另一層多晶硅層（圖中未顯示），再刻蝕所 述多晶硅層，在第三區域III上形成邏輯器件。
[0018] 如上所述，在形成淺表面溝道晶體管結構的分柵式閃存的浮柵和選擇柵的現有工 藝中，參考圖5和圖6,因為在半導體襯底上形成本征多晶娃層130后，需要向本征多晶娃層 不同區域內進行多次不同類型的離子注入步驟，后續用于形成摻雜有不同類型離子的N型 浮柵和P型選擇柵，且在多次離子注入步驟中，還需要在本征多晶硅層上進行多個掩模的 形成和去除步驟，現有的淺表面溝道晶體管結構的分柵式閃存的制造工藝復雜，工藝成本 大。
[0019] 為此，如何簡化淺表面溝道晶體管結構的分柵式閃存的制造工藝是本領域技術人 員亟需解決的問題。

【發明內容】

[0020] 本發明解決的問題是提供一種半導體結構的形成方法，從而簡化淺表面溝道晶體 管結構的分柵式閃存制造工藝。
[0021] 為解決上述問題，本發明提供一種半導體結構的形成方法，
[0022] 提供半導體襯底，所述半導體襯底包括用于形成分柵式閃存的第一區域；
[0023] 在所述半導體襯底上形成隧穿層；
[0024] 在所述隧穿層上形成摻雜有N型離子的第一多晶硅層；
[0025] 刻蝕所述第一區域上的第一多晶硅層，形成浮柵層；
[0026] 在所述浮柵層上形成第一絕緣層；
[0027] 在所述第一絕緣層及半導體襯底上覆蓋第二多晶硅層；
[0028] 刻蝕所述第二多晶硅層，在所述浮柵層上形成控制柵層，且在所述浮柵層一側的 第一區域半導體襯底上形成選擇柵層；
[0029] 向所述選擇柵層內摻雜P型離子。
[0030] 可選地，在刻蝕所述第一多晶硅層形成浮柵層之后，形成所述第一絕緣層之前，所 述半導體結構的形成方法還包括：去除位于所述浮柵層周邊的隧穿層露出所述半導體襯底 表面，之后在所述第一區域內，露出的半導體襯底表面上形成第二絕緣層；
[0031] 在所述浮柵層上形成第一絕緣層的步驟包括：使所述第一絕緣層也覆蓋在所述第 二絕緣層上。
[0032] 可選地，所述第二絕緣層為氧化硅層。
[0033] 可選地，形成所述第二絕緣層的工藝為熱氧化工藝。
[0034] 可選地，所述第二絕緣層的厚度為5~15 A。
[0035] 可選地，形成第一絕緣層的步驟包括：在所述浮柵層上依次形成第一氧化硅層、氮 化硅層以及第二氧化硅層。
[0036] 可選地，刻蝕所述第二多晶硅層，形成選擇柵層的步驟包括：
[0037] 刻蝕所述第二多晶硅層，在所述浮柵層上形成控制柵層，同時在所述第一區域上， 形成位于所述浮柵層的一側的第三多晶硅層；所述第三多晶硅層和所述浮柵層之間形成間 隙；
[0038] 刻蝕所述第三多晶硅層，形成所述選擇柵層。
[0039] 可選地，刻蝕所述第二多晶硅層，形成所述控制柵層和第三多晶硅層后，在所述第 一區域上露出部分所述第一絕緣層；
[0040] 在刻蝕所述第三多晶硅層前，所述形成方法還包括：
[0041] 去除所述第一區域上露出的所述第一絕緣層和對應的第二絕緣層，以露出所述半 導體襯底；
[0042] 在露出的所述半導體襯底表面形成第三絕緣層。
[0043] 可選地，所述第三絕緣層的材料為氧化硅。
[0044] 可選地，所述第三絕緣層的厚度為70~丨00 A。
[0045] 可選地，所述第三絕緣層的形成方法為熱氧化工藝。
[0046] 可選地，所述半導體襯底還包括第二區域，用于形成第一器件；
[0047] 在形成所述第一多晶硅層前，所述形成方法還包括，在所述第二區域上形成第四 絕緣層；
[0048] 形成所述第一多晶硅層的步驟還包括：所述第一多晶硅層還覆蓋在所述第二區域 上；
[0049] 刻蝕所述第一多晶硅層以形成浮柵層的步驟還包括：刻蝕所述第二區域上的第一 多晶硅層形成第一柵極層；
[0050] 在所述浮柵層上形成第一絕緣層的步驟包括：使所述第一絕緣層也覆蓋在所述第 一柵極層上；
[0051] 在所述半導體襯底上形成第二多晶硅層的步驟包括：使所述第二多晶硅層覆蓋所 述第二區域，且所述第二多晶硅層覆蓋所述第一柵極層；
[0052] 刻蝕所述第二多晶硅層形成控制柵層的步驟還包括：同時刻蝕所述第二區域上的 第二多晶硅層，在所述第一柵極層上形成第二多晶層。
[0053] 可選地，所述半導體襯底還包括第三區域，用于形成邏輯器件；
[0054] 在形成所述浮柵層后，形成第二多晶硅層前，所述半導體結構的形成方法還包括： 在所述第三區域的半導體襯底表面形成第五絕緣層；
[0055] 在所述半導體襯底上形成第二多晶硅層的步驟包括：使所述第二多晶硅層覆蓋所 述第三區域；
[0056] 刻蝕所述第二多晶硅層形成選擇柵層的步驟還包括：同時刻蝕所述第三區域上的 第二多晶硅層，形成第二柵極層。
[0057] 可選地，向所述選擇柵層內摻雜P型離子的步驟包括：
[0058] 向所述選擇柵層內注入P型離子，同時向所述第一區域內的半導體襯底內注入P 型離子以在所述浮柵層兩側的半導體襯底內形成源極和漏極。
[0059] 可選地，所述第一器件包括第一晶體管，向所述選擇柵層內摻雜P型離子的步驟 包括：
[0060] 向所述選擇柵層內注入P型離子，同時向所述半導體襯底內摻雜P型離子，第一晶 體管的源極和漏極。
[0061] 可選地，所述邏輯器件包括邏輯晶體管，向所述選擇柵層內摻雜P型離子的步驟 包括：
[0062] 向所述選擇柵層內注入P型離子，同時向所述半導體襯底內摻雜P型離子，形成邏 輯晶體管的源極和漏極。
[0063] 與現有技術相比，本發明的技術方案具有以下優點：
[0064] 在半導體襯底的第一區域上形成隧穿層后，在隧穿層上形成摻雜有N型離子的第 一多晶硅層，在刻蝕所述第一區域上的第一多晶硅層后形成摻雜N型離子的浮柵層，并在 所述浮柵層上形成第一絕緣層后，再于所述存儲器區域上形成第二多晶硅層，第二多晶硅 層覆蓋所述浮柵層；在刻蝕所述第二多晶硅層后，在所述浮柵層上形成控制柵層，在所述浮 柵層一側形成選擇柵層；之后再向所述選擇柵層內注入P型離子，用于形成摻雜有P型離子 的選擇柵層，進而用于形成淺表面溝道晶體管結構的分柵式閃存。
[0065] 相比于現有淺表面溝道晶體管結構的分柵式閃存的制造工藝，本發明提供半導體 結構的形成方法中，在形成摻雜有N型離子的浮柵和P型離子選擇柵的過程中，省去了向本 征多晶硅層不同區域內進行多次不同類型的離子注入步驟，以及在多次離子注入過程中， 在本征多晶硅層上進行多個掩模的形成和去除步驟，從而有效簡化淺表面溝道晶體管結構 的分柵式閃存的制造工藝，降低工藝成本。
【附圖說明】
[0066] 圖1是一種分柵式閃存的結構不意圖；
[0067] 圖2至圖7是現有形成surface gate結構的分柵式閃存工藝中，各步驟中的半導 體結構的剖面結構示意圖；
[0068] 圖8至圖19是本發明半導體結構的形成方法一實施例各步驟中的半導體結構的 剖面結構示意圖。
【具體實施方式】
[0069] 如【背景技術】所述，相比于埋層溝道晶體管結構的分柵式閃存，淺表面溝道晶體管 結構的分柵式閃存可有效降低分柵式閃存的控制柵的閾值電壓，從而提高分柵式閃存的讀 寫速度。
[0070] 但現有淺表面溝道晶體管結構的分柵式閃存的制造工藝中，半導體襯底上形成本 征多晶硅層后，需要向本征多晶硅層不同區域內進行多次不同類型的離子注入步驟，后續 用于形成摻雜有不同類型離子的N型浮柵和P型選擇柵；且在多次離子注入步驟中，還需要 在本征多晶硅層上進行多個掩模的形成和去除步驟，上述各步驟繁瑣復雜，增加了淺表面 溝道晶體管結構的分柵式閃存的制造難度和成本。
[0071] 為此，本發明提供了一種半導體結構的形成方法，可簡化淺表面溝道晶體管結構 的分柵式閃存的制造工藝，降低工藝成本。
[0072] 本發明提供的半導體結構的形成方法，包括：
[0073] 提供半導體襯底，所述半導體襯底包括用于形成分柵式閃存的第一區域；在所述 半導體襯底上形成隧穿層，并在所述隧穿層上形成摻雜有N型離子的第一多晶硅；之后刻 蝕所述第一區域上的第一多晶硅層，形成浮柵層；
[0074] 接著，在所述浮柵層上形成第一絕緣層，并在所述第一絕緣層和半導體襯底上形 成的第二多晶硅層；刻蝕所述第二多晶硅層，在所述浮柵層上形成控制柵層，且在所述浮柵 層一側的第一區域半導體襯底上形成選擇柵層；之后再向所述選擇柵層內摻雜P型離子。
[0075] 本發明中，刻蝕摻雜N型離子的第一多晶硅層形成浮柵層后，于半導體襯底上形 成第二多晶硅層，并刻蝕所述第二多晶硅層形成選擇柵層，之后向所述選擇柵層內摻雜P 型離子。
[0076] 相比于現有工藝，本發明提供的半導體結構的形成方法中，在形成摻雜有N型離 子的浮柵和P型離子選擇柵的過程中，省去了向本征多晶硅層不同區域內進行多次不同類 型的離子注入步驟，以及在多次離子注入過程中，在本征多晶硅層上進行多個掩模的形成 和去除步驟，從而有效簡化淺表面溝道晶體管結構的分柵式閃存的制造工藝，降低工藝成 本。
[0077] 為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖以具有淺 表面溝道晶體管結構的分柵式閃存、高壓晶體管（HV Device)和邏輯器件（Logic Device) 的制造方法為實施例對本發明的具體過程做詳細的說明。
[0078] 圖8至圖19是本發明實施例的半導體結構的形成過程的剖面結示意圖。
[0079] 先參考圖8,提供半導體襯底200。
[0080] 本實施例中，所述半導體襯底200為硅襯底。但除本實施例外的其他實施例中，所 述半導體襯底200還可為鍺襯底、硅鍺襯底或是絕緣體襯底。本領域中的半導體襯底200 均適用于本發明，本發明對所述半導體襯底200的類型不做限定。
[0081] 本實施例中，所述半導體襯底200包括并列設置的第一區域I、第二區域II和第三 區域III。所述第一區域I為用于形成淺表面溝道晶體管結構的分柵式閃存，第二區域II 用于形成第一器件，所述第三區域III為用于形成邏輯器件的邏輯器件區域。
[0082] 本實施例中，所述第一器件包括了第一晶體管，所述邏輯器件包括邏輯晶體管。所 述第一晶體管可作為高壓晶體管，第一晶體管的閾值電壓大于所述邏輯晶體管的閾值電 壓。
[0083] 本實施例中，第一區域I的半導體襯底200內形成有第一阱區（圖中未標示），所 述第一阱區為注入有磷（P)等N型離子的N型阱區；所述第二區域II的半導體襯底200內 形成有多個N型阱區和P型阱區，分別用以形成N型高壓晶體管和P型高壓晶體管；所述第 三區域II內此時還未形成有阱區。
[0084] 本實施例中，在所述半導體襯底200內形成有淺溝槽隔離結構（Shallow Trench Isolation，STI)(圖中未標號），用于隔離各個不同的區域，以及各個區域內的相鄰阱區， 以實現后續形成于所述半導體襯底200上的各半導體器件間的電隔離。淺溝槽隔離結構的 填充材料可以為氧化硅、氮化硅、氮氧化硅中的一種或幾種。
[0085] 除本實施例外的其他實施例中，在所述半導體襯底200還可設有除STI結構外的 其他隔離結構，以實現后續形成各半導體器件間的電隔離。本發明對所述隔離結構的類型 并不做限定。
[0086] 此外，在所述半導體襯底200內還設有晶體管和金屬互連結構等各類半導體元器 件，上述結構均不影響本發明的保護范圍，本發明對所述半導體襯底200的結構并不做限 定。
[0087] 繼續參考圖8,在所述半導體襯底200上形成覆蓋所述第一區域I、第二區域II和 第三區域III的第四絕緣層210,所述第四絕緣層210用于形成第一晶體管中柵極與半導體 襯底200之間的柵介質層。
[0088] 之后，在所述第一區域I的第一阱區內形成第一離子區域201，以及位于所述第一 離子區域201中的第二離子區域202 ;
[0089] 本實施例中，所述第一離子區域201和第二離子區域202的形成步驟包括：
[0090] 向所述第一阱區內注入P型離子，以形成所述第二離子區域202,所述第二離子區 域202用于調整控制柵的閾值電壓；之后，向所述第一阱區內再次注入P型離子，形成第一 離子區域201，所述第一離子區域201用于進一步調整分柵式閃存的控制柵和選擇柵的閾 值電壓。
[0091] 本實施例中，所述第四絕緣層210為氧化硅層，形成方法可選為熱氧化工藝、化學 氣相沉積或是原子層沉積等方法。本發明對所述第四絕緣層210的形成方法不做限定。
[0092] 可選地，所述第四絕緣層210的厚度為140~丨70 A。
[0093] 接著參考圖9,之后，去除所述第一區域I上的第四絕緣層210,露出所述第一區域 I半導體襯底200的表面；并在所述第一區域I半導體襯底200的表面形成隧穿層211。
[0094] 本實施例中，所述隧穿層211為氧化硅層，形成方法為熱氧化工藝
[0095] 可選地，所述隧穿層211的厚度為g(Kl(K): A。
[0096] 參考圖10,形成所述隧穿層211后，在所述半導體襯底200的表面形成第一多晶娃 層300,所述第一多晶硅層300摻雜有N型離子。
[0097] 本實施例中，所述N型離子包括磷（P)離子。但除本實施例外的其他實施例中，所 述N型離子還可為砷（As)等其他離子，本發明對所述N型離子具體選擇不做限定。
[0098] 本實施例中，所述第一多晶硅層300覆蓋所述第一區域I、第二區域II和第三區域 III。
[0099] 本實施例中，所述第一多晶娃層300的方法為化學氣相沉積（Chemical Vapor Deposition，簡稱 CVD) 〇
[0100] 所述第一多晶硅層300的形成過程可包括，同時通入硅源氣體和磷源氣體，從而 形成摻雜有磷的第一多晶硅層。
[0101] 但除本實施例外，還可通過先形成本征多晶硅層，之后通過離子注入等方法在所 述本征多晶硅層內注入磷離子，以形成摻雜有磷的第一多晶硅層。上述簡單的改變均在本 發明的保護范圍內。
[0102] 參考圖11，刻蝕所述第一多晶硅層300,在所述第一區域I上形成浮柵層310。
[0103] 本實施例中，浮柵層310位于所述第二離子區域202上方。
[0104] 本實施例中，在刻蝕所述第一多晶硅層300以形成所述浮柵層310的同時，刻蝕所 述第二區域II上的第一多晶硅層300,在所述第二區域II上形成第一柵極層320。
[0105] 所述第一柵極層320用于形成第一晶體管的柵極。
[0106] 本實施例中，所述浮柵層310和第一柵極層320內均摻雜有N型離子。
[0107] 繼續參考圖11，刻蝕所述第一多晶硅層300以形成所述浮柵層310后，露出部分所 述隧穿層，該部分隧穿層在刻蝕所述第一多晶硅層300時受到損傷，進而影響后續形成的 分柵式閃存的性能。
[0108] 為此，本實施例中，在形成所述浮柵層310后，刻蝕去除所述第一區域II上露出的 隧穿層211，以露出所述半導體襯底200表面。
[0109] 再參考圖12,在所述第一區域I上露出的半導體襯底200的表面形成第二絕緣層 212〇
[0110] 本實施例中，所述第二絕緣層212為氧化硅層。
[0111] 可選地，所述第二絕緣層212的形成方法為熱氧化工藝。
[0112] 進一步可選地，所述第二絕緣層212的厚度為5~1J: Αβ
[0113] 值得注意的是，刻蝕所述第一多晶硅層300后，在所述第一區域I上可形成多個浮 柵層310,后續用以形成多個分柵式閃存；在所述第二區域II上形成有多個所述第一柵極 層，用以形成多個第一器件的各晶體管（包括N型高壓晶體管和P型高壓晶體管），但本實 施例為了便于描述僅示出了一個所述第一柵極層以及浮柵層，但所述浮柵層和第一柵極層 的數量并不限定本發明的保護范圍。
[0114] 參考圖13,形成所述浮柵層310后，在所述浮柵層310上形成第一絕緣層400。所 述第一絕緣層400作為后續形成的分柵式閃存中，浮柵與控制柵之間的絕緣層。
[0115] 本實施例中，所述第一絕緣層400覆蓋在所述第二絕緣層212、第四絕緣層210和 所述第一柵極層320上。
[0116] 本實施例中，所述第一絕緣層400的形成步驟包括：
[0117] 在所述半導體襯底200上依次形成第一氧化娃層（oxide)、氮化娃層（nitride)以 及第二氧化硅層（oxide)。所述第一氧化硅層、氮化硅層以及第二氧化硅層組成第一絕緣層 400,使所述第一絕緣層400為0N0 (oxide-nitride-oxide)層結構。
[0118] 可選地，所述第一氧化物層的厚度為A左右，氮化物層的厚度為紐1左右，第 二氧化物層的厚度為50人左右；所述第一氧化物層、氮化物層以及第二氧化物層的形成方 法為化學氣相沉積。所述0N0層的結構以及形成方法為本領域的成熟技術，在此不再贅述。
[0119] 可選地，形成所述第一絕緣層400后，可向第三區域III的半導體襯底200的不同 區域內分別注入Ν型離子和Ρ型離子，從而形成有多個Ν型阱區和Ρ型阱區，分別用以形成 Ν型邏輯晶體管和Ρ型邏輯晶體管。上述結構為本領域成熟技術在此不再贅述。
[0120] 接著，參考圖14,去除位于所述第三區域III上的第一絕緣層400和第四絕緣層， 露出所述第三區域III的半導體襯底200 ;并于所述第三區域III露出的半導體襯底200 表面形成第五絕緣層220。所述第五絕緣層220可作為后續形成的邏輯晶體管中的柵介質 層。
[0121] 本實施例中，所述第五絕緣層220為氧化硅層。
[0122] 進一步可選地，所述第五絕緣層220的形成方法為熱氧化工藝。
[0123] 參考圖15,之后，在所述半導體襯底200上形成第二多晶硅層500。
[0124] 本實施例中，所述第二多晶硅層500為本征多晶硅層，形成方法為化學氣相沉積。
[0125] 本實施例中，所述第二多晶硅層500覆蓋所述浮柵層310、所述第一柵極層320，以 及所述第一區域I、第二區域II和第三區域III的半導體襯底200的表面。
[0126] 之后，結合參考圖16~圖18,刻蝕所述第二多晶硅層，在所述浮柵層310上形成控 制柵層511，在所述第一區域I的半導體襯底200上形成位于所述浮柵層310 -側的選擇柵 層512,所述浮柵層310與選擇柵層512之間形成有間隙601。
[0127] 本實施例中，形成所述控制柵層511和選擇柵層512的步驟包括：
[0128] 先參考圖16,刻蝕所述第二多晶硅層500,在所述浮柵層310上形成控制柵層511， 同時在所述第一區域I上，形成位于所述浮柵層310的一側的第三多晶硅層510,在所述第 三多晶硅層510和所述浮柵層310之間形成間隙601。
[0129] 本實施例中，在刻蝕所述第二多晶硅層500形成所述控制柵層511的同時，在所述 第一柵極層320上形成第二多晶層520，所述第二多晶層520后續可用于形成電連接所述第 一柵極層320的互連線結構；而且，還在所述第三區域III上形成第四多晶硅層530。
[0130] 繼續參考圖16,在形成所述控制柵層511后，刻蝕所述第一區域I內，露出的第一 絕緣層400,和露出的第一絕緣層400下方的第二絕緣層212,以露出所述半導體襯底200。
[0131] 再結合參考圖17,在露出的所述半導體襯底200表面形成第三絕緣層230。
[0132] 本實施例中，所述第三絕緣層230為氧化硅層。
[0133] 可選地，所述第三絕緣層230的厚度為70~100 A。
[0134] 進一步可選地，所述第三絕緣層230的形成方法為熱氧化工藝。
[0135] 刻蝕所述第二多晶硅層500形成所述控制柵層511后，在第一區域I半導體襯底 200上露出部分所述第一絕緣層，該部分露出的第一絕緣層在刻蝕所述第二多晶硅層500 過程中受到損傷，進而會影響后續形成的半導體器件的性能。
[0136] 為此，本實施例中，去除所述第一區域I半導體襯底200上露出的第一絕緣層和對 應的第二絕緣層212,以露出所述半導體襯底200后，在露出的半導體襯底200上形成第三 絕緣層230可提高后續形成的半導體器件的性能。
[0137] 此外，在用于形成所述第三絕緣層230的熱氧化工藝中，同時對位于所述第三多 晶硅層510下方的第二絕緣層212和第一絕緣層400露出的側壁、以及控制柵層511下方 的第一絕緣層400、浮柵層310下方的隧穿層211和第二絕緣層212露出的側壁，以及所述 第二區域的第四絕緣層210露出的側壁進行了修復，以進一步提高后續形成的半導體器件 的性能。
[0138] 接著，結合參考圖18,刻蝕所述第三多晶硅層510,在所述第一區域I上形成選擇 柵層512,所述選擇柵層512用于形成分柵式閃存的選擇柵。
[0139] 本實施例中，在刻蝕所述第三多晶硅層510時，同時刻蝕所述第三區域III上的所 述第四多晶硅層530,形成第二柵極層531。所述第二柵極層531用于形成邏輯器件的邏輯 晶體管。
[0140] 值得注意的是，刻蝕所述第四多晶硅層530后，可在所述第三區域III上形成有多 個第二柵極層531，用以形成多個邏輯器件的晶體管（包括N型邏輯晶體管和P型邏輯晶體 管），但本實施例為了便于描述僅示出了 一個所述第二柵極層，所述第二柵極層531的個數 并不限定本發明的保護范圍。
[0141] 形成所述選擇柵層512后，向所述選擇柵層512中摻雜P型離子。摻雜P型離子 的選擇柵層512和摻雜N型離子的浮柵層310用于形成淺表面溝道晶體管結構的分柵式閃 存。
[0142] 參考圖19,本實施例中，在向所述選擇柵層512內摻雜P型離子前，先在所述選擇 柵512的側壁上形成第一側墻610,在所述浮柵層310和控制柵層511的側壁上形成第二側 墻620,在所述第一柵極層320和第二多晶層520的側壁上形成第三側墻630,并在第二柵 極層531的側壁形成第四側墻640。
[0143] 之后，在向所述選擇柵層512中摻雜P型離子的同時，向所述第一區域I的半導體 襯底200內注入P型離子以在所述浮柵層310兩側的半導體襯底內形成源極和漏極（圖中 未顯示）；
[0144] 或是，在向所述選擇柵層512中摻雜P型離子的同時，向所述第二區域II的所述 半導體襯底200內摻雜P型離子，從而在所述第一柵極層320兩側，形成第一晶體管的源極 和漏極（圖中未顯示）；
[0145] 抑或是，在向所述選擇柵層512中摻雜P型離子的同時，向第三區域III的半導體 襯底200內摻雜P型離子，從而在所述第二柵極層531兩側，形成邏輯晶體管的源極和漏 極。
[0146] 上述在向所述選擇柵層512內摻雜P型離子同時，形成分柵式閃存的源極和漏極、 或是第一晶體管的源極和漏極，抑或是邏輯晶體管的源極和漏極，從而簡化半導體器件的 形成工藝，降低工藝成本。
[0147] 本實施例中，所述浮柵層310內摻雜有N型離子，所述選擇柵層512內摻雜有P型 離子，所述浮柵層310、控制柵層511和選擇柵層512用于形成淺表面溝道晶體管結構的分 柵式閃存；所述第一柵極層320用于形成第一器件；所述第二柵極層531用于形成邏輯器 件。
[0148] 本實施例中，在半導體襯底上形成隧穿層后，在所述隧穿層上形成摻雜有N型離 子的第一多晶硅層；之后刻蝕所述第一區域上的第一多晶硅層，形成浮柵層；接著，在所述 浮柵層上形成第一絕緣層后，在所述半導體襯底上形成的第二多晶硅層，所述第二多晶硅 層覆蓋所述浮柵層；刻蝕所述第二多晶硅層，在所述浮柵層上形成控制柵層，在所述第一區 域的半導體襯底上形成位于所述浮柵層一側的選擇柵層，所述浮柵層與選擇柵層之間形成 有間隙，之后再向所述選擇柵層內注入P型離子。
[0149] 相比于現有形成淺表面溝道晶體管結構的分柵式閃存的工藝，結合參考圖5~圖 7,本發明提供的技術方案省去了，現有工藝中，為了形成摻雜N型離子的浮柵和摻雜P型離 子的選擇柵，從而在本征多晶硅層的不同區域注入不同類型的離子，以及在本征多晶硅層 的不同區域注入不同類型的離子的工藝中，進行的多個掩模的形成和去除等步驟，包括：
[0150] 在所述半導體襯底100上形成本征多晶娃層130后，先在所述多晶娃層130形成 第三掩模122,并向浮柵區域101上方一側的本征多晶硅層130內注入P型離子，形成選擇 柵多晶硅區域131 ;
[0151] 之后再去除所述第三掩模122,于在所述選擇柵多晶硅區域131上形成第四掩模 123,并以所述第四掩模123為掩模向除所述選擇柵多晶硅區域131外本征多晶硅層130注 入N型離子；再刻蝕摻雜有離子的多晶硅層132,形成摻雜有N型離子的浮柵134和摻雜有 P型離子的選擇柵133。
[0152] 本發明提供的半導體結構的形成方法可有效簡化淺表面溝道晶體管結構的分柵 式閃存的制造工藝，降低工藝成本。
[0153] 雖然本發明披露如上，但本發明并非限定于此。任何本領域技術人員，在不脫離本 發明的精神和范圍內，均可作各種更動與修改，因此本發明的保護范圍應當以權利要求所 限定的范圍為準。
【主權項】
1. 一種半導體結構的形成方法，其特征在于，包括： 提供半導體襯底，所述半導體襯底包括用于形成分柵式閃存的第一區域； 在所述半導體襯底上形成隧穿層； 在所述隧穿層上形成滲雜有N型離子的第一多晶娃層； 刻蝕所述第一區域上的第一多晶娃層，形成浮柵層； 在所述浮柵層上形成第一絕緣層； 在所述第一絕緣層及半導體襯底上覆蓋第二多晶娃層； 刻蝕所述第二多晶娃層，在所述浮柵層上形成控制柵層，且在所述浮柵層一側的第一 區域半導體襯底上形成選擇柵層. 向所述選擇柵層內滲雜P型離子。2. 如權利要求1所述的半導體結構的形成方法，其特征在于， 在刻蝕所述第一多晶娃層形成浮柵層之后，形成所述第一絕緣層之前，所述半導體結 構的形成方法還包括：去除位于所述浮柵層周邊的隧穿層露出所述半導體襯底表面，之后 在所述第一區域內，露出的半導體襯底表面上形成第二絕緣層； 在所述浮柵層上形成第一絕緣層的步驟包括：使所述第一絕緣層也覆蓋在所述第二絕 緣層上。3. 如權利要求2所述的半導體結構的形成方法，其特征在于，所述第二絕緣層為氧化 娃層。4. 如權利要求3所述的半導體結構的形成方法，其特征在于，形成所述第二絕緣層的 工藝為熱氧化工藝。5. 如權利要求2所述的半導體結構的形成方法，其特征在于，所述第二絕緣層的厚度 為5~15 A。6. 如權利要求1所述的半導體結構的形成方法，其特征在于，形成第一絕緣層的步驟 包括：在所述浮柵層上依次形成第一氧化娃層、氮化娃層W及第二氧化娃層。7. 如權利要求1所述的半導體結構的形成方法，其特征在于，刻蝕所述第二多晶娃層， 形成選擇柵層的步驟包括： 刻蝕所述第二多晶娃層，在所述浮柵層上形成控制柵層，同時在所述第一區域上，形成 位于所述浮柵層的一側的第=多晶娃層；所述第=多晶娃層和所述浮柵層之間形成間隙； 刻蝕所述第=多晶娃層，形成所述選擇柵層。8. 如權利要求7所述的半導體結構的形成方法，其特征在于，刻蝕所述第二多晶娃層， 形成所述控制柵層和第=多晶娃層后，在所述第一區域上露出部分所述第一絕緣層； 在刻蝕所述第=多晶娃層前，所述形成方法還包括： 去除所述第一區域上露出的所述第一絕緣層和對應的第二絕緣層，W露出所述半導體 襯底； 在露出的所述半導體襯底表面形成第=絕緣層。9. 如權利要求8所述的半導體結構的形成方法，其特征在于，所述第=絕緣層的材料 為氧化娃。10. 如權利要求8所述的半導體結構的形成方法，其特征在于，所述第=絕緣層的厚度 為70~IOO A。11. 如權利要求8所述的半導體結構的形成方法，其特征在于，所述第=絕緣層的形成 方法為熱氧化工藝。12. 如權利要求1所述的半導體結構的形成方法，其特征在于，所述半導體襯底還包括 第二區域，用于形成第一器件； 在形成所述第一多晶娃層前，所述形成方法還包括，在所述第二區域上形成第四絕緣 層； 形成所述第一多晶娃層的步驟還包括：所述第一多晶娃層還覆蓋在所述第二區域上； 刻蝕所述第一多晶娃層W形成浮柵層的步驟還包括：刻蝕所述第二區域上的第一多晶 娃層形成第一柵極層； 在所述浮柵層上形成第一絕緣層的步驟包括：使所述第一絕緣層也覆蓋在所述第一柵 極層上； 在所述半導體襯底上形成第二多晶娃層的步驟包括：使所述第二多晶娃層覆蓋所述第 二區域，且所述第二多晶娃層覆蓋所述第一柵極層； 刻蝕所述第二多晶娃層形成控制柵層的步驟還包括：同時刻蝕所述第二區域上的第二 多晶娃層，在所述第一柵極層上形成第二多晶層。13. 如權利要求1所述的半導體結構的形成方法，其特征在于，所述半導體襯底還包括 第=區域，用于形成邏輯器件； 在形成所述浮柵層后，形成第二多晶娃層前，所述半導體結構的形成方法還包括：在所 述第=區域的半導體襯底表面形成第五絕緣層； 在所述半導體襯底上形成第二多晶娃層的步驟包括：使所述第二多晶娃層覆蓋所述第 =區域； 刻蝕所述第二多晶娃層形成選擇柵層的步驟還包括：同時刻蝕所述第=區域上的第二 多晶娃層，形成第二柵極層。14. 如權利要求1~13任一項所述的半導體結構的形成方法，其特征在于，向所述選擇 柵層內滲雜P型離子的步驟包括： 向所述選擇柵層內注入P型離子，同時向所述第一區域內的半導體襯底內注入P型離 子W在所述浮柵層兩側的半導體襯底內形成源極和漏極。15. 如權利要求12所述的半導體結構的形成方法，其特征在于，所述第一器件包括第 一晶體管，向所述選擇柵層內滲雜P型離子的步驟包括： 向所述選擇柵層內注入P型離子，同時向所述半導體襯底內滲雜P型離子，第一晶體管 的源極和漏極。16. 如權利要求13所述的半導體結構的形成方法，其特征在于，所述邏輯器件包括邏 輯晶體管，向所述選擇柵層內滲雜P型離子的步驟包括： 向所述選擇柵層內注入P型離子，同時向所述半導體襯底內滲雜P型離子，形成邏輯晶 體管的源極和漏極。
【文檔編號】H01L21/02GK105990092SQ201510051526
【公開日】2016年10月5日
【申請日】2015年1月30日
【發明人】楊震
【申請人】中芯國際集成電路制造(上海)有限公司