半導體器件的制作方法
【技術領域】
[0001] 本發明涉及半導體技術領域，尤其涉及一種半導體器件。
【背景技術】
[0002] 目前，在射頻-橫向雙擴散金屬氧化物半導體場效應晶體管（Radio Frequency-Lateral Double-Diffused Metal-Oxide-Semiconductor Field-Effect TransistonRF-LDMOS)的結構中采用的典型特征是背源技術，即源極從器件背面引出。該 技術對應的傳統方法是通過下沉層注入（一般是P型離子硼）和驅入的方式，利用下沉層 將源極引到背面。這種方法需要長時間的高溫驅入才能把下沉層中的注入離子驅入到P型 高濃度襯底，讓下沉層和襯底連接起來，從而以襯底作為背面引出源極。
[0003] 圖1為現有RF-LDMOS中利用背源技術形成的襯底和外延層部分結構，包括：濃摻 雜襯底1、外延層2、下沉層3、下沉層3的下擴區4、濃摻雜襯底1的上擴區5。其中，濃摻雜 襯底1和下沉層3中的摻雜類型相同；下沉層3的下擴區4和濃摻雜襯底1的上擴區5分 別為器件在進行背源技術的高溫驅入后對應的下沉層3和濃摻雜襯底1中的摻雜離子擴散 到外延層2中所形成的結構。
[0004] 對于η型RF-LDMOS來說，襯底和外延層都是摻雜的P型硼離子，下沉層注入離子 也是P型的硼離子。P型濃襯底由于摻雜的是硼（硼離子原子質量小，高溫下在半導體中很 容易擴散），所以在高溫熱過程中，不可避免的會快速向上擴散，擠占了 P型外延層的空間， 使得有效外延層厚度（有效外延層厚度是指器件的漂移區下面的外延厚度）大幅度減少， 進而降低了 RF-LDMOS的擊穿電壓。因此現有工藝在設計器件時，常根據器件擊穿電壓的需 要，增加外延層的厚度。但是過厚的外延層厚度，又會增加下沉層和襯底相連的難度，同時 也會增大器件的導通電阻，使器件性能下降。

【發明內容】

[0005] 本發明提供一種半導體器件，用以解決現有技術制造 RF-LDM0S，其在進行下沉層 高溫驅入時濃摻雜襯底上擴導致的有效外延層厚度減小，器件擊穿電壓下降的技術問題。
[0006] 本發明實施例提供一種半導體器件，包括：襯底、位于所述襯底表面的外延層和位 于所述外延層中的器件區；其中：
[0007] 所述襯底中的固定區域內設置有氧化層埋層，所述氧化層埋層與所述外延層接 觸，并正對于所述器件區內的漂移區；
[0008] 位于所述外延層中，除與所述氧化層埋層正對的區域外設置有第一擴散區，所述 第一擴散區與所述襯底相接觸；所述第一擴散區中的雜質導電類型與所述襯底中的雜質的 導電類型相同，且其雜質濃度高于所述外延層中的雜質濃度。
[0009] 本發明提供的半導體器件，在襯底中的固定區域內設置氧化層埋層，使該氧化層 埋層與外延層接觸，并正對于設置在外延層中器件區內的漂移區。該方案使得半導體器件 在進行高溫驅入工藝時，避免了襯底中的雜質向半導體器件中的漂移區進行擴散而導致的 漂移區下有效外延層厚度的減小，從而避免半導體器件的擊穿電壓的下降，提高了器件的 性能。
【附圖說明】
[0010] 圖1為現有RF-LDMOS中利用背源技術形成的襯底和外延層剖面示意圖；
[0011] 圖2為本發明實施例提供的半導體器件的剖面示意圖；
[0012] 圖3為本發明實施例提供的另一個半導體器件的剖面示意圖；
[0013] 圖4a為本發明實施例中制備氧化層埋層過程中墊氧化層和氮化硅層的形成方法 的不意圖；
[0014] 圖4b為本發明實施例中制備氧化層埋層過程中完成光刻的氮化硅層結構示意 圖；
[0015] 圖4c為本發明實施例中制備氧化層埋層過程中墊氧化層氧化后形成的結構示意 圖；
[0016] 圖4d為本發明實施例中制備氧化層埋層過程中氮化硅層和墊氧化層進行濕法腐 蝕后形成的結構示意圖；
[0017] 圖4e為本發明實施例中制備氧化層埋層過程中氧化層埋層進行化學機械研磨后 形成的結構示意圖。
【具體實施方式】
[0018] 為使本發明實施例的目的、技術方案和優點更加清楚，下面將結合本發明實施例 中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述。為了方便說明，放大或者 縮小了不同層和區域的尺寸，所以圖中所示大小和比例并不一定代表實際尺寸，也不反映 尺寸的比例關系。
[0019] 圖2為本發明實施例提供的半導體器件的剖面示意圖。如圖2所示，該器件結構 具體包括：襯底201、位于襯底201表面的外延層202和位于所述外延層中的器件區，其中：
[0020] 襯底201中的固定區域內設置有氧化層埋層206,該氧化層埋層與外延層接觸，并 正對于器件區內的漂移區；
[0021] 位于外延層202中，除與氧化層埋層206正對的區域外設置有第一擴散區204,該 第一擴散區204與襯底201相接觸；該第一擴散區204中的雜質導電類型與襯底201中的 雜質的導電類型相同，且其雜質濃度高于外延層中的雜質濃度。
[0022] 上述襯底201具體可以為具有濃摻雜的半導體材料，如硅、鍺、氮化鎵、砷化鎵等 材料，摻入雜質可以為導電類型為P型的雜質，如硼。也可以是導電類型為N型的雜質，如 磷、砷，銻。
[0023] 由于現有工藝制備如N型襯底的RF-LDMOS時，N型的雜質離子相對于P型雜質離 子其原子量較大，即使在器件制備過程中對器件進行高溫處理，其熱量也不會使襯底層內N 型離子大量擴散到外延層中，影響外延層中漂移區所在位置下方的有效外延層厚度。因此 本實施例所示的半導體器件的結構類型更適用于襯底為濃摻雜且摻入雜質為P型雜質的 RF-LDMOS器件的結構類型。
[0024] 上述實施例中，外延層202具體可以為摻入雜質如硼，磷，砷，銻等的硅、鍺、氮化 鎵、砷化鎵等材料。
[0025] 上述實施例中，位于外延層202中的器件區具體為所制備半導體器件在外延層 202中所對應的器件區域。本領域技術人員可以理解為該器件區域為實現某一半導體器件 功能所必備的器件結構部分，如包括源區、漏區、柵極、阱區和溝道等結構區域。本發明上述 實施例中重點關注的是該器件區中所制備的半導體器件的柵極和漏極區之間的漂移區的 空間位置與襯底201之間的位置關系，而對于該器件區中的半導體器件的具體類型和結構 并不加以限定。換言之，本實施例中的半導體器件可適用于任何種類的現有半導體器件。
[0026] 上述實施例中，在襯底201中且正對于器件區的漂移區的位置上設置的氧化層埋 層206可用于阻止整個半導體器件在高溫環境下，襯底201與氧化層埋層206對應的區域 內的雜質離子向外延層202中擴散，從而避免了漂移區下外延層202部分區域因襯底201 中雜質離子的擴散的影響而引起的外延層厚度變小。
[0027] 為了更明顯的突出氧化層埋層206在高溫下對襯底雜質上擴的阻擋效果，圖2中 展示了襯底201在高溫情況下襯底雜質上擴的實際場景。如圖2所示，區域204即為襯底 201中雜質上擴的形成的結構；相比較而言，在氧化層埋層206上方對應的外延層202的部 分區域內，由于氧化層埋層206的阻擋，致使該部分區域對應的襯底雜質沒有上擴到外延 層中。
[0028] 通常，一個半導體