專利名稱：半導體集成電路器件及其制造方法
技術領域：
本發明涉及半導體集成電路器件及制造此器件的技術，更詳細說，涉及可應用到裝有帶多層翅片結構的信息存貯電容性元件(或電容器)的DRAM(即，動態隨機存取存儲器)的半導體集成電路器件時有效的技術。
近年來的大容性DRAM已采用疊層結構，其中將信息存貯容性元件配置在存儲單元選擇MISFET上，以便補償那種信息存貯容性元件中由于存儲單元的翅片結構而出現的存貯電荷量(Cs)的減小。首先是，在信息存貯容性元件的存貯電極中，有多層翅片結構的DRAM有其促進從16兆位起的較大容量的應用，因為其表面積可被明顯增大。
日本專利公開號53262/1992的現有技術已舉例說明了具有上述分成多層的翅片結構的信息存貯容性元件的DRAM。如該公開所披露的那樣，此DRAM是由在信息存貯容性元件的存貯電極內的三層翅片構成的。而且，在此DRAM中，該存貯電極和相鄰存儲單元的存貯電極之間的間隙，在下層翅片處做得較狹，而在上層翅片處做得較寬，以便清除在間隙中所淀積的任何空洞中的層間絕緣膜，以改進DRAM的可靠性。
為形成上述的三層翅片，把光刻膠蓋在跨層間，絕緣膜淀積的三層多晶硅膜上以及在該部位形成一個孔，再用蝕刻液各向同性地蝕刻露出此孔底部的最上層的多晶硅膜，形成最上層翅片。
接著，在最上層翅片和第2層多晶硅膜之間形成具有一個孔的層間絕緣膜，再用蝕刻液各向同性地蝕刻露出了此孔底部的第2層多晶硅膜，形成第2層翅片。
隨后，通過類似于上述的一種方法，在第2層翅片和最上層多晶硅膜之間的層間絕緣層上形成一個孔，再用蝕刻液各向同性地蝕刻露出此孔底部的最下層多晶硅膜。此后，蝕刻除去各獨立翅片間留下來的層間絕緣膜，于是形成帶有三層翅片的存貯電極。
根據上述工藝，最上層多晶硅膜(或翅片)比較下層多晶硅膜(或翅片)曝露于蝕刻液中的時間要長，因而其側面被蝕刻得較多。結果，所得到的存貯電極，其較上層的翅片在相鄰存儲單元的翅片間間隙較寬。
隨著DRAM集成度推進到更微細的元件最小加工尺寸，就需要一種增大疊層結構的信息存貯容性元件表面積的技術。以上述多層翅片結構的信息存貯容性元件來說，增加表面積的有效措施是增加翅片層數或使翅片水平方向變寬。
然而，增加翅片層數不只會增加形成信息存貯容性元件的工藝步驟(數)，而且會擴大有、無翅片部位之間的臺階，從而難以加工在信息存貯容性元件上形成的布線。
另外，對翅片的水平展寬也有一個限制。如上所述，通過在多晶硅膜上的光刻膠(或層間絕緣膜)中形成孔，再用濕法蝕刻露出孔底的多晶硅膜而形成帶有多層翅片的存貯電極。但是此孔的直徑不可能做得比DRAM設計規則(亦即元件最小加工尺寸)還小，因而相鄰存儲單元的翅片間的間隙也就不可能比最小加工尺寸小。
根據上述形成翅片的工藝，加之濕法蝕刻的蝕刻可控性要比干法蝕刻差，用它來蝕刻多晶硅膜以形成翅片就難以形成高尺寸精度的翅片。
本發明的目的是提供一利可以增加帶有多層翅片結構的信息存貯容性元件表面積、即使在將DRAM制造得更微細的情況下也可以保持足夠的存貯電荷量的技術。
本發明的另一個目的是提供一種可實現上述目的并以高尺寸精度形成具有多層翅片結構的信息存貯容性元件的技術。
本發明的上述和其他目的以及新穎的特點，通過參照附圖而進行的下述描繪將變得更清楚。
下面將簡短地概述本發明有代表性的技術方案。
根據本發明的一個方案，在于提供一種半導體集成電路器件，該器件包括多條字線、與各字線交叉的多條數據線以及與各字線和數據線連接的多個存儲單元，每個存儲單元包括
一個存儲單元選擇MISFET，包括形成在半導體襯底主表面上的源和漏區，和經過一絕緣膜在半導體襯底上方形成在源和漏區之間的柵極；以及一個信息存貯容性元件，包括一存貯電極，具有形成在柵電極上的第1導電膜和與第1導電膜電連接且位于第1導電膜之上的第2導電膜，所述第1導電膜具有第2圖形，所述第2導電膜具有第1圖形；與存貯單元選擇MISFET的源和漏區之一電連接的存貯電極；一覆蓋存貯電極表面的介質膜；以及介于該介質膜形成在存貯電極上的板電極；其中，在相鄰的一對存貯單元中，第1導電膜的間隙比第2導電膜的間隙小，以及其中，沿字線延伸方向上互相鄰接的兩個存儲單元中，第2導電膜的間隙實質上等于半導體集成電路器件的最小加工尺寸。
根據本發明的另一個方案，在于提供一種有多個存儲單元的半導體集成電路器件的制造方法，每個存貯單元包括一個存儲單元選擇MISFET和一個信息存貯容性元件，所述存儲單元選擇MIS-FET包括柵電極和形成在半導體襯底上的源區、漏區；信息存貯容性元件包括一存貯電極、一介質膜和一板電極，所述存貯電極具有在柵電極上形成的第1導電膜和與第1導電膜電連接且位于第1導電膜之上的第2導電膜，并與存儲單元選擇MISFET的源漏之一電連接；所述介質膜覆蓋此存貯電極表面；所述板電極介于此介質膜形成在存貯電極之上，該方法包括下列步驟在半導體襯底上形成存儲單元選擇MISFET；在存儲單元選擇MISFET的柵電極上形成絕緣膜；在絕緣膜上形成第1導電膜；在第1導電膜上形成第2導電膜，使第2導電膜除至少一部分外均與第1導電膜隔開；在第2導電膜上形成具有第1圖形的第1掩模；用第1掩模自對準地除去第2導電膜沒有被第1掩模覆蓋的部分；用第1掩模的第1圖形自對準地形成具有擴大的第2圖形的第2掩模；用第2掩模自對準地除去第1導電膜中沒有被第2掩模覆蓋的那部分；形成覆蓋存貯電極表面的介質膜；在存貯電極上通過介質層形成板電極。
根據本發明的又一個方案，在于提供一種制造半導體集成電路器件的工藝，該集成電路器件在一個存儲單元選擇MISFET上形成一個信息存貯容性元件，該元件包括有一多層翅片的存貯電極、一覆蓋存貯電極表面的介質膜，以及通過介質膜覆蓋存貯電極形成的板電極，該工藝包括下列步驟(a)在存儲單元選擇MISFET上淀積一第1絕緣膜，然后蝕刻第1絕緣膜，以形成延伸到存儲單元選擇MISFET的一個半導體區域的第1連接孔；(b)在第1絕緣膜上淀積一第1導電膜，使第1導電膜通過第1連接孔與存儲單元選擇MISFET的一個半導體區城相連接；(c)在第1導電膜上淀積一第2絕緣膜，然后蝕刻第2絕緣膜，以形成引向第1導電膜的第2連接孔；(d)在第2絕緣膜上淀積一第2導電膜，使第2導電膜通過此第2連接孔與第1導電膜電連接；(e)利用形成在第2導電膜上具有第1圖形的第1掩模，把第2導電膜刻成圖形，以形成一個上層翅片；(f)把第2絕緣膜刻成圖形，以使此第2絕緣膜具有用第1圖形自對準擴展的第2圖形，來形成一個第2掩模；(g)用第2掩模自對準地把形成在第2絕緣膜之下的第1導電膜刻成圖形，以形成下層翅片；以及(h)蝕刻掉留在上層翅片與下層翅片之間的第2絕緣膜，形成具有上層翅片和下層翅片的信息存儲容性元件的存貯電極。
根據本發明的還有一個方案，在于提供一種制造半導體集成電路器件的工藝，該集成電路器件在一個存儲單元選擇MISFET上形成一個信息存貯容性元件，該元件包括具有多層翅片的存貯電極、一覆蓋存貯電極表面的介質膜，以及通過介質膜覆蓋形成在存貯電極上的板電極，它包括下列步驟
(a)在存儲單元選擇MISFET上淀積第1絕緣膜，然后蝕刻第1絕緣膜，以形成延伸到存儲單元選擇MISFET的一個半導體區域的第1連接孔(b)在第1絕緣膜上淀積第1導電膜，使第1導電膜通過第1連接孔與存儲單元選擇MISFET的一個半導體區域連接；(c)在第1導電膜上淀積第2絕緣膜，然后蝕刻第2絕緣膜，以形成引向第1導電膜的第2連接孔；(d)在第2絕緣膜上淀積第2導電膜，使第2導電膜通過此第2連接孔與第1導電膜電連接；(e)利用在第2導電膜上形成的第1掩模將第2導電膜和第2絕緣膜刻成圖形，以形成上層翅片；(f)在第1掩模上淀積第3絕緣膜，然后，蝕刻第3絕緣膜，以留下第2絕緣膜和上層翅片的各側壁上的第3絕緣膜；(g)用第3絕緣膜自對準地把第1導電膜刻成圖形，以形成下層翅片；以及(h)蝕刻掉在上層翅片和下層翅片之間留下的第2絕緣膜，形成具有上層翅片和下層翅片的信息存貯容性元件的存貯電極。
根據本發明還有一個方案，在于提供一種制造集成電路器件的工藝，該集成電路器件在一個存儲單元的選擇MISFET上形成一個信息存貯容性元件，該元件包括具有多層翅片的存貯電極、一覆蓋存貯電極表面的介質膜，以及介以介質膜覆蓋形成存貯電極上的板電極，它包括下列步驟(a)在存儲單元選擇MISFET上依次淀積第1絕緣膜、第1導電膜和第2絕緣膜，然后蝕刻第2絕緣膜、第1導電膜和第1絕緣膜，形成伸到一個存儲單元選擇MISFET的半導體區域的一個連接孔；(b)在第2絕緣膜上淀積第2導電膜，以通過該連接孔使第2導電膜與存儲單元選擇MISFET的一個半導體區電連接；(c)利用在第2導電膜上形成的第1掩模，把第2導電膜刻成圖形，以形成上層翅片；(d)蝕刻掉在上層翅片之下的第2絕緣膜，然后在第1掩模上淀積第3絕緣膜，接著蝕刻第3絕緣模，留下第1掩模和上層翅片各側壁上的第3絕緣膜；以及(e)用第3絕緣膜自對準地把第1導電膜刻成圖形，在光刻膠和上層翅片各側壁上留下第1導電膜，以形成下層翅片。
根據本發明的再一個方案，提供了一種制造集成電路器件的工藝，所述集成電路器件在一個存儲單元的選擇MISFET上形成一個信息存貯容性元件，該元件包括具有多層翅片的存貯電極、一覆蓋在存貯電極表面上的介質膜，以及介于該介質膜覆蓋形成在存貯電極之上的板電極，該工藝包括下列步驟(a)在存貯單元選擇MISFET上淀積第1絕緣膜，然后蝕刻第1絕緣膜，形成伸到一個存儲單元選擇MISFET的半導體區域的第1連接孔；(b)在第1絕緣膜上淀積第1導電膜，通過第1連接孔使第1導電膜與一個存貯單元選擇MISFET的半導區域電連接；(c)在第1導電膜上淀積第2絕緣膜，然后蝕刻第2絕緣膜，形成引向第1導電膜的第2連接孔；(d)在第2絕緣膜上淀積第2導電膜，使第2導電膜通過第2連接孔與第1導電膜電連接；(e)利用在第2導電膜上形成的第1掩模，把第2導電膜刻成使其側壁逐漸變細的圖形，形成上層翅片；(f)用第1掩模自對準地把在上層翅片之下形成的第2絕緣膜刻成圖形，使其側壁逐漸變細；(g)用第1掩模和第2絕緣膜作為掩模，把第2絕緣膜之下形成的第1導電膜刻成圖形，以形成下層翅片；以及(h)蝕刻掉在上層翅片和下層翅片間留下的第2絕緣模，以形成具有上層翅片和下層翅片的信息存貯容性元件的存貯電極。
根據本發明的還有一個方案，在于提供一種制造具有多個存儲單元的半導體集成電路器件的工藝，每個單元包括一個信息存貯容性元件和一個存儲單元選擇MISFET，而信息存貯容性元件包括具有至少兩個電互連的導電層存貯電極、一覆蓋存貯電極的介質膜和介于介質膜形成在存貯電極上的公用電極，包括下列步驟(a)在半導體襯底的表面和形成存儲單元選擇MISFET的源區和漏區的第1與第2半導體區域形成存儲單元選擇MISFET的柵電極，所述第1與第2半導體區域位于柵電極兩側的半導體襯底中；(b)在半導體襯底上形成第1導電膜，以形成存貯電極；(c)在第1導電膜上淀積第1絕緣膜；(d)在第1絕緣膜上淀積第2導電膜；(e)利用在第2導電膜上形成的第1掩模，把第2導電膜刻成圖形，以形成多個最上層導電層；(f)利用第1掩模把第1絕緣膜刻成圖形；(g)在刻成圖形的第1絕緣膜的側壁上形成第2絕緣膜；以及(h)用第2絕緣膜以自對準方式把第1導電膜刻成圖形。
其中，以最小的加工尺寸來加工多個最上層的導電層。
根據本發明的還有一個方案，借助于利用第1和第2掩模的蝕刻方法，形成存貯電極的下層翅片，以使它可以達到比只用第1掩模形成的上層翅片的水平尺寸要大。此外，由于相鄰存儲單元的上層翅片的間隙基本上等于DRAM的存儲單元的最小加工尺寸，所以在相鄰存儲單元的各下層翅片之間的間隙要小于此最小加工尺寸。
根據本發明的又一個方案，通過用干式蝕刻方法把多晶硅膜刻成圖形而形成存貯電極的翅片，以使這些翅片可以以比用濕式蝕刻方法高的尺寸精度把多晶硅膜刻成圖形而形成翅片。
根據本發明的再一個方案，由于在下層翅片與其下的存儲單元選擇MISFET之間形成的絕緣膜難以用氫氟酸腐蝕液進行蝕刻，故能避免半導體襯底表面被形成存貯電極步驟中所用的腐蝕液削平的缺點。


圖1是半導體襯底主要部分的剖面圖，表示出根據本發明一個實施例的DRAM的存儲單元；圖2是表示根據本發明一個實施例的DRAM的存儲單元的各導電層布局的頂視圖；圖3是表示根據本發明的一個實施例的DRAM存儲單元的存貯電極布局頂視圖；圖4是根據本發明一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝；圖5是根據本發明一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝；圖6是表示根據本發明一個實施例的DRAM存儲單元的柵電極布局頂視圖；圖7是根據本發明一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝；圖8是根據本發明一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝；圖9是表示根據本發明一個實施例的DRAM存儲單元的連接孔布局的頂視圖；圖10是根據本發明一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝；圖11是根據本發明一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝；圖12是根據本發明一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝；圖13是表示根據本發明一個實施例的DRAM存儲單元的下層翅片布局的頂視圖；圖14是根據本發明一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝；圖15是根據本發明一個實施例的半導體襯底主要部分的放大剖面圖，表示出DRAM存儲單元的制造工藝；圖16是表示根據本發明一個實施例的DRAM存儲單元的上層翅片和下層翅片的布局頂視圖；圖17是根據本發明一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝；圖18是根據本發明一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝；圖19是根據本發明一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝；
圖20是根據本發明一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝；圖21是根據本發明一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝；圖22是根據本發明一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝；圖23是表示根據本發明一個實施例的DRAM存儲單元的位線布局頂視圖；圖24是根據本發明一個實施例的半導體襯底主要部分的部面圖，說明DRAM存儲單元的制造工藝；圖25是根據本發明一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝；圖26是根據本發明另一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝；圖27是根據本發明另一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝；圖28是根據本發明另一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝；圖29是根據本發明另一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝；圖30是根據本發明另一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝；圖31是根據本發明另一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝；圖32是根據本發明另一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝；圖33是根據本發明另一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝；圖34是根據本發明另一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝；圖35是根據本發明另一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝；圖36是根據本發明另一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝；圖37是根據本發明另一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝；圖38是根據本發明另一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝；圖39是根據本發明另一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝；圖40是根據本發明另一個實施例的半導體襯底主要部分的剖面圖，說明DRAM存儲單元的制造工藝。
下面將參照附圖、結合實施例詳細描述本發明。
具有相同功能的部件均以共同的標號表示，從而避免重復描述。〔實施例〕圖1是根據本發明的一個實施例的半導體襯底主要部分的剖面圖，表示出DRAM的(約兩個)存儲單元，而圖2是表示圖1所示存儲單元的各導電層的頂視圖。圖1是沿圖2的線I—I′切開的剖面圖。
半導體襯底1由p-型單晶硅制造，其主表面有p型阱2，阱2的無源區域用由二氧化硅制作的元件隔離場絕緣膜3在其主表面上形成。此外，在場絕緣膜3底下的p型阱2中，還形成一p型溝道截斷區4。
DRAM存儲單元被形成在p型阱2的有源區主表面上，由上述場絕緣膜3將其隔絕。此存儲單元結構包括一個n溝道型存儲單元選擇MISFET Qt；以及設置在存儲單元選擇MISFET上的一個信息存貯容性元件(或電容器)C。
此存儲單元選擇MISFET Qt由柵絕緣膜5、柵電極6和一對n型半導體區域7和7(亦即，源區和漏區)構成。柵電極6由第1成層的多晶硅膜形成，起字線WL作用。形成柵電極6(和字線WL)的這種多晶硅膜摻以n型雜質(如p型)使其電阻降低。順便說一下，此柵電極6(和字線WL)還可以由多硅化物(polycide)膜制造，而多硅化物由在多晶硅膜上層疊難熔金屬硅化物(諸如WSix、MoSix、TiSix或TaSix等)的膜制成。
在上述柵電極6的側壁上形成側壁分隔層8，如在柵方向得到的。此外，在此柵電極6上還形成絕緣膜9。這些側壁分隔層8和絕緣膜9還疊以絕緣膜10，其上形成絕緣膜38。這些側壁分隔層8、絕緣膜9和絕緣膜10全都由二氧化硅制成。另一方面，絕緣膜38由氮化硅制成并且起抗蝕刻膜的作用。使存儲單元選擇MISFET Qt不受在形成存貯電極步驟所用的蝕刻液的蝕刻，下面將加以說明。
在上述絕緣膜38上，形成作為信息存貯容性元件C的存貯電極11。此存貯電極11的構成為延伸覆蓋存儲選擇MISFET Qt的柵電極6的第1分層的(或下層)翅片12a；以及在前者的翅片12a上形成且延伸覆蓋此翅片12a的第2分層的翅片12b。下層翅片12a由第2成層的多晶硅膜制成，而上層則由第3成層的多晶硅膜制成。這些多晶硅硅膜都摻以n型雜質(例如P)，使其電阻降低。
至于形成存貯電極11構件的兩層翅片12a和12b，下層翅片通過在絕緣膜38、絕緣膜10和絕緣膜(在與柵絕緣膜5同一步驟中形成此膜)中形成的連接孔13和存儲單元選通MISFET Qt的一個半導體區域7相連接。如圖所示，該翅片12a的水平尺寸比上層翅片12b的水平尺寸大。換句話說，使此存貯電極11與相鄰存儲單元的存貯電極11形成具有這樣的一種間隙，通常是下層翅片12a處較小，而上層翅片12b處較大。
另外，如圖3所示，這樣形成上述的存貯電極11，使其上層翅片12b和與其相鄰存儲單元的存貯電極11的上層翅片12b之間的間距(L)，在字線WL延伸的方向，實質上等于此DRAM存儲單元的最小加工尺寸。如上所述，由于下層翅片所得的水平尺寸比上層翅片12b的水平尺寸大，所以使在考慮之中的存貯電極11的下層翅片12a與相鄰存貯電極11的下層翅片12a之間的間距(L′)小于最小加工尺寸。
而且，在本發明的DRAM中，把存貯電極11在下層翅片12a的水平尺寸制成比上層翅片12b的尺寸大，而把此翅片12a和相鄰存貯電極11的下層翅片12a之間的間距做得小于此DRAM存儲單元的最小加工尺寸。多虧這種結構，可使存貯電極11具有隨下層翅片12a的水平尺寸的增大而增大其面積，從而增加信息存貯容性元件C的存貯的電荷量(Cs)。
在上述存貯電極11上形成一個跨越介質膜14的信息存貯容性元件C的板電極15。該介質14由氮化硅膜制成，而板電極15則由第4成層的多晶硅膜制成。為降低其電阻，此多晶硅膜摻以n型雜質(例如磷)。
覆蓋在上述信息存貯容性元件C上，經過二氧化硅絕緣膜16和疊加的層間BPSG絕緣膜17，形成為構成位線BL的第1布線層18。此第1布線層18由W層(上層)18a、TiN層(中間層)18b和Ti層(下層)18c組成，且通過在層間絕緣膜17和絕緣膜16中形成的連接孔19與存儲單元選擇MISFET Qt的一個n型半導體區域7相連接。由于此連接孔19有較大縱模比，(即，孔高與直徑比)，孔中埋入多晶硅20，以改善第1布線層18與n型半導體區域7之間的連接可靠性。
在上述第1布線層18(或位線BL)上，介于層間絕緣膜21形成有一第2布線層22。此層間絕緣膜21是由二氧化硅膜、旋涂玻璃和二氧化硅的疊層膜構成的。第2布線層22形成主字線，由TiN層(上層)22a、Al層(中間層)22b和Ti層(下層)22c的疊層膜構成。
在上述第2布線層22上，介于層間絕緣膜23形成第3布線層24。此層間絕緣膜23由二氧化硅、旋涂玻璃和二氧化硅的疊層膜構成。此第3布線層24形成列選通線，且由較下的Ti層24d、疊加的TiN層24c、疊加的At層24b以及最上的TiN層24a疊層膜構成。覆蓋在第3布線層24，亦即，在半導體襯底1的最上層上形成由二氧化硅與氮化硅的疊層模構成的鈍化膜25。
參照圖4列24描述根據本實施例這種結構的DRAM存儲單元制造工藝的一個具體例子。
首先，如圖4所示，用眾所周知的方法，使半導體襯底1依次在其主表面上形成p型阱2、場絕緣膜3及柵絕緣膜5。此后，p型阱2用p型雜質離子摻入，使之伸展與擴入，形成p—型溝道截斷區域4。
其次，用CVD法，在半導體襯底1上，依次淀積第1成層的多晶硅膜(厚度為150到250nm)和二氧化硅膜(厚度為200到300nm)，并且利用光刻膠作為掩模，用干式蝕刻法刻成圖形，形成上述第1成層的多晶硅膜的存儲單元選擇MISFEI的柵電極6(和字線WL)，如圖5和6所示。
接著，如圖7所示，將p型阱2摻以n—型雜質(例如磷)離子，劑量為2到5×1013/cm2，形成存儲單元選通MISFET Qt的n型半導體區域7和7(用做源區和漏區)。此后，用RIE(反應離子蝕刻)法，各向異性蝕刻通過CVD法在半導體襯底1上淀積的二氧化硅膜(厚度為100到200nm)，形成在柵電極6的柵極長邊側壁上的側壁分隔層8。
然后，用CVD法依次在半導體襯底1上淀積二氧化硅絕緣膜10(厚度為50nm)、氮化硅絕緣膜38(厚度為50nm)，以及二氧化硅絕緣膜30(厚度為50到100nm)。此后，對這些絕緣膜10、38與30絕緣膜(即在與柵絕緣膜5的同一步驟中形成的絕緣膜)進行干式蝕刻，形成引到存儲單元選擇MISFET Qt的一個半導體區域7的連接孔13，如圖8和9所示。
接著，如圖10所示，用CVD法，在包括上述連接孔13在內的整個半導體襯底1的表面上淀積第2成層多晶硅膜31(厚度為100到200nm)。把此多晶硅膜31形成為信息存貯容性元件C的存貯電極11的部件，而且摻以劑量為2—3×1020/cm3的n型雜質(如磷)，直到透過上述連接孔13使其與存儲單元選擇MISFET Qt的一個半導體區域7相連接為止。
此后，如圖11所示，用CVD法，在整個半導體襯底1的表面上，淀積由二氧化硅制成的絕緣膜32(具有100nm的厚度)，且利用光刻膠作為掩模，通過干法蝕刻法，在該部分形成連接孔33。此后，用CVD法，在整個半導體襯底1的表面淀積第3成層多晶硅膜34(具有5(到100nm)。此多晶硅膜34形成信息存貯容性元件C的存貯電極的另一部件，且摻以劑量為2—3×1020/cm3的n型雜質(例如磷)，直到透過上述連接孔33使其與第2成層多晶硅膜31相連接為止。
接著，如圖12和13所示，利用光刻膠35(即，具有第1圖形的第1掩模)作為掩模，通過干式蝕刻，把上述第3成層多晶硅膜34刻圓形成上層翅片12b。此時，如果按DRAM存儲單元的最小加工尺寸(例如，0.5μm)，把多晶硅膜31刻成圖形。那末，沿字線WL延伸的方向彼此相鄰的翅片12b和12b之間的間距則基本上等于那個最小加工尺寸。
接著，如圖14所示，利用上述光刻膠35作為掩模，通過干法蝕刻把翅片12b底下的絕緣膜32刻成圖形。選擇干法蝕刻條件，使聚合物36被施加到刻成圖形的絕緣膜32的整個側壁的周邊。結果形成具有其以自對準方式由第1掩模的第1圖形擴大的第2圖形的第2掩模。此時，第二掩模由第1掩模35和聚合物36構成。
為了將此聚合物36加到絕緣膜32的側壁上，借助于把半導體襯底1的溫度下降到0℃或較低水平(例如，0℃到-50℃)進行干法蝕刻。另外，也可以通過優化所用工藝氣體的氣體〔分壓〕比來控制聚合物36的施加量。例如對工業氣體用(CHF3＋CF4)的情形，可通過將CHF3的比提高到比普通干式蝕刻法中的更高的比例就能增添聚合物36的施加量。
在本實施例中，雖沒有特別限制，可在下列蝕刻條件下把絕緣膜32刻圖，將聚合物36施加到絕緣膜32的側壁工藝氣體CHF3＋CF4＋Ar氣體流量10ml/min，CHF310ml/min，CF4100ml/min，Ar場所溫度-30℃工藝氣壓250m TorrRF功率60W此時，所施加的聚合物36的寬度(或水平厚度)最大約0.1μm，而最小約0.05μm(平均為0.08μm)。
接著，如圖15和16所示，利用上述光刻膠35和聚合物36作為掩模，用干法蝕刻把上述絕緣膜32下方的多晶硅膜31刻成圖形，形成下層翅片12a。
由于下層翅片12a是利用光刻膠35和聚合物36作掩模通過蝕刻法形成的，故可以得到比只用光刻膠35作為掩模形成的下層翅片12b大的水平尺寸。由于把聚合物36施加到絕緣膜32側壁的整個周邊，故下層翅片12a的水平尺寸約為聚合物36寬度的兩倍。而且由于相鄰存儲單元的上層翅片12b之間的間距基本上等于DRAM的最小加工尺寸。所以相鄰存儲單元的下層翅片之間的間距遠小于上述最小加工尺寸。
此外，在本實施例中，還把多晶硅膜(31和34)刻成圖形，通干式蝕刻法形成翅片12a和12b，結果，可使翅片12a和12b的尺寸精度要比通過濕式蝕刻法把多晶硅膜刻成圖形所形成的要高。
接著，使上述光刻膠35灰化掉。此后，利用氫氟酸蝕刻溶液，通過濕式蝕刻法，同時除去在上層翅片12b和下層翅片12a之間留下的絕緣膜32與在下層翅片12a下的絕緣膜30，形成具有雙層翅片結構的存貯電極11，如圖17所示。
在本實施例中，由于在上述絕緣膜30之下形成耐氫氟酸蝕刻液蝕刻的氮化硅的絕緣膜38，這就可能確實防止不設置氮化硅膜使二氧化硅之類的絕緣膜10會被此腐蝕液蝕刻，以致損壞半導體襯底1的表面。
接著，如圖18所示，通過CVD法在存貯電極11的表面淀積約10nm以下的氮化硅膜，形成介質膜14。此后，如圖19所示，用CVD法，在整個半導體襯底1的表面淀積第4成層的多晶硅膜37(具有50—100nm的厚度)。用以摻入多晶硅膜37的n型雜質(例如，磷)的用量是5×1020/cm3。
接著，如圖20所示，利用光刻膠為掩模，以干式蝕刻法將上述多晶硅膜37刻成圖形，形成信息存貯容性元件C的板電極15。此后，通過CVD法，在整個半導體襯底1的表面上依次淀積絕緣膜16(厚度為100—200nm的二氧化硅膜)和層間絕緣膜17(厚度為500—600nm的BPSG膜)在900到950℃下對此層間絕緣膜17進行處理，使表面平坦化。
接著，如圖21所示，利用光刻膠作為掩模，干式蝕刻層間絕緣膜17、絕緣膜16、絕緣膜38以及絕緣膜(即，在形成柵絕緣膜5的同一步驟中形成的絕緣膜)，形成引向一個存儲單元選擇MISFETQt的半導體區域7的連接孔19。隨后，通過CVD法，在整個包括連接孔19內部的半導體襯底1的表面上淀積第5成層的多晶硅膜20(具有400—500nm的厚度)。此后，對多晶硅膜20進行內蝕刻。從整個層間絕緣膜17上除去多晶硅20，而留下連接孔19里的多晶硅膜20。用來給此多晶硅膜20摻雜的n型雜質(例如，磷)的劑量為2—3×1020/cm3。
接著，如圖22和23所示，通過濺射法，在整個半導體襯底1表面淀積Ti膜(厚度為10—20nm)和TiN膜(厚度為100—150nm)，以及隨后用CVD法在TiN膜上淀積W膜(厚度為200—300nm)。此后，利用光刻膠作為掩模，通過干式蝕刻法將這些膜刻成圖形，在層間絕緣膜17上形成第1布線層18(即，位線BL)。順便說一下，圖23中省略了板電極15。
接著，如圖24所示，在整個半導體襯底1表面上依次淀積二氧化硅膜(厚度為400—500nm)、旋涂玻璃膜和二氧化硅膜(厚度為400—500nm)，形成由這些疊層膜構成的層間絕緣膜21。關于此，以CVD法淀積二氧化硅膜、以旋涂法淀積旋涂玻璃膜。隨后，通過濺射法，依次在整個半導體襯底1表面淀積Ti膜(厚10—20nm)、Al膜(厚400—500nm)和TiN膜(厚50—100nm)，然后以光刻膠為掩模，用干式蝕刻法，將它刻成圖形，在層間絕緣膜21上形成第2布線層22。此第2布線層22形成與字線線WL相連接的主字線。
接著，如圖25所示，在整個半導體襯底1表面依次淀積二氧化硅膜(厚為500—600nm)、旋涂玻璃膜和二氧化硅膜(厚為500—600nm)，形成這些疊層膜的層間絕緣膜23。隨后，在整個半導體襯底1表面，通過濺射法，依次淀積Ti膜(厚10—20nm)、TiN膜(厚100—150nm)、Al膜(厚600—800nm)及TiN膜(厚50—100nm)，然后，利用光刻膠作為掩模，用干法腐蝕將其刻出圖形，在層間絕緣膜23上形成第3布線層24。此第3布線層24形成列選擇線，每個列選擇線用于4條位線BL。
此后，通過CVD法，在半導體襯底1的最上層依次淀積二氧化硅膜和氮化硅膜，層疊而構成鈍化膜25，從而完成圖1所示的本實施例的DRAM存儲單元。
因而，在本實施例的DRAM單元中，存貯電極11具有其所給的下層翅片12a，水平尺寸大于上層翅片12b的水平尺寸，使相鄰存貯電極11的那個翅片12a與下翅片12a之間的間距小于DRAM存儲單元的最小加工尺寸。其結果是，該存貯電極11的表面面積能夠其隨下層翅片12a水平尺寸的增大而增大，從而擴大了信息存貯容性元件C的存貯電荷量(Cs)。
此外，在本實施例的DRAM存儲單元中，存貯電極11具有其由干法腐蝕形成的翅片12a和12b，因而可使翅片12a和12b的尺寸精度提高。〔實施例2〕這里將參照圖26—31描述上述實施例1的存貯電極11的另一種制造方法。
首先，如圖26所示，利用光刻膠作為掩模，用干式蝕刻法把第3成層的多晶硅膜(34)刻成圖形，形成存貯電極11的上層翅片12b。至此的工藝步驟與前述實施例1的制造方法是相同的，而且相鄰存儲單元兩翅片12b和12b間的間距也基本上等于DRAM存儲單元的最小加工尺寸。
接著，如圖27所示，利用上述光刻膠(或有著第1圖形的第1掩膜)，通過干式蝕刻法，把翅片12b下的絕緣膜32刻成圖形。在普通的蝕刻條件下，即不在刻成了圖形的絕緣膜32的側壁上施加聚合物的條件下，進行此種干法腐蝕。
如圖28所示，在整個半導體襯底1包括上述光刻膠35表面的表面上，淀積厚度約為100—200nm的聚合物36。聚合物36要在不使光刻膠35變壞的溫度下淀積，它還可以用諸如氮化硅或二氧化硅膜之類絕緣膜來替換，而這種絕緣膜應在低溫下淀積。結果，所形成為第2掩模，它具有其由第1掩模的第1圖形自對準地擴大的第2圖形。此處，第2掩模是由第1掩模35和聚合物36構成。在下列的實施例中，保持類似的第1掩模和第2掩模之間的此種關系。
本實施例使用ECR(即，電子回旋共振)型干式蝕刻設備，在下列蝕刻條件下淀積聚合物36，對此雖然沒有特別限制工藝氣體C2F6(氣體流量10ml/min)場所溫度-40℃工藝壓力5m TorrRF功率60W微波300mA接著，如圖29所示，對上述聚合物進行深蝕刻。留下在光刻膠35、翅片12b和絕緣膜32各側壁上的聚合物36。隨后，如圖30所示，利用光刻膠35和聚合物36作為掩模，通過干法腐蝕，把絕緣膜32下的多晶硅膜31刻成圖形，形成下層翅片12a。
由于利用光刻膠35和聚合物36作為掩模，通過蝕刻法形成上述下層翅片12a如上述實施例1，所得到的下層翅片12a的水平尺寸比之只利用光刻膠35作為掩模所形成的上層翅片12b的尺寸要寬。另外，由干相鄰存儲單元的上層翅片12b之間的間距基本上等于DRAM的最小加工尺寸，所以，在相鄰的存儲單元的下層翅片12a與12a間的間距可被制成小于此最小加工尺寸。
接著，使上述光刻膠35和聚合物36灰化掉。此后，用氫氟酸蝕刻液。通過濕式蝕刻法，除去上層翅片12b和下層翅片12a之間留下的絕緣膜32與在下層翅片12a下的絕緣膜30，從而形成雙層翅片結構的存貯電極11，如圖31所示。〔實施例3〕參照圖32和37，此處將描述根據本發明的另一個實施例的DRAM存儲單元的制造方法。
首先，如圖32所示，通過與前述實施例1和2的工藝相同的工藝，形成存儲單元選擇MISFET Qt。此后，通過CVD法，在MIS-FET Qt上依次淀積二氧化硅的絕緣膜10、多晶硅膜40，以及二氧化硅的絕緣膜41。
接著，如圖33所示，利用光刻膠作為掩模，干式蝕刻上述絕緣膜41、多晶硅膜40和絕緣膜10，以及絕緣膜(亦即，在形成柵絕緣膜5同一個步驟形成絕緣膜)，形成具有約0.6μm的直徑和伸向存儲單元選通MISFET Qt的一個半導體區域7的連接孔13。工藝氣體氟化碳用于蝕刻絕緣膜41和10，工藝氣體氯用于蝕刻多晶硅膜40。隨后，通過CVD法，在整個半導體襯底1表面，淀積多晶硅膜42。此多晶硅膜42經過連接孔13與存儲單元選擇MISFET Qt相連接。
接著，如圖34所示，用光刻膠35作為掩模，通過干式蝕刻法把上述多晶硅膜42刻成圖形，形成上層翅片12b。此時，以DRAM存儲單元的最小加工尺寸，把多晶硅膜42刻成圖形，因此在相鄰存儲單元的翅片43b和43b之間的間距等于此最小加工尺寸。隨后，利用氫氟酸蝕刻液，通過濕法腐蝕除去翅片43b下的絕緣膜41，而留下光刻膠35。
接著，如圖35所示，通過與上述實施例2相同的方法，在整個包括上述光刻膠35表面的半導體襯底1的表面上，淀積聚合物36。此后，對聚合物36進行深蝕刻，而被留在光刻膠35和翅片43b的各側壁上。
接著，如圖36所示，利用上述光刻膠35和聚合物36，通過干式蝕刻法，把它們下方的多晶硅膜40刻成圖形，形成下層翅片43a。此后，如圖37所示，使這些光刻膠35和聚合物36灰化掉，就完成了存貯電極44。
由于利用光刻膠35和聚合物36作為掩模，通過蝕刻法形成下層翅片43a，如上述實施例1和2那樣，所得的水平尺寸比只用光刻變35作為掩模而形成上層翅片43b的水平尺寸要大。此外，由于相鄰存儲單元的上層翅片43b之間的間距基本上等于該DRAM的最小加工尺寸，所以相鄰存儲單元的下層翅片43a和43a之間的間距小于最小加工尺寸。〔實施例4〕下面將參照圖38到40描述根據本發明的另一個實施例的DRAM存儲單元的制造工藝。
首先，如圖38所示，用光刻膠35作為掩模，通過干法腐蝕把第3成層的多晶硅膜刻成圖形，形成存貯電極11的上層翅片12b。進行這利干法腐蝕的蝕刻條件是要使翅片12b的側壁形成斜坡。為了使翅片12b的側壁形成斜坡，例如，當在蝕刻設備的工藝室內將第3成層的多晶硅膜刻成圖形時，要逐漸改變工藝氣體的組分。
接著，如圖39所示，利用上述光刻膠35和翅片12b作為掩模，通過干式蝕刻方，把翅片12b底下的絕緣膜32刻成圖形。此干式蝕刻方在這樣的蝕刻條件下進行，使側壁如上述第3成層的多晶硅膜的刻圖步驟一樣，形成斜坡。
接著，如圖40所示，利用上述光刻膠35和絕緣膜32作為掩模，把其下的多晶硅31刻制形成下層翅片43a。由于利用光刻膠35和有斜坡的側壁的絕緣膜32，通過蝕刻法，形成此下層翅片43a，所得翅片43a的水平尺寸比通過只用光刻膠35作為掩模形成上層翅片43b的尺寸要大。此外，由于相鄰存儲單元的上層翅片43b間的間距基本上等于DRAM的最大加工尺寸，而相鄰存儲單元的下層翅片43a和43a間的間距則小于最小加工尺寸。
順便說說，在本實施例中，上層翅片43b和在下面的絕緣膜32都有各自帶斜坡的側壁，但也可以僅其中之一的側壁為斜坡形。而且當利用光刻膠35和絕緣膜32作為掩模，通過干式蝕刻法，形成下層翅片43a時，就可使側壁又形成斜坡。
雖然結合各實施例對本發明進行了詳細描述，但不應限于此，在本范圍內可以作出各種各樣的修改。
雖然上述實施例針對將本發明用于其中具有兩層翅片結構構成信息存貯電容元件的存貯電極的DRAM進行了描述，但本發明不應用限于此，也可應用于具有三層以上的翅片結構構成存貯電極的DRAM。對于存貯電極由三層翅片結構組成的情況下，在相鄰存儲單元的最上層翅片之間的間距基本上等于DRAM存儲單元最小加工尺寸，而第2層翅片間的間距則小于最小尺寸。此外，最下層翅片之間的間距還變得更小。
雖然上述實施例是將本發明應用于DRAM，其中將位線安排在信息存貯容性元件之上來進行描述，但本發明不應限于此，還可用于電容器覆蓋在位線結構之上的DRAM中，其中將信息存貯容性元件安排在位線上。
下面將簡要說明通過本文所披露的本發明一種代表性的所獲得的效果。
根據本發明，可使所制成的DRAM的存貯電極的下層翅片水平尺寸大于上層翅片，而且可使制成的相鄰存貯電極的下層翅片與下層翅片間的間距小于DRAM存儲單元的最小加工尺寸。其結果是，此存貯電極可能具有隨下層翅片水平尺寸增大而增大其表面面積，從而擴大信息存貯容性元件存貯電荷的容量。
根據本發明，通過干式蝕刻法，用于形成翅片，還可以改進存貯電極翅片的尺寸精度。
權利要求
1.一種半導體集成電路器件，該器件包括多條字線；多條與所說的字線交叉的數據線；以及多個與所說字線和所說數據線連接的存儲單元，每個所說存儲單元包括一個存儲單元選擇MISFET，包含形成在一半導體襯底主表面上的源、漏區以及介于一絕緣膜形成在所說半導體襯底上的所說源和漏區之間的一個柵電極；以及一個信息存貯容性元件，包含一個存貯電極、一介質膜和一板電極，所說存貯電極具有在所說柵電極上方形成的第1導電膜和與所說第1導電膜電連接的第2導電膜，且所說第1導電膜具有第2圖形，第2導電膜位于所說第1導電膜之上且具有第1圖形，所說存貯電極與所說存儲單元的源和漏區之一電連接；所說個質膜覆蓋在所說存貯電極的表面上；所說板電極介于所說介質膜形成在所說存貯電極上，其中，在毗鄰的所說存儲單元的兩個導電膜中，所說第1導電膜的間隙小于所說第2導電膜的間隙，其中，在兩個沿所說字線的延伸方向彼此相鄰的存儲單元中，所說第2導電膜的間隙基本上等于所說集成電路器件的最小加工尺寸。
2.一種具有多個存儲單元的半導體集成電路器件的制造工藝方法，每個存儲單元包括一個存儲單元選擇MISFET和一個信息存貯容性元件；所述MISFET包含形成在半導體襯底上的源區、漏區以及一柵電極；所述信息存貯容性元件包含一存貯電極、一介質膜以及一板電極，所述存貯電極具有在所說柵電極上方形成的第1導電膜和與所說第1導電膜電連接且位于所說第1導電膜上的第2導電膜，并與所說存儲單元選擇MISFET的源或漏區之一電連接所述介質膜覆蓋在所說存貯電極表面上；所述板電極介于所說介質膜形成在存貯電極上，該方法包括下列步驟在所說半導體襯底上形成所說存儲單元選擇MISFET；在所說存儲單元選擇MISFET的柵電極上形成絕緣膜；在所說絕緣膜上形成所說第1導電膜；在所說第1導電膜上形成第2導電膜，使所說第2導電膜除至少一部分外均與所說第1導電膜隔開；在所說第2導電膜上形成具有所說第1圖形的第1掩模；用第1掩模以自對準方式除去所說第2導電膜沒有被所說第1掩模覆蓋住的部分；用所說第1掩模的第1圖形形成具有以自對準方式擴大的所說第2圖形的所說第2掩模；用所說第2掩膜以自對準方式除去所說第1導電膜上沒有被所說第2掩膜覆蓋住的部分；形成所說的介質膜，以覆蓋所說存貯電極表面；以及介于所說介質膜，在所說存貯電極上形成所說板電極。
3.一種半導體集成電路器件的制造工藝方法，該集成電路器件在一個存儲單元選擇MISFET上形成一個信息存貯容性元件，該元件包含具有多個成層的翅片的存貯電極、覆蓋在所說存貯電極表面上的介質膜以及介于所說介質膜在所說存貯電極上形成的板電極，該工藝包括下列步驟(a)在所說存儲單元選擇MISFET上淀積一第1絕緣膜，然后蝕刻所說第1絕緣膜，以形成一延伸到所說存儲單元選擇MISFET的一個半導體區域的第1連接孔；(b)在所說第1絕緣膜上淀積一第1導電膜，使所說第1導電膜通過所說第1連接孔與所說存儲單元選擇MISFET的一個半導體區域電連接；(c)在所說第1導電膜上淀積第2絕緣膜，然后蝕刻所說第2絕緣膜，以形成一個引到所說第1導電膜的第2連接孔；(d)在所說第2絕緣膜上淀積一第2導電膜，通過所說第2連接孔使所說第2導電膜與第1導電膜電連接；(e)用具有形成在所說第2導電膜上的第1圖形的第1掩膜，把所說第2導電膜刻成圖形，以形成上層翅片；(f)把所說第2絕緣膜刻成圖形，以使所說第2絕緣膜可具有一由所說第1圖形的自對準方式擴展的第2圖形，以形成一個第2掩模(g)用所說第2掩模以自對準方式把形成在所說第2絕緣膜之下的第1導電膜刻成圖形，以形成下層翅片；以及(h)蝕刻掉在所說上層翅片與所說下層翅片間留下的所說第2絕緣膜，形成一個具有所說上層翅片和所說下層翅片的所說信息存貯容性元件的存貯電極。
4.根據權利要求3的半導體集電路器件的制造工藝方法，還包括步驟形成一層蝕刻速率與在所說第1絕緣膜與所說存儲單元選擇MISFET之間的所說第1絕緣膜不同的耐蝕刻膜。
5.根據權利要求3的半導體集成電路器件的制造工藝方法，其中，所說第1導電膜和所說第2導電膜都由干法腐蝕刻成圖形。
6.根據權利要求3的半導體集成電路器件的制造工藝方法，其中，當利用在所說上層翅片上形成的光刻膠作為掩模，通過干法腐蝕將所說第2絕緣膜刻出圖形時，把所說半導體襯底的溫度設定為0℃或更低。
7.一種半導體集成電路器件的制造工藝方法，該器件在一個存儲單元選擇MISFET上形成一個信息存貯容性元件，該元件包含具有多個成層的翅片存貯電極、覆蓋在所說存貯電極表面上的介質膜以及介于所說介質膜在所說存貯電極上形成的板電極，該工藝方法包括下列步驟(a)在所說存儲單元選擇MISFET上淀積一第1絕緣膜，然后蝕刻所說第1絕緣膜，以形成一個引到所說存儲單元選擇MISFET的一個半導體區域的第1連接孔；(b)在所說第1絕緣膜上淀積一第1導電膜，通過所說第1連接孔使所說第1導電膜與所說存儲單元選擇MISFET的一個半導體區域電連接；(c)在所說第1導電膜上淀積第2絕緣膜，然后蝕刻所說第2絕緣膜，以形成一個引到所說第1導電膜的第2連接孔；(d)在所說第2絕緣膜上淀積一第2導電膜，通過所說第2連接孔使所說第2導電膜與第1導電膜電連接；(e)利用在所說第2導電膜上形成的一個第1掩模把所說第2導電膜的所說第2絕緣膜刻成圖形，形成一上層翅片；(f)在所說第1掩模上淀積一第3絕緣膜，然后蝕刻所說第3絕緣膜，在所說上層翅片和所說第2絕緣膜的各自側壁上留下所說第3絕緣膜；(g)用所說第3絕緣膜以自對準方式把所說第1導電膜刻成圖形，形成一上層翅片；以及(h)蝕刻掉在所說上層翅片和所說下層翅片間留下的所說第2絕緣膜，形成一個具有所說上層翅片和下層翅片的信息存貯容性元件的存貯電極。
8.一種半導體集成電路器件的制造工藝方法，該集成電路器件在一個存儲單元選擇MISFET上形成一個信息存貯容性元件，該元件包含具有多個成層的翅片存貯電極、覆蓋在所說存貯電極表面上的介質膜以及介于所說介質膜形成在所說存貯電極上方的板電極，該工藝方法包括下列步驟(a)在所述存儲單元選擇MISFET上依次淀積一第1絕緣膜、一第1導電膜和第2絕緣膜，然后刻蝕所說第2絕緣膜、所說第1導電膜和所說第1絕緣膜，以形成一延伸到所說存儲單元選擇MIS-FET的一個半導體區域的連接孔；(b)在所說第2絕緣膜上淀積一第2導電膜，通過所說連接孔使所說第2導電膜與所說存儲單元選擇MISFET的一個半導體區域電連接；(c)利用一在所說第2導電膜上形成的第1掩模把所說第2導電模刻成圖形，以形成一上層翅片；(d)刻蝕掉在所說上層翅片之下的所說第2絕緣膜，然后在所說第1掩模上淀積一第3絕緣膜，隨后蝕刻所說第3絕緣膜，以在所說第1掩模和所說上翅片的各自側壁上留下所說第3絕緣膜；以及(e)用在所說光刻膠和所說上層翅片的各自側壁上留下的第3絕緣膜，以自對準方式把所說第1導電膜刻成圖形，以形成下層翅片。
9.一種半導體集成電路器件的制造工藝方法，該集成電路器件在一個存儲單元選擇MISFET上形成一個信息存貯容性元件，該元件包含具有多個成層的翅片存貯電極、覆蓋在所說存貯電極表面上的介質膜以及介于所說介質膜形成在所說存貯電極上的板電極，該工藝方法包括下列步驟(a)在所說存儲單元選擇MISFET上淀積一第1絕緣膜；然后蝕刻所說第1絕緣膜，以形成一延伸到所說存儲單元選擇MISFET的一個半導體區域的第1連接孔；(b)在所說第1絕緣膜上淀積一第1導電膜，通過所說第1連接孔使所說第1導電膜與所說存儲單元選擇MISFET的一個半導體區域電連接；(c)在所說第1導電膜上淀積一第2絕緣膜，然后蝕刻所說第2絕緣膜，以形成一個引到所說第1導電膜的第2連接孔；(d)在所說第2絕緣膜上淀積一第2導電膜，通過所說第2連接孔使所說第2導電膜與所說第1導電膜電連接；(e)利用一在所說第2導電膜上形成的第1掩模把所說第2導電膜刻成圖形，使其側壁形成斜坡；(f)用所說第1掩模以自對準方式把在所說上層翅片下形成的所說第2絕緣膜刻成圖形，使其側壁形成斜坡；(g)利用所說第1掩模和所說第2絕緣膜作為掩模，把在所說第2絕緣膜下形成的第1導電膜刻成圖形，以形成一下層翅片；以及(h)刻蝕掉在所說上層翅片和所說下層翅片間留下的所說第2絕緣膜，以形成一個具有所說上層翅片和所說下層翅片的所說存貯容性元件的存貯電極。
10.根據權利要求9的半導體集成電路器件制造工藝方法，其中，把所說第1導電膜刻出圖形，使其側壁形成斜坡，以形成所說下層翅片。
11.一種具有多個存儲單元的半導體集成電路器件的制造工藝方法，每個存儲單元包括一個信息存貯容性元件以及一個存儲單元選擇MISFET，該容性元件包含至少具有兩個彼此電連接的導電層的存貯電極、一覆蓋所說存貯電極的介質膜以及介于所說介質膜形成在所說存貯電極上方的一公用電極；該工藝方法包括下列步驟(a)在一半導體襯底的表面和第1與第2半導體區域上形成所說存儲單元選擇MISFET的一個柵電極，所說第1和第2半導體區域在所說柵電極兩側的所說半導體襯底內形成所說存儲單元選擇MISFET的源區和漏區；(b)在所說半導體襯底上形成一第1導電膜，形成一存貯電極；(c)在所說第1導電膜上淀積一第1絕緣膜；(d)在所說第1絕緣膜上淀積一第2導電膜；(e)利用一在所說第2導電膜上形成的第1掩模把所說第2導電膜刻成圖形，以形成多個最上層導電層；(f)利用所說第1掩模把所說第1絕緣膜刻成圖形；(g)在所說已刻成圖形的第1絕緣膜的側壁上形成一第2絕緣膜；以及(h)用所說第2絕緣膜、以自對準方式，把所說第1導電膜刻成圖形，其中，所說多個最上層的導電層以最小加工尺寸來加工。
全文摘要
一種用以形成存貯電極的上層翅片和下層翅片的工藝方法，以及由此方法制造的半導體集成電路器件。當用第1掩模由干法腐蝕依次刻蝕成兩層的多晶硅膜以形成上層翅片和下層翅片時，首先把上層多晶硅膜刻成圖形，以便按DRAM存儲單元最小加工尺寸形成兩上層翅片的間隙，形成上層翅片。再利用具有以自對準方式由第1掩模圖形擴大了的圖形的第2掩模，由干法腐蝕形成下層翅片，使下翅片的水平尺寸大于上層翅片。
文檔編號H01L27/108GK1124407SQ9510355
公開日1996年6月12日 申請日期1995年3月25日 優先權日1994年3月25日
發明者薄網弘久, 津國和之, 児島雅之, 野尻一男, 風本圭司 申請人:株式會社日立制作所, 日立Vlsi工程公司