專利名稱：半導體器件的制作方法
技術領域：
本發明涉及半導體器件，尤其涉及應用于具有增益單元(gaincell)結構的存儲單元的半導體器件有效的技術。
背景技術：
隨著微細化的推進，人們已經能在同一芯片上集成多個晶體管，而且已經能夠在同一芯片上安裝具有多種功能的電路。將處理器與存儲器一起混裝在同一芯片上的片內存儲器(on chip memory)，與將存儲器單獨作為一個芯片的結構相比，在數據傳輸率、功耗這兩個方面都是優越的。特別是隨著以移動電話、PDA(Personal DigitalAssistance)為代表的移動設備的功能的不斷提高，高功能和功耗的兩者兼顧受到重視，因此片內存儲器將起到很大的作用。
片內存儲器，從與邏輯晶體管的制造工藝的相容性考慮，主要使用SRAM(Static Random Access Memory)。
在非專利文獻1中，公開了關于SRAM的片內的低功率的技術。
另一方面，作為集成度比SRAM高的存儲器，已知DRAM(Dynamic Random Access Memory)。但是，DRAM采用在電容器中蓄積電荷的動作原理，以微細的單元面積確保一定量以上的電容器容量，因此引入像Ta2O5(五氧化鉭)那樣的高介電常數材料和立體結構是必不可少的，因而與構成存儲器的外圍電路和其它邏輯電路的邏輯晶體管的工藝相容性差。
因此，作為不采用特殊電容器結構即可動作的DRAM，提出了一種被稱作增益單元的存儲元件結構(增益單元結構)。該增益單元是通過寫入用晶體管向存儲節點(電荷蓄積節點)注入電荷、利用另設的讀出用晶體管的電導隨所蓄積的電荷而變化的特性進行讀出的存儲單元。
在專利文獻1和專利文獻2中，公開了關于增益單元結構的技術。另外，在非專利文獻2中，公開了將多晶硅(polysilicon)應用于寫入用晶體管的技術。另外，在非專利文獻3中，公開了將多晶硅應用于讀出用晶體管的技術。另外，在非專利文獻4中，公開了關于增益單元結構的存儲器的技術，記載著一種增益單元結構的存儲器，利用對溝道采用了極薄的多晶硅膜的TFT(Thin Film Transistors薄膜晶體管)的漏電流極小的性質，具有足夠的保持時間。
日本特開號公報[專利文獻2]日本特開號公報[非專利文獻1]M.Yamaoka et al，IEEE International SolidStatic-State Circuits Conferences，pp.494-495，(2004)[非專利文獻2]H.Shichijo et al，Conferences on Solid Static-StateDevices and Materials，pp.265-268，(1984)[非專利文獻3]S.Shukuri et al，IEEE International ElectronDevices Meeting，pp.1006-1008，(1992)[非專利文獻4]T.Osabe et al，IEEE International Electron DevicesMeeting，pp.301-304，(2000)發明內容如上所述，與已作為片內存儲器使用的SRAM(Static RandomAccess Memory)相比，在高集成化這一點上，采用了增益單元結構的存儲單元的DRAM(Dynamic Random Access Memory)是更有效的。
以下，根據圖70和圖71說明本發明人所研究的增益單元結構的DRAM存儲單元。
圖70是表示增益單元結構的存儲單元的等效電路的說明圖，(a)是包含寫入晶體管Qw和讀出晶體管Qr的情況，(b)是包含寫入晶體管Qw、讀出晶體管Qr以及選擇晶體管Qs的情況。此外，讀出晶體管Qr的柵極電容是電荷蓄積節點(存儲節點)的主要的靜電電容，在本申請中將其稱為電荷蓄積電容Cs。另外，如后文所述，在寫入晶體管Qw的結構中，在柵極和源極之間產生寄生電容，在本申請中將其稱為寄生電容Cp。
如圖70所示，存儲單元的結構，基本上是將作為寫入信息的晶體管的寫入晶體管Qw和作為讀出信息的晶體管的讀出晶體管Qr一體化了的結構。
在圖70的(a)的存儲單元中，當向與字線WL電連接的寫入晶體管Qw的柵極施加電壓，使寫入晶體管Qw為導通狀態時，電流在寫入晶體管Qw的溝道內流動。這時，根據預先設定的寫入位線WBL的電位變化，在電荷蓄積節點(node)上蓄積不同的電荷量。即、在存儲單元內存儲信息。
另一方面，讀出晶體管Qr，柵極電壓隨蓄積電荷量的大小變化，因而將其讀出即可讀出信息。即，讀出晶體管Qr的電導隨柵極電壓的變化而變化，作為從讀出位線RBL流向源極線SL的電流的差異，被取出到存儲單元外部。
在圖70(b)的存儲單元結構中，與該圖(a)的存儲單元結構的不同點是具有選擇晶體管Qs。
圖71是示意地表示本發明人所研究的增益單元結構的存儲單元內的寫入晶體管Qw的主要部分剖視圖。該寫入晶體管Qw，是將極薄的半導體膜作為溝道4的場效應型晶體管(FETField EffectTransistor)結構。
如圖71所示，在例如由p型單晶硅構成的半導體襯底7的主面上形成寫入晶體管Qw。寫入晶體管Qw的源極2和漏極3，例如在用氧化硅(SiO2)膜埋入到半導體襯底7上挖出的溝內的作為元件隔離區域的絕緣層6上形成。另外，寫入晶體管Qw的溝道4，在源極2和漏極3之間的絕緣層6上形成。而且，寫入晶體管Qw的柵極1，在形成于溝道4上的柵極絕緣膜5上嵌入到源極2和漏極3之間、并覆蓋源極2和漏極3上的一部分地形成。
本發明人所研究的DRAM存儲單元，是高度集成了的存儲單元。一般來說，通過微細化而成為小面積的存儲單元，電容器的面積也減小，因此電容器的靜電電容減小，蓄積電荷量減小，因而帶來信息保持時間減少的影響。即，在本發明人所研究的存儲單元中，電荷蓄積電容Cs減小。
因此，通過應用漏電流小的場效應型晶體管，能期待足夠長的信息保持時間。所以，在本發明人所研究的存儲單元中，作為漏電流小的場效應型晶體管，通過使溝道4的厚度極薄，能夠利用厚度方向的量子力學的局限效應實現較長的信息保持時間。因此，通過應用上述存儲單元，能夠延長更新周期，能夠實現功耗小的存儲器。
但是，在這種電荷蓄積電容Cs小的存儲單元中，存在著受寄生電容Cp的影響很大的課題。特別是在采用了極薄的溝道4的情況下，寄生電容Cp將變大。此外，可以認為，在本發明人所研究的存儲單元中，寄生電容Cp增大的因素是，由于構成減低了漏電流的晶體管，從而不能利用像通常的MIS(Metal Insulator Semiconductor)晶體管那樣將柵極作為掩模注入雜質而形成源極、漏極、溝道區域的所謂的自對準工藝。
在圖71所示的寫入晶體管Qw的結構中，實質上作為寫入晶體管Qw的溝道區域的是在源極2和漏極3之間的絕緣層6上的溝道4的部分。因此，與柵極1重疊的部分成為寄生電容Cp。即，在柵極1與源極2及漏極3的區域之間存在著重疊部8和相對部9，由于其存在而使寄生電容Cp增大。
此處，為說明寄生電容Cp的影響，設寫入晶體管Qw和讀出晶體管Qr都是n型溝道場效應型晶體管。寫入時在寫入晶體管Qw的柵極上施加正電壓，當在電荷蓄積節點(電荷蓄積電容Cs)內蓄積了預定的電荷后，降低寫入晶體管Qw的柵極的電位，成為保持或讀出狀態。這時在寄生電容Cp大的情況下，隨著寫入晶體管Qw的柵極電位的降低，由于寄生電容Cp的電容耦合，電荷蓄積節點的電位也顯著下降。因此，雖然寫入時寫入了高電位，可是讀出時讀出晶體管Qr的溝道區域也將變為高電阻。因而使流過溝道的電流減小。即、與原來期待高電阻而寫入了低電位的情況沒有明確的區別，因此存在著不能讀出穩定的信息的課題。
本發明的目的在于，提供一種可以在增益單元結構的存儲單元中進行穩定的讀出動作的技術。
本發明的上述以及其它目的和新的特征，將從本說明書的記述和附圖得以明確。
在本申請所公開的發明中，簡單地說明代表性發明的概要如下。
本發明的半導體器件，寫入晶體管包括在絕緣層上形成的源極、漏極、溝道、以及控制溝道的電位的柵極，上述柵極形成在絕緣層的上部、并形成在源極和漏極之間，與溝道隔著柵極絕緣膜電絕緣，該寫入晶體管的溝道，在源極和漏極的側面將源極和漏極電連接。
另外，本發明的半導體器件，寫入晶體管包括源極、漏極，形成在絕緣層上；溝道，形成在源極和漏極上，并將源極和漏極電連接；以及柵極，與溝道隔著柵極絕緣膜電絕緣，并控制溝道的電位，在該寫入晶體管的柵極的底部整個面上形成有溝道。
另外，本發明的半導體器件，寫入晶體管包括源極、漏極和溝道，形成在絕緣層上；以及柵極，形成在絕緣層的上部，與溝道隔著柵極絕緣膜電絕緣，并控制溝道的電位，該寫入晶體管的溝道，從源極的上表面一直覆蓋到源極的側壁、絕緣層、漏極的側壁、漏極的上表面而形成。
另外，本發明的半導體器件，包括具有柵極絕緣膜的襯底和寫入晶體管，該寫入晶體管包括源極和漏極，形成在柵極絕緣膜上；柵極，形成在柵極絕緣膜下，并控制溝道的電位；溝道，由半導體構成，將源極和漏極電連接，并與柵極隔著柵極絕緣膜電絕緣。
另外，本發明的半導體器件，包括具有柵極絕緣膜的襯底和寫入晶體管，該寫入晶體管包括源極和漏極，形成在柵極絕緣膜上；第1柵極，形成在柵極絕緣膜下；半導體膜，形成在第1柵極的上部，并與第1柵極隔著柵極絕緣膜電絕緣；第2柵極，與第1柵極中間隔著半導體膜形成。
另外，本發明的半導體器件，在通過寫入晶體管向電荷蓄積節點注入電荷并利用讀出用晶體管的電導隨所蓄積的電荷而變化的性質進行讀出的存儲單元的電荷蓄積節點附近設置電極。
在本申請所公開的發明中，簡單地說明由代表性發明取得的效果如下。
采用本發明，能夠進行存儲器的穩定的讀出動作。


圖1是示意地表示本發明的實施方式1的半導體器件的結構的說明圖。
圖2是示意地表示在圖1的存儲部形成的存儲器的主要部分的俯視圖。
圖3是將圖2的主要部分放大后的俯視圖。
圖4是圖3的A-A線的剖視圖。
圖5是圖3的B-B線的剖視圖。
圖6是圖3的C-C線的剖視圖。
圖7是示意地表示與圖3對應的區域的制造工序中的存儲單元的俯視圖。
圖8是接續圖7的示意地表示制造工序中的存儲單元的俯視圖。
圖9是接續圖8的示意地表示制造工序中的存儲單元的俯視圖。
圖10是接續圖9的示意地表示制造工序中的存儲單元的俯視圖。
圖11是接續圖10的示意地表示制造工序中的存儲單元的俯視圖。
圖12是接續圖11的示意地表示制造工序中的存儲單元的俯視圖。
圖13是接續圖12的示意地表示制造工序中的存儲單元的俯視圖。
圖14是接續圖13的示意地表示制造工序中的存儲單元的俯視圖。
圖15是示意地表示與圖3的A-A線對應的部分的制造工序中的存儲單元的剖視圖。
圖16是接續圖15的示意地表示制造工序中的存儲單元的剖視圖。
圖17是接續圖16的示意地表示制造工序中的存儲單元的剖視圖。
圖18是接續圖17的示意地表示制造工序中的存儲單元的剖視圖。
圖19是接續圖18的示意地表示制造工序中的存儲單元的剖視圖。
圖20是接續圖19的示意地表示制造工序中的存儲單元的剖視圖。
圖21是接續圖20的示意地表示制造工序中的存儲單元的剖視圖。
圖22是示意地表示與圖3的C-C線對應的部分的制造工序中的存儲單元的剖視圖。
圖23是示意地表示與圖3的D-D線對應的部分的制造工序中的存儲單元的剖視圖。
圖24是示意地表示本發明的實施方式2的存儲單元的俯視圖。
圖25是圖24的A-A線的剖視圖。
圖26是示意地表示與圖24對應的區域的制造工序中的存儲單元的俯視圖。
圖27是接續圖26的示意地表示制造工序中的存儲單元的俯視圖。
圖28是接續圖27的示意地表示制造工序中的存儲單元的俯視圖。
圖29是示意地表示本發明的實施方式3的存儲單元的俯視圖。
圖30是圖29的A-A線的剖視圖。
圖31是示意地表示與圖29對應的區域的制造工序中的存儲單元的俯視圖。
圖32是示意地表示與圖29的A-A線對應的部分的制造工序中的存儲單元的剖視圖。
圖33是接續圖32的示意地表示制造工序中的存儲單元的剖視圖。
圖34是接續圖33的示意地表示制造工序中的存儲單元的剖視圖。
圖35是接續圖34的示意地表示制造工序中的存儲單元的剖視圖。
圖36是示意地表示本發明的實施方式4的存儲單元的俯視圖。
圖37是圖36的A-A線的剖視圖。
圖38是示意地表示與圖36對應的區域的制造工序中的存儲單元的俯視圖。
圖39是示意地表示與圖36的A-A線對應的部分的制造工序中的存儲單元的剖視圖。
圖40是接續圖39的示意地表示制造工序中的存儲單元的剖視圖。
圖41是接續圖40的示意地表示制造工序中的存儲單元的剖視圖。
圖42是示意地表示本發明的實施方式5的存儲單元的俯視圖。
圖43是圖42的A-A線的剖視圖。
圖44是示意地表示與圖42對應的區域的制造工序中的存儲單元的俯視圖。
圖45是示意地表示與圖42的A-A線對應的部分的制造工序中的存儲單元的剖視圖。
圖46是接續圖45的示意地表示制造工序中的存儲單元的剖視圖。
圖47是示意地表示本發明的實施方式6的存儲單元的俯視圖。
圖48是圖47的A-A線的剖視圖。
圖49是示意地表示與圖47對應的區域的制造工序中的存儲單元的俯視圖。
圖50是接續圖49的示意地表示制造工序中的存儲單元的剖視圖。
圖51是示意地表示與圖47的A-A線對應的部分的制造工序中的存儲單元的剖視圖。
圖52是接續圖51的示意地表示制造工序中的存儲單元的剖視圖。
圖53是接續圖52的示意地表示制造工序中的存儲單元的剖視圖。
圖54是示意地表示實施方式6的變形例的寫入晶體管的俯視圖。
圖55是示意地表示本發明的實施方式7的存儲單元的主要部分的剖視圖。
圖56是示意地表示本發明的實施方式8的存儲單元的主要部分的剖視圖。
圖57是示意地表示實施方式8的存儲單元的讀出晶體管外圍的剖視圖。
圖58是表示結晶溫度與硅膜厚度的關系的說明圖。
圖59是示意地表示實施方式8的變形例的寫入晶體管的剖視圖。
圖60是示意地表示實施方式8的變形例的寫入晶體管的剖視圖。
圖61是示意地表示實施方式8的變形例的寫入晶體管的剖視圖。
圖62是示意地表示本發明的實施方式9的存儲單元的俯視圖。
圖63是圖62的A-A線的剖視圖。
圖64是示意地表示實施方式9的變形例的存儲單元的俯視圖。
圖65是圖64的A-A線的剖視圖。
圖66是示意地表示本發明的實施方式10的存儲單元的俯視圖。
圖67是圖66的A-A線的剖視圖。
圖68是示意地表示本發明的實施方式11的存儲單元的俯視圖。
圖69是圖68的A-A線的剖視圖。
圖70是表示本發明人所研究的增益單元結構的存儲單元的等效電路的說明圖，(a)是包含寫入晶體管和讀出晶體管的情況，(b)是包含寫入晶體管、讀出晶體管和選擇晶體管的情況。
圖71是示意地表示本發明人所研究的增益單元結構的存儲單元內的寫入晶體管部的主要部分剖視圖。
具體實施例方式
以下，根據附圖詳細說明本發明的實施方式。此外，在用于說明實施方式的所有的圖中，原則上對同一部件標以同一符號，其重復的說明從略。特別是對于不同的實施方式之間功能相對應的部分，即使形狀、雜質濃度、結晶性等不同也仍標以相同符號。另外，為便于說明，即使是俯視圖有時也帶有陰影線。而且，在本申請中，將柵極、柵極電極和柵極區域統稱為“柵極”。在本申請中，將源極、源極電極和源極區域統稱為“源極”。在本申請中，將漏極、漏極電極和漏極區域統稱為“漏極”。在本申請中，將存儲器、半導體存儲器和存儲單元(單位存儲單元)統稱為“存儲器”。此外，在存儲器中，包括SRAM(Static Random Access Memory)或閃速存儲器、EEPROM(Electronically Erasable and Programmable Read Only Memory)等，但如無特別說明，在本申請書中將增益結構的存儲器稱為“存儲器”。
(實施方式1)圖1是示意地表示本發明的實施方式1的半導體器件的結構的說明圖。例如作為芯片(半導體芯片)狀態的半導體器件，在其芯片7C上構成有存儲模塊MM和其它邏輯電路(邏輯模塊)、模擬電路(模擬模塊)等的模塊M1、M2、M3。在存儲模塊MM內構成有存儲部MA及其外圍電路部CA。在存儲部MA，形成有由多個存儲單元按陣列構成的存儲器。另外，在外圍電路部CA，形成有由選擇某個存儲單元用的字線驅動電路WC和位線驅動電路BC、以及控制電路等構成的外圍電路。
構成該存儲部MA和外圍電路CA的晶體管，在1個芯片7C上形成。在本實施方式1中，存儲部MA，具有作為寫入信息的晶體管的寫入晶體管Qw、作為讀出所寫入的信息的晶體管的讀出晶體管Qr、用于從多個存儲單元中選擇某個存儲單元的選擇晶體管Qs(參照圖70的(b))。另外，外圍電路CA，具有邏輯晶體管和高耐壓晶體管。此外，如上所述，將使寫入晶體管Qw和讀出晶體管Qr一體化后的存儲單元結構稱為增益單元。
圖2是示意地表示在圖1的存儲部MA中形成的存儲器的主要部分的俯視圖，示出了多個存儲單元按二維狀排列成的陣列。在存儲部MA中，將存儲單元按上下左右反轉地配置，而且，通過由相鄰的存儲單元共用接點27、通孔(via)30，防止芯片面積的增大。多個存儲單元，分別通過接點27或通孔30將寫入位線28、讀出位線29、源極線31、寫入字線32及讀出字線33電連接。此外，構成存儲陣列的存儲單元之一是單位存儲單元，在圖2中，示出了芯片7C上的單位存儲單元的區域14。
參照圖3～圖6說明本實施方式1的存儲單元的結構。圖3是將圖2的主要部分放大后的俯視圖，示出了具有寫入晶體管Qw、讀出晶體管Qr和選擇晶體管Qs的單位存儲單元的區域14。圖4～圖6分別為圖3的A-A線、B-B線和C-C線的剖視圖。此外，在圖3的單位存儲單元的區域14中，為便于說明元件結構，省略了例如接點、通孔等。
首先，說明單位存儲單元的寫入晶體管Qw的結構。在例如由p型單晶硅構成的半導體襯底(以下，簡稱襯底)7上挖出的溝內，形成例如用氧化硅(SiO2)等絕緣體埋入了的用作元件隔離區域的絕緣層6。在該絕緣層6上，形成有例如由n型多晶硅構成的源極2、漏極3。而且，在源極2和漏極3之間的絕緣層6上，形成有例如厚2.5nm左右的由本征多晶硅構成的半導體膜構成的溝道4。另外，在該溝道4上，形成有例如膜厚為12nm左右的由氧化硅膜構成的柵極絕緣膜5。隔著該柵極絕緣膜5、且在源極2和漏極3之間形成有例如由n型多晶硅構成的柵極1。而且，在柵極1的上表面，形成有例如由氧化硅構成的絕緣膜10。此外，柵極1控制溝道4的電位。
本實施方式1中示出的寫入晶體管Qw的結構，與圖71中示出的結構不同，柵極1位于源極2和漏極3之間，柵極1的上表面形成得比源極2的上表面的高度低。即，其特征是柵極1沒有與源極2、漏極3重疊。因此，圖4中示出的寫入晶體管Qw，與圖71中示出的結構相比，沒有圖71的重疊部8，所以寫入晶體管Qw的柵極1和源極2之間的寄生電容Cp(參照圖70)減小。因此，在本實施方式1的半導體器件中，能夠進行寄生電容Cp的影響小的穩定的讀出動作。
另外，本實施方式1中示出的寫入晶體管Qw的結構，在與電流從源極2通過溝道4流向漏極3的方向交叉的方向上，柵極1的尺寸大于源極2、漏極3的尺寸，在柵極1的底部整個面上形成有溝道4。因此，有效的溝道寬度大于源極2的尺寸，因而具有電流增大的優點。
另外，當在圖71所示結構的柵極1的形成中采用光刻法時，柵極1的形成時的對準偏差將影響到重疊部8的增減，成為寄生電容Cp(參照圖70)的偏差。因此，在圖71所示的結構中，含有偏差的寄生電容Cp將進一步增大，但在本實施方式所示的結構(參照圖2)中，其特征在于，柵極1沒有與源極2和漏極3重疊的部分，所以不受對準偏差的影響。
另外，本實施方式1中示出的寫入晶體管Qw的結構，是場效應型晶體管(FETField Effect Transistor)結構，因而還具有寫入晶體管Qw的漏電流非常小的特征。本發明人通過獨自的研究，結果發現當溝道4的膜厚約為5nm以下時具有顯著的漏電減弱效果，在本實施方式1中，采用了例如2.5nm左右的由半導體膜構成的溝道4。此外，可以認為，漏電減弱效果的起因，除了與通常的晶體管的PN結的面積相比膜的截面積極小外，還有由膜厚方向的量子力學的局限效應而有效地加寬了帶隙。
這樣，在本實施方式1中，寫入晶體管Qw包括源極2和漏極3，形成在絕緣層6上；溝道4，由半導體構成，形成在絕緣層6上、并形成在源極2和漏極3之間；以及柵極1，形成在絕緣層6的上部、并形成在源極2和漏極3之間，與溝道4隔著柵極絕緣膜5電絕緣，并控制溝道4的電位。該溝道4，在源極2和漏極3的側面將源極2和漏極3電連接。另外，柵極1的上表面，形成得比源極2的上表面的高度低。而且，還形成有絕緣膜10，該絕緣膜10在源極2和漏極3的側面形成，絕緣隔離柵極1與源極2、漏極3。另外，在與電流從源極2通過溝道4流向漏極3的方向交叉的方向上，柵極1的尺寸大于源極2、漏極3的尺寸，并在柵極1的底部整個面上形成有溝道。而且，溝道由硅(例如，單晶硅、多晶硅、非晶硅)構成，其厚度約為5nm以下。此外，柵極1由金屬構成，源極2或漏極3的至少一方也可以由金屬構成。
接下來，說明讀出晶體管Qr和選擇晶體管Qs的結構。另外，有時也對外圍電路部的邏輯晶體管和高耐壓晶體管的結構一并進行說明。此外，這些晶體管，是MISFET(Metal Insulator Semiconductor FieldEffect Transistor)，結構與上述寫入晶體管Qw不同，在由p型硅構成的襯底7上形成。另外，也可以采用在襯底7上設有例如n型阱、進一步在其內部形成有例如p型阱的所謂3重阱結構。當采用3重阱結構時，可以將相互間由n型阱區域隔離的各p型阱設為不同的電壓，從而能夠對襯底7施加偏置電壓。
這些晶體管的柵極絕緣膜，例如由經過氮化處理的氧化硅膜構成，膜厚設為2nm左右和7nm左右這2個級別。即，將讀出晶體管Qr的柵極絕緣膜15、選擇晶體管Qs的柵極絕緣膜16和高耐壓晶體管的柵極絕緣膜設為7nm左右、將邏輯晶體管的柵極絕緣膜設為2nm左右這2個級別。
讀出晶體管Qr的柵極2G和選擇晶體管Qs的柵極11，例如由多晶硅構成，具有由氧化硅膜和氮化硅膜層疊構成的側壁21。另外，高耐壓晶體管和邏輯晶體管的柵極，例如由多晶硅構成，具有由氧化硅膜和氮化硅膜構成的側壁。而且，邏輯晶體管的柵極，由例如用鎳硅化物降低了表面電阻的多晶硅構成。此外，如圖3所示，寫入晶體管Qw的源極2和讀出晶體管Qr的柵極2G同時形成并電連接。
另外，在讀出晶體管Qr的柵極2G和選擇晶體管Qs的側壁21的下方，設有作為淺n-區域的所謂外延區域(extension area)18。而且，在側壁21的外側，設有作為讀出晶體管Qr的源極12、選擇晶體管Qs的漏極13的n+區域。
此外，當邏輯晶體管和高耐壓晶體管都具有外延區域時，邏輯晶體管最好采用比高耐壓晶體管淺的外延區域。這是因為，雖然是通過進行低能量的雜質注入或從表面進行雜質擴散形成的，但形成抑制橫向、縱向的雜質擴散且即使柵極長度短也能耐受短溝道效應的外延結構。另一方面，高耐壓晶體管，以更高的能量進行雜質注入，因而最好是形成在橫向、縱向上更深地擴散了的外延區域。這是為了確保足夠的PN結的耐壓。
如圖6所示，讀出晶體管Qr和選擇晶體管Qs，例如在以直接連接的形式在由p型硅構成的襯底7上形成的p型阱17上形成。讀出晶體管Qr的柵極2G，與寫入晶體管Qw的源極2電連接，形成將讀出晶體管Qr的柵極電容作為主要分量的電荷蓄積電容Cs(參照圖70)。另外，讀出晶體管Qr的柵極底部19和選擇晶體管Qs的柵極底部20的雜質濃度不同，因此讀出晶體管Qr和選擇晶體管Qs具有不同的閾值。此外，由此取得的效果將在下文中說明。
當比較了選擇晶體管Qs和邏輯晶體管時，選擇晶體管Qs的柵極絕緣膜16比邏輯晶體管厚，而且，為抑制短溝道效應柵極長度基本上比邏輯晶體管長。
另外，在存儲部的讀出晶體管Qr和選擇晶體管Qs、外圍電路部的邏輯晶體管和高耐壓晶體管中，在源極和漏極的設置方面是相同的，但不同點是外延區域的深度。在存儲部中，雖然采用與高耐壓晶體管相同的7nm左右的柵極絕緣膜厚度，但形成外延結構更淺的外延區域。如后文所述，施加于該讀出晶體管Qr和選擇晶體管Qs的電壓小，因此并不要求特別高的結耐壓，因而不存在耐壓問題。這樣，讀出晶體管Qr的柵極絕緣膜15的厚度之所以比邏輯晶體管的厚，是因為在柵極2G上蓄積電荷而進行存儲，因此要防止通過了柵極絕緣膜15的隧道電流引起的電荷的存取。通過采用這種淺的外延區域，能在短溝道特性上較為優越，因此可以使柵極長度比高耐壓晶體管的小，從而可以實現小的存儲單元面積。
在本實施方式中，存儲部的讀出晶體管Qr和選擇晶體管Qs，為減少制造工藝工序，采用與高耐壓晶體管同樣的柵極絕緣膜厚度，但從柵極絕緣膜漏電的觀點考慮最好約為3nm以上，例如還可以另外為存儲部準備4nm左右的柵極絕緣膜，構成3個級別的柵極絕緣膜結構。此外，即使在這種情況下外延結構也可以采用淺的外延區域，而且，可以采用與邏輯晶體管相同的外延結構。
當構成這種3個級別的柵極絕緣膜結構時，可以使讀出晶體管Qr成為在短溝道特性上優越的晶體管。即、讀出晶體管Qr的柵極絕緣膜比高耐壓晶體管的薄，因而在短溝道特性上更為優越，可以采用短的柵極長度，從而能實現更小的存儲單元面積。而且，讀出晶體管Qr的柵極電容增大，讀出速度提高。進而，由于蓄積電荷增加，從而能夠實現穩定的讀出動作、長的保持時間。除此而外，由于亞閾值系數小，對相同的蓄積電荷有大的讀出電流變化，因而讀出容限提高。
接下來，參照圖7～圖23，以具有存儲單元的存儲部為中心說明本實施方式1中示出的半導體器件的制造方法。圖7～圖14是示意地表示與圖3對應的區域的制造工序中的存儲單元的俯視圖。圖15～圖21是示意地表示與圖3的A-A線對應的部分的制造工序中的存儲單元的剖視圖，示出了寫入晶體管Qw。圖22是示意地表示與圖3的C-C線對應的部分的制造工序中的存儲單元的剖視圖，示出了讀出晶體管Qr和選擇晶體管Qs。圖23是示意地表示與圖3的D-D線對應的部分的制造工序中的存儲單元的剖視圖。
首先，準備例如由p型硅(Si)單晶體構成的半導體襯底(在該階段稱為半導體晶片的平面大致呈圓形的半導體板)，在半導體襯底(以下，簡稱襯底)的主面上形成氧化硅(SiO2)膜，再淀積氮化硅(SiN)膜。
接著，將抗蝕劑作為掩模對上述的氮化硅膜、氧化硅膜和襯底進行蝕刻，在襯底上形成溝，并在例如用CVD(Chemical VaporDeposition)法以氧化硅膜填埋該溝后進行平坦化，在襯底上形成元件隔離區域(絕緣層)和活性區域。然后，在活性區域離子注入雜質，形成n型阱和p型阱，進一步在n型阱內注入雜質形成p型阱。通過到此為止的工序，在圖7中，在以后形成存儲單元的襯底7上形成元件隔離區域的絕緣層6和活性區域的p型阱17。
接著，進行MIS(Metal Insulator Semiconductor)晶體管的閾值調整用的雜質注入。此外，在完成后的半導體器件中，僅在讀出晶體管Qr的柵極底部引入n型雜質，設定為有效的p型雜質濃度比選擇晶體管Qs的柵極底部的低。
接著，為了形成讀出晶體管Qr、選擇晶體管Qs和高耐壓晶體管的柵極絕緣膜，對襯底7進行氧化直到厚度例如為7nm左右為止。之后，通過將形成邏輯晶體管的區域開口了的抗蝕劑圖案作為掩模進行氫氟酸處理，將開口部的柵極絕緣膜除去。這時，讀出晶體管Qr、選擇晶體管Qs和高耐壓晶體管的區域使用沒有開口的抗蝕劑圖案。
接著，在將上述抗蝕劑除去后，對襯底7進行氧化(柵極氧化)，使得在邏輯晶體管的區域形成例如厚2nm左右的氧化硅膜。然后，在襯底7上淀積柵極用的由非摻雜多晶硅構成的導體膜，使其膜厚例如為150nm左右。
到此為止，說明了圖1中示出的存儲部MA和外圍電路部CA的共同的加工工序，接著，只對存儲部MA的加工進行說明。
如圖8和圖15所示，在上述導體膜25上淀積了膜厚例如為50nm左右的由氮化硅構成的絕緣膜22之后，將抗蝕劑構成的孔圖案作為掩模進行蝕刻，將溝道和柵極區域的導體膜25除去，形成開口部23。此外，在本實施方式1的半導體器件的制造中，在通常的邏輯晶體管或高耐壓晶體管的形成以外追加的光掩模僅在該工序中使用。
接著，如圖9和圖16所示，在進行了襯底7的清洗后，淀積例如2.5nm左右的由非晶硅(半導體膜)構成的溝道4、例如厚15nm左右的柵極絕緣膜5和例如200nm左右的厚度的由n型多晶硅構成的導體膜24。再通過進行退火，使溝道4的非晶硅結晶，成為多晶硅。此處，通過本發明人的獨自的研究，發現了為使這種極薄的膜結晶需要比形成約10nm以上的厚膜的溫度高的溫度。此外，在該退火的時刻不向作為寫入晶體管Qw的源極、漏極的導體膜25引入雜質，而且這是在邏輯晶體管或高耐壓晶體管的擴散層形成之前，因此不會給寫入晶體管Qw、邏輯晶體管和高耐壓晶體管的短溝道特性帶來不好的影響。
接著，如圖10和圖17所示，例如用CMP(Chemical MechanicalPolishing)法或回蝕法削蝕導體膜24，直到絕緣膜22的表面露出為止。由此，僅在先前形成的孔圖案的開口部23處留有由n型多晶硅構成的導體膜24。
接著，如圖18所示，對作為導體膜24的n型多晶硅進行氧化。這時，露出的由多晶硅構成的溝道4與露出的導體膜24的表面一起被氧化。形成由氧化硅膜構成的絕緣膜10。此處，未被氧化的導體膜24，成為寫入晶體管Qw的柵極1。此外，以后將成為源極、漏極的導體膜25的表面因由絕緣膜22保護而未被氧化，另外，作為源極、漏極的導體膜25在靠孔圖案側面的部位雖然有少許氧化，但其氧化速度小于引入了雜質的由n型多晶硅構成的導體膜24。
接著，如圖19所示，通過蝕刻將絕緣膜10的一部分和絕緣膜22除去。并由該殘留的絕緣膜10保護柵極1。此處，就氧化硅和氮化硅的蝕刻的選擇比例來說，應使氮化硅被蝕刻得更多一些。
到此為止，說明了圖1中示出的存儲部MA的加工，接著，對存儲部MA和外圍電路部CA的共同的加工工序進行說明。
將抗蝕劑作為掩模對要作為n型的柵極的區域和要作為p型的柵極的區域的多晶硅分別進行雜質注入。此外，在存儲單元部MA中由于作為n型柵極而注入了n型雜質。
接著，將抗蝕劑作為掩模對多晶硅進行蝕刻，形成外圍電路部CA的邏輯晶體管和高耐壓晶體管的柵極圖案。這時，利用圖11中示出的抗蝕劑圖案26，如圖12和圖20所示那樣，由導體膜25同時形成寫入晶體管Qw的源極2和漏極3。這時，寫入晶體管Qw的柵極1，受到由氧化硅構成的絕緣膜10的保護，不會被削蝕。此外，在圖11中，為便于看圖將絕緣膜10省略。
接著，進行高耐壓晶體管的外延區域的形成。首先，在高耐壓晶體管的n型MIS晶體管的外延區域，將抗蝕劑作為掩模，在例如約10keV下注入n型雜質P(磷)。然后，在高耐壓晶體管的p型MIS晶體管的外延區域，將抗蝕劑作為掩模，在例如約5keV下注入p型雜質BF2。
接著，進行邏輯晶體管、讀出晶體管Qr和選擇晶體管Qs的外延區域的形成。首先，在這些晶體管的n型MIS晶體管的外延區域中，將覆蓋高耐壓晶體管部分、p型MIS晶體管部分的抗蝕劑圖案作為掩模，在例如約3keV下注入n型雜質As(砷)。然后，在更深的位置注入p型雜質使上述外延區域下的p型阱濃度上升，以防止發生穿通現象。接著，對于邏輯晶體管、讀出晶體管Qr和選擇晶體管Qs的p型MIS晶體管的外延區域的形成，在例如約3keV下注入p型雜質BF2。之后，在更深的位置注入n型雜質使外延區域下的n型阱濃度上升，以防止發生穿通現象。
接著，在用CVD法形成了氧化硅膜后，淀積氮化硅膜，進一步，在用CVD法淀積氧化硅膜后進行回蝕，在讀出晶體管Qr、選擇晶體管Qs、邏輯晶體管和高耐壓晶體管的柵極側面形成側壁。此外，在圖22和圖23中，在晶體管Qr的柵極2G和選擇晶體管Qs的柵極11的側面示出了側壁21。
接著，將上述側壁和抗蝕劑作為掩模，向n型MIS晶體管區域注入n型雜質、向p型MIS晶體管區域注入p型雜質，從而形成擴散層。該擴散層用的雜質注入，采用了由存儲部MA的讀出晶體管Qr和選擇晶體管Qs、外圍電路CA和其它電路模塊的邏輯晶體管和高耐壓晶體管共用的雜質注入工序。通過采用上述那樣的雜質注入工序，無需準備用于形成存儲部的外延區域、擴散層的特殊的掩模和工序，因而可以降低制造成本。此外，在圖22中，示出了作為讀出晶體管Qr和選擇晶體管Qs的擴散層的源極12和漏極13，還示出了外延區域18。
接著，用CVD法淀積氧化硅膜，將覆蓋了多晶硅電阻元件等未形成硅化物的部分的抗蝕劑圖案作為掩模，將上述氧化硅膜除去。
接著，通過濺射淀積鎳(Ni)膜，在進行退火與硅反應后，將鎳膜除去。這時，存儲單元的陣列部分不形成硅化物。這種制作工藝的特征在于，寫入晶體管Qw的柵極1上面的絕緣膜10在其后的工序中才被削蝕，因而即使是在由多晶硅構成的柵極1露出的情況下也無需擔心由鎳膜引起的與源極2、漏極3的短路。
接著，如圖13～圖14、圖21～圖23所示，進行例如由氧化硅膜構成的層間絕緣膜80的淀積、平坦化工序、形成接點27的工序、形成通孔30的工序和形成布線81的工序。之后，形成保護存儲部MA和外圍電路部CA的保護膜等，半導體器件基本完成。寫入晶體管Qw的漏極3連接在寫入位線28上，讀出晶體管Qr的柵極1連接在寫入字線32上。而且，選擇晶體管Qs的漏極13連接在讀出位線29上，選擇晶體管Qs的柵極11連接在讀出字線33上。另外，讀出晶體管Qr的源極12連接在源極線31上。
在本實施方式1中，說明了寫入晶體管Qw、讀出晶體管Qr和選擇晶體管Qs為n型的情況，但也可以應用極性的組合、或都為p型的組合。在這些情況下，對讀出晶體管Qr和選擇晶體管Qs的擴散層如上所述采用比高耐壓晶體管淺的外延區域，也是同樣的。另外，當采用p型讀出晶體管Qr時，與n型讀出晶體管Qr相比，即使是相同厚度的柵極絕緣膜，其柵極絕緣膜的漏電也很小。
另外，在本實施方式1中，寫入晶體管Qw，如圖4所示，在作為元件隔離區域的絕緣層6上形成，因此不需要像MIS晶體管那樣形成阱，因此不必增大面積就可以使用不同的極性。
另外，在本實施方式1中，具有使寫入晶體管Qw的柵極1和源極2之間的寄生電容Cp(參照圖70)減小從而讀出容限大的特征。進一步，將讀出晶體管Qr的閾值設定得比選擇晶體管Qs低，由此，即使因電容耦合而使電荷蓄積節點的電位下降也仍能流過足夠的讀出電流，因而可以進一步擴大讀出容限。
另外，在本實施方式1中，關于選擇晶體管Qs，其閾值與上述的電容耦合無關，從抑制非選擇存儲單元的截止漏電流(off leakcurrent)的觀點考慮不太低為好，因此，讀出晶體管Qr的閾值最好是比選擇晶體管Qs的閾值低。另一方面，如果將讀出晶體管Qr的閾值設定為與選擇晶體管Qs相同，就無需在兩晶體管間分開注入雜質，能縮短兩晶體管之間的柵極間距離，因此能削減單元面積。
另外，在本實施方式1中，為便于看圖，使讀出晶體管Qr的溝道寬度與選擇晶體管Qs的溝道寬度相同，但也可以使讀出晶體管Qr的溝道寬度大。按照這種方式可以增加電荷蓄積電容Cs。因此，能夠相對地抑制寄生電容Cp的影響、即隨著寫入晶體管Qw的柵極1的電位的下降由寄生電容Cp的電容耦合使電荷蓄積節點的電位也顯著下降的現象。本實施方式1中示出的這種存儲器，能夠進行寄生電容Cp的影響小的穩定的讀出動作。而且，還具有可以實現長的保持時間的優點。即使在為確保電荷蓄積電容Cs而將讀出晶體管Qr的溝道寬度加大了的情況下，也不必加大選擇晶體管Qs的溝道寬度。這是因為，可以從外部對選擇晶體管Qs的柵極施加足夠的電壓因而即使是小的溝道寬度也能充分地降低電導。因此可以相對地防止面積增大。
另外，在本實施方式1中，作為襯底，采用了由p型硅構成的半導體襯底，但也可以采用具有SOI(Silicon on Insulator)結構的襯底。當采用了SOI結構的襯底時，可以改進邏輯晶體管的特性，實現更高速、低功耗的LSI(Large Scale Integration)。而且，不需要3重阱工序，因而使工序得到簡化。
另外，在本實施方式1中，對柵極應用了使表面形成了硅化物的多晶硅，對柵極絕緣膜應用了氧化硅膜，但即使是應用了金屬的柵極或對柵極絕緣膜應用了氧化鉿、氧化鋁等高電介質膜時，上述的擴散層結構與柵極絕緣膜的組合仍是有效的。在這種情況下，柵極絕緣膜膜厚的大小關系，不是物理膜厚，而是可以用另一種概念解釋為在電學上換算成氧化硅膜厚的膜厚。例如，當高電介質膜與氧化硅膜的柵極絕緣膜混合存在時，用高電介質膜的介電常數換算成提供相同的靜電電容的氧化硅膜的膜厚，當換算后的膜厚比氧化硅膜薄時，如將高電介質膜解釋為薄膜的柵極絕緣膜，則本實施方式中所述的關系是依然有效的。
另外，在本實施方式1中，如圖21～圖23所示，對寫入位線28和讀出位線29應用第1層的布線層，對寫入字線32、讀出字線33和源極線31應用第2層的布線層，但也可以采用除此以外的組合。
另外，在本實施方式1中，當使用交叉耦合型的讀出放大器進行讀出時，讀出位線29成為浮置(floating)狀態，因此通過將第1層的布線層應用于位線，能夠防止來自第3層以上的布線的噪聲的混入。
另外，在本實施方式1中，說明了將位線用于第1層布線的情況，但通過將讀出字線用于第1層布線并配置在讀出晶體管Qr附近，能夠在讀出時因與作為電荷蓄積節點(存儲節點)的讀出晶體管Qr的柵極的電容耦合而使電荷蓄積節點的電位上升。另外，還可以補償在課題中提到的隨著寫入晶體管Qw的柵極1的電位的下降由寄生電容Cp的電容耦合使電荷蓄積節點的電位也顯著下降的弊端。
另外，在本發明的實施方式1中，源極線與寫入字線及讀出字線平行地配置，但也可以與寫入位線及讀出位線平行。當如本實施方式中所示與寫入字線及讀出字線平行地配置時，通過只選擇與選擇字線對應的源極線，能夠將從與非選擇字線連接的存儲單元的讀出位線流向源極線的電流切斷。另一方面，當與本實施方式相反地與寫入位線及讀出位線平行地配置時，流過1條讀出位線的電流流過1條源極線，因此能夠減小選擇源極線的MIS晶體管的溝道寬度。對這些情況可以在考慮其它設計因素后采用最佳的組合。
以上所說明的情況對其它的實施方式也同樣應用。
以下，參照圖2說明本實施方式1的存儲器的動作。首先，說明寫入動作。在根據想要寫入的信息將寫入位線28的電位設定為High(例如1V左右)或Low(例如0V左右)后，使寫入字線32的電壓從保持電位(例如-0.5V左右)提升到寫入電位(例如2V左右)。由此，使寫入晶體管導通，并將在寫入位線28上設定的電位寫入電荷蓄積節點(存儲節點)。之后，通過使寫入字線32的電壓重新返回到保持電位來結束寫入。在寫入過程中，最好將源極線31的電位固定。此處，例如可以設為0V左右。另外，通過設與選擇晶體管的柵極電連接的讀出字線33為低電位(例如0V左右)而截止，在寫入動作時不易受讀出位線29的電位變化的影響。
接著，說明讀出動作。讀出動作在將寫入字線32的電壓保持為保持電位(例如-0.5V左右)的狀態下進行。首先，使讀出位線29為預定的預充電電壓(例如1V左右)，并將源極線31的電位固定在預定的電位(例如0V左右)。當通過設與選擇晶體管的柵極電連接著的讀出字線33為高電位(例如1V左右)而使選擇晶體管導通時，在讀出位線29和源極線31之間流過電流，讀出位線29的電位發生變化。而且，讀出晶體管的電導因讀出晶體管內蓄存的信息而異，因此讀出位線29的電位的變化速度不同。可以通過在預定的時刻使與讀出位線29連接的讀出放大器起動，將與基準電位的大小差別放大進行讀出。在此處所說明的電位關系中，如在寫入時進行High寫入，則讀出位線29的電位下降得快，因此作為Low被放大。以Low寫入的信息在讀出時被放大到High的電位。因此，寫入時的High、Low的關系與讀出時相反因而必須注意。此外，該動作基本上是非破壞性讀出，因而與1個晶體管1個電容器型的DRAM不同。但是，也可以是進行容許讀出干擾的元件設計、電壓設定，在讀出后進行重寫的動作。
接著，說明刷新動作。刷新動作例如可以按128ms左右的間隔進行。首先，進行由所選擇的讀出字線33驅動的存儲單元的讀出。之后，將該行的放大信息的反相信息輸入到寫入位線28，如隨后用與原來的行對應的寫入字線32進行寫入動作，則進行刷新。通過這樣按順序選擇并反復進行該動作，能夠進行所有存儲單元陣列的刷新動作。
(實施方式2)以與上述實施方式1的不同點為中心，參照圖24～圖28說明本實施方式2的半導體器件。圖24是示意地表示本實施方式2的存儲單元的俯視圖，示出了寫入晶體管Qw、讀出晶體管Qr和選擇晶體管Qs。圖25是圖24的A-A線的剖視圖。圖26～圖28是示意地表示與圖24對應的區域的制造工序中的存儲單元的俯視圖。
首先，說明本實施方式2的單位存儲單元的寫入晶體管Qw的結構。上述實施方式1中示出的圖4的寫入晶體管Qw的結構，是將本發明人所研究的圖71的寫入晶體管Qw的結構中的柵極在源極2的上表面的重疊部8除去的結構，但在本實施方式2中是沒有相對部9的結構。即，是如圖24和圖25所示在襯底7的絕緣層6上所形成的源極2和漏極3之間埋入例如由氧化硅構成的絕緣膜34并在上述源極2、漏極3和絕緣膜34上形成有溝道4、柵極絕緣膜5和柵極1的結構。
當像本發明人所研究的圖71的寫入晶體管Qw的結構那樣存在重疊部8時，隨著對準偏移的產生，寄生電容Cp(參照圖70)也產生偏差。關于這一點，可以認為，隨著光刻技術的進步，對準余量相應地減小。但是，當存在相對部9時，為減小該相對部9的寄生電容Cp，考慮降低柵極的高度，但柵極高度為便于作為外延區域用的雜質注入的掩模又不能過于急劇地降低。結果，隨著光刻技術的進步，相對部9的寄生電容分量將相對地增大。
因此，如本實施方式2中所示，通過采用將圖71的相對部9去掉的結構，能夠進行寄生電容Cp的影響小的穩定的讀出動作。而且，本實施方式2中示出的結構具有越是微細化越有效的特征。
這樣，在本實施方式2中，寫入晶體管Qw包括源極2和漏極3，形成在絕緣層6上；溝道4，由半導體構成，在源極2和漏極3上形成，并將源極2和漏極3電連接；柵極1，在源極2和漏極3的上部形成，與溝道4隔著柵極絕緣膜5電絕緣，并控制溝道4的電位。在該柵極1的底部整個面上形成有溝道4。
另外，如圖24所示，在與電流從源極2通過溝道4流向漏極3的方向交叉的方向上，柵極1的底部的源極2的尺寸與漏極3的尺寸不同。即，為了獲得大的導通電流，柵極1的底部的漏極3的尺寸，比柵極1的底部的源極2的尺寸長。
接下來，說明與上述實施方式中示出的制造方法的不同點。作為元件隔離區域的絕緣層6的形成、柵極絕緣膜5的形成、直到例如由多晶硅構成的導體膜25的淀積，制造方法都與實施方式1相同。此外，不形成由氮化硅膜構成的覆層(cap)。
接著，如圖26所示，將抗蝕劑作為掩模對導體膜25進行蝕刻，制作出按孔圖案將導體膜25除去的結構，然后淀積絕緣膜34，進行CMP，填埋孔圖案。此處孔圖案不是像上述實施方式1那樣的矩形，而是圖26中示出的具有凹凸的形狀。
接著，在淀積厚3nm左右的由非晶硅構成的作為溝道4的半導體膜之后，對表面進行氧化，進而形成了厚10nm左右的氧化硅膜(在后面成為柵極絕緣膜5)。在其上淀積厚80nm左右的摻雜了P(磷)的多晶硅，對表面進行氧化而形成氧化硅膜。在該工序中使作為溝道4的半導體膜的非晶硅薄膜結晶。
接著，將抗蝕劑作為掩模對氧化硅膜和多晶硅膜、以及下面的氧化硅膜(在后面成為柵極絕緣膜5)進行蝕刻，形成由多晶硅構成的寫入晶體管的柵極1(參照圖27)。
接著，將讀出晶體管Qr的柵極加工用的抗蝕劑圖案26(參照圖28)作為掩模對多晶硅進行蝕刻，形成寫入晶體管Qw的源極2(也是電荷蓄積節點)、漏極3。這時，選擇晶體管Qs的柵極11也同時形成。其后的工序可以與上述實施方式1中示出的制造工序相同。
通過對由絕緣膜34填埋的孔圖案的形狀進行設計，來減小柵極1和電荷蓄積節點(源極2)的重疊面積，實現更穩定的讀出特性。此外，在漏極3側重疊面積不必特別地小。而且，為了獲得較大的導通電流，將漏極側的線寬加粗，并對源極、漏極采用不對稱的寬度(參照圖24)。
(實施方式3)以與上述實施方式1的不同點為中心，參照圖29～圖35說明本實施方式3的半導體器件。圖29是示意地表示本實施方式3的存儲單元的俯視圖，示出了寫入晶體管Qw、讀出晶體管Qr和選擇晶體管Qs。圖30是圖29的A-A線的剖視圖。圖31是示意地表示與圖29對應的區域的制造工序中的存儲單元的俯視圖。圖32～圖35是示意地表示與圖29的A-A線對應的部分的制造工序中的存儲單元的剖視圖。此外，在圖29和圖30中，為便于說明元件結構，省略了接點和布線等。而且，在圖29中，為便于看圖，將圖30中示出的絕緣膜36省略。
首先，說明本實施方式3的單位存儲單元的寫入晶體管Qw的結構。如圖30所示，在本實施方式3中，與本發明人所研究的圖71的寫入晶體管Qw的結構不同，在柵極1與源極2、漏極3重疊的部分和相對的部分(圖71的重疊部8和相對部9)，分別形成有比柵極絕緣膜5厚的例如由氧化硅構成的絕緣膜36和絕緣膜35。而且，由于絕緣膜35較厚，重疊部分的寬度減少絕緣膜35的厚度的大小。
通過形成這種寫入晶體管Qw的結構，本實施方式3中示出的存儲器，能夠進行寄生電容Cp(參照圖70)的影響小的穩定的讀出動作。
這樣，在本實施方式3中，寫入晶體管Qw包括源極2和漏極3，形成在絕緣層6上；溝道4，由半導體構成，形成在絕緣層6上、并形成在源極2和漏極3之間；柵極1，形成在絕緣層6的上部、并形成在源極2和漏極3之間，與溝道4隔著柵極絕緣膜5電絕緣，并控制溝道4的電位。另外，還包括在源極2和漏極3各自的側面形成并使柵極1與源極2和漏極3絕緣隔離的絕緣膜35，柵極1與源極2和漏極3之間的絕緣膜35的厚度，比柵極1與溝道4之間的柵極絕緣膜5的厚度厚。
接下來，說明與上述實施方式1中示出的制造工序的不同點。絕緣層6的形成、柵極絕緣膜5的形成、直到例如由多晶硅構成的導體膜25的淀積，與上述實施例1相同。之后，在導體膜25上，依次淀積例如由氧化硅構成的絕緣膜36、例如由氮化硅構成的絕緣膜37。
接著，如圖32所示，將抗蝕劑構成的孔圖案作為掩模進行蝕刻，將溝道和柵極區域的例如由多晶硅構成的導體膜25除去，清洗后，淀積厚2.5nm左右的由非晶硅構成的溝道4、例如厚15nm左右的由氧化硅構成的柵極絕緣膜5、例如由氮化硅構成的絕緣膜38。然后，通過進行退火使溝道4的非晶硅結晶，變成多晶硅。
接著，如圖33所示，進行CMP或回蝕直到使絕緣膜37的表面露出為止，然后，對由氧化硅膜構成的柵極絕緣膜5的一部分進行蝕刻使其從孔底起例如留有20nm左右。此時，由多晶硅構成的溝道4在孔的上部側面露出。
接著，如圖34所示，對在孔的側面露出的由多晶硅構成的溝道4進行氧化，形成絕緣膜35。此外，對絕緣膜36的側面的溝道4也進行氧化，使其包含在絕緣膜36內。
接著，如圖35所示，將絕緣膜37除去，并淀積了作為柵極1的多晶硅膜，然后，將抗蝕劑作為掩模進行蝕刻，將寫入晶體管的柵極1以外的多晶硅膜除去。
接著，應用如圖31所示的抗蝕劑圖案26，將不需要的絕緣膜36和導體膜25除去，形成寫入晶體管Qw的源極2和漏極3。這時，與上述實施方式1的不同之處在于對寫入晶體管Qw部分的柵極1、柵極絕緣膜5和作為溝道4的半導體膜都將同一個抗蝕劑圖案作為掩模進行加工。另外，還可以將抗蝕劑作為掩模對多晶硅進行蝕刻，形成邏輯晶體管、高耐壓晶體管的柵極圖案。其后與上述實施方式1相同。
(實施方式4)以與上述實施方式1的不同點為中心，參照圖36～圖41說明本實施方式4的半導體器件。圖36是示意地表示本實施方式4的存儲單元的俯視圖，示出了寫入晶體管Qw、讀出晶體管Qr和選擇晶體管Qs。圖37是圖36的A-A線的剖視圖。圖38是示意地表示與圖36對應的區域的制造工序中的存儲單元的俯視圖。圖39～圖41是示意地表示與圖36的A-A線對應的部分的制造工序中的存儲單元的剖視圖。此外，在圖36和圖37中，為便于說明元件結構，省略了接點和布線等。而且，在圖36中，為便于看圖，省略了圖37中示出的絕緣膜39。
首先，說明本實施方式4的單位存儲單元的寫入晶體管Qw的結構。如圖37所示，在本實施方式4中，與本發明人所研究的圖71的寫入晶體管Qw的結構不同，將源極2、漏極3和柵極1的相對部分與溝道4的連接部分留下一些后除去。
通過形成這樣的寫入晶體管Qw的結構，本實施方式4中示出的存儲器，可以進行寄生電容Cp(參照圖70)的影響小的穩定的讀出動作。
以下，說明與上述實施方式1中示出的制造工序的不同點。絕緣層6的形成、柵極絕緣膜5的形成、直到例如由多晶硅構成的導體膜25的淀積，與上述實施例1相同。之后，在導體膜25上淀積例如由氧化硅構成的絕緣膜39。
接著，如圖39所示，將抗蝕劑構成的孔圖案作為掩模進行蝕刻，將溝道和柵極區域的絕緣膜39和導體膜25除去，清洗后，淀積厚2.5nm左右的由非晶硅構成的溝道4、厚15nm左右的由氧化硅構成的柵極絕緣膜5。此處，通過進行退火使非晶硅結晶，成為多晶硅。然后，在柵極絕緣膜5上淀積作為柵極的例如由多晶硅構成的導體膜24。
接著，如圖40所示，進行CMP或回蝕直到使絕緣膜39的表面露出為止。
接著，如圖41所示，將抗蝕劑作為掩模進行蝕刻，將作為寫入晶體管的柵極的導體膜24周圍的絕緣膜39除去。然后，將殘留的絕緣膜39作為掩模對導體膜24進行蝕刻，以使其與導體膜25的上表面(或絕緣膜39的下表面)呈相同的高度(參照圖37)。
接著，應用圖38所示那樣的抗蝕劑圖案26，將不需要的絕緣膜39和導體膜25除去，形成寫入晶體管Qw的源極2和漏極3。這時，與上述實施方式1的不同之處在于對寫入晶體管Qw部分的柵極1、柵極絕緣膜5和作為溝道4的半導體膜都將同一個抗蝕劑圖案作為掩模進行加工。另外，還可以將抗蝕劑作為掩模對由多晶硅構成的導體膜25進行蝕刻，形成邏輯晶體管、高耐壓晶體管的柵極圖案。其后與上述實施方式1相同。
(實施方式5)以與上述實施方式1的不同點為中心，參照圖42～圖46說明本實施方式5的半導體器件。圖42是示意地表示本實施方式5的存儲單元的俯視圖，示出了寫入晶體管Qw、讀出晶體管Qr和選擇晶體管Qs。圖43是圖42的A-A線的剖視圖。圖44是示意地表示與圖42對應的區域的制造工序中的存儲單元的俯視圖。圖45～圖46是示意地表示與圖42的A-A線對應的部分的制造工序中的存儲單元的剖視圖。此外，在圖42和圖43中，為便于說明元件結構，省略了接點和布線等。而且，在圖42中，為便于看圖，省略圖43中示出的絕緣膜39。
首先，說明本實施方式5的單位存儲單元的寫入晶體管Qw的結構。如圖43所示，在寫入晶體管Qw中，在源極2和漏極3的側面形成有例如由氧化硅膜等絕緣體構成的側壁40，在該側壁40上形成有溝道4。溝道4在作為源極2、漏極3的例如由多晶硅構成的導體膜25的上表面連接著。因此，柵極1的側壁部也成為溝道，因而具有柵極1與源極2之間的電容小的優點。而且，由于柵極1的側壁部也成為溝道，與只在柵極1底部形成溝道的結構(參照圖71)相比，溝道的長度變長，因而還具有即使是微細化也很難引起短溝道效應的優點。
這樣，在本實施方式5中，寫入晶體管Qw包括源極2和漏極3，形成在絕緣層6上；溝道4，由半導體構成，形成在絕緣層6的上部，并將源極2和漏極3電連接；柵極1，形成在絕緣層6的上部，與溝道4隔著柵極絕緣膜5電絕緣，并控制溝道4的電位。進一步，在源極2和漏極3之間、并在源極2和漏極3各自的側面形成有由絕緣體構成的側壁40，溝道4從源極2的上面一直覆蓋到源極2的側壁40、絕緣層6、漏極3的側壁40、漏極3的上表面而形成。
通過形成這樣的寫入晶體管Qw的結構，本實施方式5中示出的存儲器，可以進行寄生電容Cp(參照圖70)的影響小的穩定的讀出動作。
以下，說明與上述實施方式1中示出的制造工序的不同點。絕緣層6的形成、柵極絕緣膜5的形成、直到例如由多晶硅構成的導體膜25的淀積，與上述實施例1相同。之后，在導體膜25上淀積例如由氮化硅構成的絕緣膜41。
接著，如圖45所示，將抗蝕劑構成的孔圖案作為掩模進行蝕刻，將溝道和柵極區域的導體膜25除去，然后，淀積例如由氧化硅構成的絕緣層，通過回蝕在導體膜25的側面形成側壁40。
接著，如圖46所示，將絕緣膜41除去，并依次淀積厚2.5nm左右的由非晶硅構成的溝道4、例如厚15nm左右的由氧化硅構成的柵極絕緣膜5。此處，通過進行退火使非晶硅結晶，成為多晶硅。然后，在淀積了作為柵極1的多晶硅后，將抗蝕劑作為掩模進行蝕刻，除去寫入晶體管部分以外的多晶硅膜，形成柵極1。
接著，應用圖44所示那樣的抗蝕劑圖案26，將不需要的柵極絕緣膜5和溝道4除去，形成寫入晶體管Qw的源極2和漏極3(參照圖43)。這時，與上述實施方式1的不之處在于對寫入晶體管Qw部分的柵極1、柵極絕緣膜5和作為溝道4的半導體膜都將同一個抗蝕劑圖案作為掩模進行加工。另外，還可以將抗蝕劑作為掩模對由多晶硅構成的導體膜25進行蝕刻，形成邏輯晶體管、高耐壓晶體管的柵極圖案。其后與上述實施方式1相同。
(實施方式6)以與上述實施方式1的不同點為中心，參照圖47～圖53說明本實施方式6的半導體器件。圖47是示意地表示本實施方式6的存儲單元的俯視圖，示出了寫入晶體管Qw、讀出晶體管Qr和選擇晶體管Qs。圖48是圖47的A-A線的剖視圖。圖49～圖50是示意地表示與圖47對應的區域的制造工序中的存儲單元的俯視圖。圖51～圖53是示意地表示與圖47的A-A線對應的部分的制造工序中的存儲單元的剖視圖。此外，在圖47和圖48中，為便于說明元件結構，省略了接點和布線等。而且，在圖47中，為便于看圖，省略圖48中示出的柵極絕緣膜5和溝道4。
首先，說明本實施方式6的單位存儲單元的寫入晶體管Qw的結構。與上述實施方式1中示出的結構不同，其特征在于，如圖48所示，在溝道4的下方存在著活性區域45，而且，柵極1，利用由設在襯底7的表面上的高濃度n型雜質的擴散層形成的柵極42構成。在本結構中，由于柵極42位于靠溝道4的下方，可以減小本發明人所研究的圖71的結構中的相對部9引起的寄生電容Cp(參照圖70)。進一步，由于可以相對于源極2、漏極3自對準地進行形成柵極42的雜質注入，也減小了源極2、漏極3的下面與柵極42的相對面積，因而能實現極小的寄生電容Cp。
這樣，在本實施方式6中，寫入晶體管Qw包括源極2和漏極3，形成在柵極絕緣膜5上；柵極42，形成在柵極絕緣膜5下方，并控制溝道4的電位；溝道4，由半導體構成，形成在柵極42的上部，將源極2和漏極3電連接，并與柵極42隔著柵極絕緣膜5電絕緣。另外，該柵極42，由相對于源極2和漏極3通過自對準工藝引入了雜質的半導體(擴散層)構成。另外，在溝道4上，形成了保護溝道4的、由絕緣體構成的保護膜43。
通過形成這樣的寫入晶體管Qw的結構，本實施方式6中示出的存儲器，可以進行寄生電容Cp的影響小的穩定的讀出動作。
接下來，說明與上述實施方式1中示出的制造工序的不同點。直到絕緣層6的形成為止與上述實施方式1相同。但是，在本實施方式6中，在作為寫入晶體管Qw形成區域基底的襯底7，形成有著活性區域45。
接著，依次淀積例如由氧化硅構成的柵極絕緣膜5、由多晶硅構成的導體膜25。
接著，如圖49所示，將抗蝕劑作為掩模對導體膜25進行蝕刻，制作在孔圖案46上除去了導體膜25的結構。這時，為控制在后面形成的溝道4(參照圖48)總體的電位，活性區域45形成為將孔圖案46圍起來的形狀。
接著，如圖51所示，淀積例如由氮化硅構成的保護膜47，通過進行蝕刻僅在孔圖案46的側面留下保護膜47。然后，將抗蝕劑作為掩模注入As(砷)，相對于孔圖案自對準地形成由作為高濃度n型區域的擴散層構成的柵極42。
接著，如圖52所示，由于孔底的柵極絕緣膜5因該注入而受到損傷，所以用HF(氫氟酸)暫時將孔底的柵極絕緣膜5除去。
接著，如圖53所示，重新進行氧化，在孔底形成柵極絕緣膜5。此處，孔的側面由保護膜47加以保護，不會氧化。在該時刻，由于是孔圖案的正下方被暫時削除后進行氧化，因此一邊少許消耗襯底7一邊形成氧化硅膜(柵極絕緣膜5)，但在圖中為簡單起見按相同的高度繪出。進一步，通過進行熱磷酸處理將例如由氮化硅構成的保護膜47除去，淀積例如2.5nm左右的由非晶硅構成的半導體膜(溝道4)。
接著，如圖48所示，在通過氧化在溝道4的表面上形成由氧化硅構成的絕緣膜44后，淀積例如由氮化硅構成的保護膜43，并進行蝕刻以將孔填埋。然后，利用圖50所示那樣的抗蝕劑圖案26，將不需要的絕緣膜44、溝道4和導體膜25除去，形成寫入晶體管Qw的源極2和漏極3。這時，可以將抗蝕劑作為掩模對由多晶硅構成的導體膜25進行蝕刻，形成邏輯晶體管、高耐壓晶體管的柵極圖案。其后與上述實施方式1相同。
圖54是示意地表示實施方式6的變形例的寫入晶體管Qw的俯視圖。與圖48的結構的不同點在于，對襯底7采用具有埋入了例如由氧化硅構成的絕緣層49的所謂SOI(Silicon on Insulator)結構的襯底。在SOI結構的絕緣層49上形成有柵極48。而且，設在靠溝道4的下方的柵極48，不是由在例如MIS晶體管的p型區域中自對準地設置的n型區域構成的，而是由制成了高濃度n型的活性區域構成的。本結構由于是具有SOI結構的襯底因而活性區域與周圍絕緣，作為柵極1可以自由地改變電位。另外，由于與周圍的靜電電容也很小，能夠在短時間內進行柵極48的充放電。
(實施方式7)以與上述實施方式1的不同點為中心，參照圖55說明本實施方式7的半導體器件。圖55是示意地表示本實施方式7的存儲單元的主要部分的剖視圖，與上述實施方式6的圖48相同，但將例如由氮化硅構成的溝道保護用的保護膜43置換為例如由高濃度的n型多晶硅導體膜構成的柵極50。
本實施方式7中示出的存儲單元的寫入晶體管Qw，具有由擴散層構成的第1柵極42和例如由金屬等導體膜構成的第2柵極50。如圖55所示，在形成在襯底7上的柵極絕緣膜5上方，形成有源極2和漏極3。在柵極絕緣膜5下方形成有控制溝道4的電位的由擴散層構成的柵極42。在柵極42的上部，形成有將源極2和漏極3電連接并與柵極42隔著柵極絕緣膜5電絕緣的由半導體構成的溝道4。另外，形成有與柵極42夾著溝道4的由導體膜構成的柵極50。此外，柵極42，由相對于源極2和漏極3通過自對準工藝引入了雜質的半導體構成，通過控制柵極42的雜質濃度設定閾值電壓。
如果將這些柵極42、50控制在等電位，預計可以提高寫入晶體管Qw的電流的通斷比。當導通電流提高時，即使施加長度相等的寫入脈沖在寫入時也能達到更為接近寫入位線的電位，因而可以進行穩定的讀出動作。
另外，在本實施方式7中，如果在外圍電路部形成以相同的電壓驅動由擴散層構成的柵極42和由導體膜構成的柵極50的電路，預計可以提高寫入晶體管Qw的電流的通斷比。此外，在外圍電路部中，也可以形成以不同的電壓和不同的時序進行驅動的電路。
在本實施方式7中，說明了將柵極42的擴散層和柵極50的導體膜兩者作為柵極的情況，但也可以只將導體膜(柵極50)用作柵極，調整擴散層(柵極42)的雜質濃度用于閾值控制。
另外，在本實施方式7中，說明了將擴散層(柵極42)和導體膜(柵極50)兩者作為柵極的情況，但也可以只將導體膜(柵極50)用作柵極、將擴散層(柵極42)的電位用作襯底偏置電極，根據動作模式改變擴散層(柵極42)的電位，從而改變閾值。例如，在寫入動作中，可以通過施加比保持狀態高的電位確保更多的導通電流。
另外，也可以轉換擴散層(柵極42)和導體膜(柵極50)的作用。而且，也可以如上述實施方式6的圖54所示，對襯底7應用SOI結構。即，可以采用將上述實施方式6中的溝道保護用的保護膜43置換為例如由高濃度的n型多晶硅構成的導體膜50的結構。
(實施方式8)以與上述實施方式1的不同點為中心，參照圖56～圖61說明本實施方式8的半導體器件。
圖56是示意地表示本實施方式8的存儲單元的寫入晶體管的剖視圖。如圖56所示，寫入晶體管的源極52、漏極53由例如用p型單晶硅形成的襯底57構成。此外，寫入晶體管的源極52、漏極53的至少一方，也可以由襯底57構成。
作為溝道54的半導體膜不通過接點或金屬布線而與襯底57直接連接。而且，由半導體膜構成的溝道54在隔離元件的絕緣膜56上形成。另外，柵極51隔著柵極絕緣膜55在溝道54上形成并控制溝道電位。襯底57采用了具有包括埋入絕緣膜58的所謂SOI結構的襯底。
源極52的阱59，為n型阱并與源極52電連接。另外，漏極53，在n型阱60中形成，并與阱60電連接。
由于采用具有SOI結構的襯底57，可以使源極52所在的阱59與周圍絕緣，因而即使與電荷蓄積節點連接的源極52和阱59之間存在漏電，也能確保良好的數據保持特性。在本實施方式8中使阱59為與源極52相同的n型，因此，雖然源極52和阱59之間是電連接，但因采用了具有SOI結構的襯底而仍能確保足夠的保持特性。而且，通過采用具有SOI結構的襯底可以減小寫入位線的靜電電容，能縮短寫入動作時的預充電時間。此外，也可以采用硅襯底并在p型阱內形成源極52和漏極53。在這種情況下，通過在襯底表面的高濃度n型源極的周圍設置濃度較低的n型區域，可以加寬與p型阱之間的pn結，因此可以將漏電流抑制得很小。
在本實施方式8中，襯底57由單晶硅構成，溝道54，如后文所述為單晶硅或與單晶硅的結晶性接近的硅。因此，可以實現高的遷移率，因而可以增大寫入電流。而且，當在相同的電壓、時間條件下進行寫入動作時，與較小的寫入電流的情況相比，對存儲節點的寫入可以達到高的電壓電平。即使存在著相同的柵極51、源極52間的寄生電容時也可以進行穩定的讀出。從另一觀點也可以說，當使寫入電荷蓄積節點的電壓、時間相同時，能以更低的柵極電壓進行寫入，寫入結束時的柵極電壓的下降幅度小，因此具有寄生電容Cp(參照圖70)的影響小的特征。
在本實施方式8中，與上述實施方式1中的用與邏輯晶體管的柵極同時淀積的膜形成源極2、漏極3的情況不同，對源極52、漏極53使用了襯底表面，因此柵極51的側面與源極52、漏極53的側面并不相對，因而減小了寄生電容Cp。通過形成這樣的寫入晶體管Qw的結構，本實施方式8中示出的存儲器，可以進行寄生電容Cp的影響小的穩定的讀出動作。
這樣，在本實施方式8中，寫入晶體管Qw包括源極52和漏極53，形成在絕緣層58上；溝道54，由半導體構成，形成在源極52和漏極53上，并將源極52和漏極53電連接；柵極51，形成在源極52和漏極53的上部，與溝道54隔著柵極絕緣膜55電絕緣，并控制溝道54的電位。在該柵極51的底部整個面上形成溝道54。另外，襯底57，由單晶硅構成，溝道54，由單晶硅或與單晶硅的結晶性接近的硅構成。而且，源極52和漏極53，分別在形成于絕緣膜58上的阱59和阱60的表面上形成。另外，溝道54，與源極52或漏極53不通過金屬布線而直接連接。此外，源極52或漏極53的至少任何一方也可以由單晶硅形成。
圖57是示意地表示本實施方式8的存儲單元的讀出晶體管Qr的外圍的剖視圖，是表示寫入晶體管Qw和讀出晶體管Qr的連接關系的說明圖。此外，還示出在圖56中省略了的側壁結構。
寫入晶體管Qw的源極52由接點63連接在讀出晶體管的柵極61上。通過只用接點63進行連接，能以比通過金屬布線層連接的面積小的面積構成存儲單元。讀出晶體管Qr的柵極絕緣膜62的厚度與寫入晶體管Qw不同，為7nm左右的厚度，采用了與高耐壓晶體管相同的厚度。如以上的實施方式1中所述，也可以使該膜厚較薄。
接下來，說明本實施方式8的寫入晶體管Qw的制造方法。此處，除采用具有SOI結構的襯底以外，可以按照與上述實施方式1相同的工序進行到例如邏輯晶體管的柵極氧化之前。其后，對襯底57進行4nm左右的氧化，并將抗蝕劑作為掩模進行蝕刻，將寫入晶體管Qw形成部分的柵極絕緣膜55除去，使襯底57的表面露出。此外，在具有SOI結構的襯底的情況下，不需要3重阱結構。
接著，淀積例如4nm左右的由非晶硅半導體膜構成的溝道54并進行退火。這時，以由單晶硅構成的襯底57為核進行結晶，模擬地取得與單晶體接近的結晶性。
圖58是表示結晶溫度與硅膜厚度的關系的說明圖，示出對改變膜厚淀積的非晶膜進行了30分鐘的退火時的結晶溫度，這是本發明人獨自進行的研究結果。如圖58所示，對于膜厚10nm左右的非晶硅，結晶所需的溫度上升，特別是在5nm以下時急劇升高。可以認為這是晶核的生成不那么快的緣故。因此，在這種膜的結晶中，與膜厚約10nm以上的非晶型膜的結晶不同，結晶很難從內部進行，從與單晶體接近的部分進行的結晶是主要的結晶過程。結果，可以模擬地取得與單晶體接近的結晶性。
因此，對于膜厚較厚的非晶硅，也同樣以單晶硅為核進行結晶，但同時還以在膜內部生成的核為中心進行結晶，結果成為多晶體。因此，在本實施方式8中，使作為溝道54的半導體膜的膜厚較薄(4nm左右)。
對該結晶后的薄膜表面進行2nm左右的氧化(形成4nm左右的氧化硅膜)。由于對這種結晶性好的膜進行氧化，氧化的控制性好，此外，與用CVD法形成的氧化硅膜相比，具有半導體膜和絕緣膜之間的界面的阱少的特征。
接著，淀積例如10nm左右的作為柵極絕緣膜55的氧化硅膜。然后，將抗蝕劑作為掩模除去寫入晶體管以外的部分的氧化硅膜。之后，當進行弱氧化時，留下由氧化硅膜覆蓋著的寫入晶體管Qw部分，對極薄的硅薄膜進行氧化。這時，在寫入晶體管Qw部分以外的活性區域形成了7nm左右的氧化硅膜，將其作為高耐壓晶體管的柵極絕緣膜。
接著，通過將邏輯晶體管部分開口了的抗蝕劑圖案作為掩模進行氫氟酸處理，將開口部的柵極絕緣膜除去。此外，存儲單元部分使用沒有開口的抗蝕劑圖案。
接著，將抗蝕劑除去后，進行厚2nm左右的柵極氧化。然后，淀積厚150nm左右的柵極用的非摻雜多晶硅膜。其后可以與通常的晶體管形成工藝相同。此外，與上述實施方式1的不同之處在于寫入晶體管Qw的柵極51也用與邏輯晶體管的柵極相同的多晶硅形成。
圖59是示意地表示實施方式8的變形例的寫入晶體管Qw的剖視圖。與圖56的結構的不同點僅在于，使具有SOI結構的襯底的埋入絕緣膜58薄到15nm左右，并在源極52所在的n型阱59下面的絕緣膜58的下邊形成有高濃度的n型半導體層64。
在本結構中由于n型阱59下面的靜電電容，電荷蓄積節點的電容增大，寫入晶體管Qw的柵極51和源極52的寄生電容Cp(參照圖70)的影響減小，因而具有可以改進讀出特性的優點。
另外，通過對n型半導體層64施加正電位可以提高電荷蓄積節點的電位，由此能抵消因寫入晶體管Qw的柵極電位的降低而下降的效應。該動作只要能起到可以對電荷蓄積節點施加電壓的電極的作用即可，所以與雜質的極性無關。此外，當寫入晶體管Qw、讀出晶體管Qr都是n溝道的時，如上所述對n型半導體層64施加正電壓是有效的，但當寫入晶體管Qw、讀出晶體管Qr都是p溝道的時，在包含作為寫入晶體管Qw的源極52的p型區域的p型阱下邊設置電極(例如高濃度p型區域)、并施加負電壓是有效的。
另外，當寫入晶體管Qw為n溝道、讀出晶體管Qr為p溝道時，與以上在課題中所述相反，將產生無論是0狀態還是1狀態都成為低電阻狀態因而電阻率很小的課題。對此，在包含作為寫入晶體管Qw的源極52的n型區域的n型阱59下邊設置電極(在本實施方式8中為高濃度n型半導體層64)、并施加正電壓是有效的。當寫入晶體管Qw為p溝道、讀出晶體管Qr為n溝道時，在包含作為寫入晶體管Qw的源極52的p型區域的p型阱59下邊設置電極(例如高濃度p型半導體層64)、并施加負電壓是有效的。
圖60是示意地表示實施方式8的變形例的寫入晶體管Qw的剖視圖。圖60的結構，是通過進行除退火條件以外都與圖56的結構相同的制造方法得到的結構，是在溝道54的源極52側與漏極53側的中央附近具有晶界65的結構。其原因基本上可以認為是，當從源極52側和漏極53側分別進行單晶化時，雖然從兩側進行的結晶以相同的單晶體為晶種進行結晶因而結晶方位應相同，但在從兩側進行的結晶方位上產生了微小的偏差。
該中央的晶界65，在各元件中產生，不會像例如多晶硅那樣，隨機地產生晶界而成為引起特性偏差的原因。而且，由于在溝道的中央存在著高的勢壘，從而能夠實現小的截止漏電流。
這樣，在寫入晶體管Qw的溝道54內，在源極52和漏極53之間具有1個結晶界面。
圖61是示意地表示實施方式8的變形例的寫入晶體管Qw的剖視圖。圖60的結構，是通過退火使溝道54的非晶硅結晶后用CVD法形成了柵極絕緣膜55的結構，圖61的結構，是在溝道54的非晶硅結晶后進行氧化形成柵極絕緣膜55并在溝道的中央附近存在著絕緣膜壁壘66的結構。這樣，在寫入晶體管Qw的溝道54內，在源極52和漏極53之間具有作為間隙的絕緣膜壁壘66。
這是由于圖60的晶界65部分的氧化進行得快的緣故。結果，漏電流比圖60的結構更小，得到了半非易失性的存儲特性。另一方面，沒有晶界的圖56的結構能確保較大的導通電流，因此具有存儲器的寫入為高速的特征。
(實施方式9)以與上述實施方式1的不同點為中心，參照圖62～圖65說明本實施方式9的半導體器件。
圖62是示意地表示本發明的實施方式9的存儲單元的俯視圖，示出了寫入晶體管Qw、讀出晶體管Qr和選擇晶體管Qs。圖63是圖62的A-A線的剖視圖。
在本實施方式9中，與上述實施方式1的不同點在于，在作為電荷蓄積節點的讀出晶體管Qr的柵極上形成有與寫入晶體管Qw的柵極1同層的多晶硅的電極67。將該電極67通過接點27、第1層布線68、通孔30與源極線31連接，由此能夠增加電荷蓄積節點的電荷蓄積電容Cs(參照圖70)。這樣，通過增大電荷蓄積電容Cs，能夠相對地抑制寄生電容Cp的影響、即隨著寫入晶體管Qw的柵極的電位的下降由寄生電容Cp的電容耦合使電荷蓄積節點的電位也顯著下降的現象。通過形成這樣的結構，本實施方式9中示出的存儲器，能夠進行寄生電容Cp的影響小的穩定的讀出動作。另外，還具有能實現長的保持時間的優點。
這樣，在本實施方式9中，進行蓄積電荷的存取的寫入晶體管Qw的漏極3與寫入位線28電連接，不與寫入位線28電連接的源極2與讀出晶體管Qr的柵極電連接，在讀出晶體管Qr的柵極2G附近形成有電極67。另外，電極67與源極線31電連接。而且，電極67與柵極1同層形成。
另外，在本實施方式9中，單位存儲單元，還具有選擇晶體管Qs，選擇晶體管Qs與讀出晶體管Qr串聯連接，選擇晶體管Qs的柵極，與選擇存儲單元用的字線電連接。
圖64是示意地表示實施方式9的變形例的存儲單元的俯視圖，示出了寫入晶體管Qw、讀出晶體管Qr和選擇晶體管Qs。圖65是圖64的A-A線的剖視圖。
如圖64和圖65所示，在作為電荷蓄積節點的讀出晶體管Qr的柵極2G上形成的電極67與讀出字線33連接。圖64和圖65的結構，除圖62和圖63所示的結構的優點以外，還具有以下優點，即、在讀出時如提升讀出字線33的電位則通過作為電荷蓄積節點的柵極2G與其上的電極67之間的電容耦合能夠提升電荷蓄積節點的電位，在寫入結束時能夠補償因寫入字線32的電位的下降而引起的電荷蓄積節點的電位的降低。
本實施方式9的寫入晶體管Qw，具有與上述實施方式5的寫入晶體管Qw相同的結構，但無論是上述實施方式2的圖25的結構、還是圖71的結構都可以。另外，多晶硅的電極67可以與寫入晶體管Qw的柵極1同時形成，制造工序與上述實施方式2、5或本發明人所研究的結構(參照圖71)沒有任何改變即可取得上述優點。
(實施方式10)以與上述實施方式1的不同點為中心，參照圖66～圖67說明本實施方式10的半導體器件。
圖66是示意地表示本發明的實施方式10的存儲單元的俯視圖，示出了寫入晶體管Qw、讀出晶體管Qr和選擇晶體管Qs。圖67是圖66的A-A線的剖視圖。此外，為便于說明，在圖67中，示出了接點與電荷蓄積節點之間的電容71、和第1層布線層圖案與電荷蓄積節點之間的電容72。
在本實施方式10中，讀出晶體管Qr的由n+擴散層構成的源極12，沿寫入晶體管Qw的源極2、讀出晶體管Qr的柵極2G配置。另外，與上述第1實施方式的不同點在于，在沒有寫入位線28和讀出位線29的區域，配置有接點69和第1層布線層圖案70。
根據本實施方式10，附加了接點69與電荷蓄積節點(讀出晶體管Qr的柵極2G)之間的電容71、和第1層布線層圖案70與電荷蓄積節點(讀出晶體管Qr的柵極2G)之間的電容72，因而能夠增加電荷蓄積電容Cs。因此，能夠相對地抑制寄生電容Cp(參照圖70)的影響、即隨著寫入晶體管Qw的柵極1的電位的下降通過寄生電容Cp的電容耦合使電荷蓄積節點的電位也顯著下降的現象。這樣，本實施方式10中示出的存儲器，能夠進行寄生電容Cp的影響小的穩定的讀出動作。另外，還具有可以實現長的保持時間的優點。
另外，本實施方式10，其設計要點在于接點69和第1層布線層圖案70的配置，因而制造工序與上述的其它實施方式沒有任何改變即可取得上述優點。而且，本實施方式10，沒有用通孔直接連接第1層布線層圖案70和源極線31，但這是主要著眼于說明上述蓄積電容的增加的緣故，由于用通孔連接可以減小讀出晶體管Qr的源極12的電阻，因而是優選的。
此外，在本實施方式10中，寫入晶體管Qw的結構與上述實施方式1相同，但無論是上述其它實施方式中示出的結構、還是本發明人所研究的圖71的結構都可以。
(實施方式11)以與上述實施方式1的不同點為中心，參照圖68～圖69說明本實施方式11的半導體器件。
圖68是示意地表示本發明的實施方式11的存儲單元的俯視圖，示出了寫入晶體管Qw、讀出晶體管Qr和選擇晶體管Qs。圖69是圖68的A-A線的剖視圖。此外，在圖68和圖69中，為便于說明元件結構，省略了接點和布線等。而且，在圖68中，為便于看圖，省略圖69中示出的柵極絕緣膜5和溝道4。
在本實施方式11中，與上述實施方式1的不同點在于，讀出晶體管Qr的由n+擴散層構成的源極12，一直擴展到寫入晶體管Qw的源極2的下方。
根據本實施方式11，附加寫入晶體管Qw的源極2和讀出晶體管Qr的由n+擴散層構成的源極12之間的電容，使電荷蓄積電容Cs增加，因此，能夠相對地抑制寄生電容Cp(參照圖70)的影響、即隨著寫入晶體管Qw的柵極1的電位的下降由寄生電容Cp的電容耦合使電荷蓄積節點的電位也顯著下降的現象。通過形成這樣的寫入晶體管Qw的結構，本實施方式11中示出的存儲器，能夠進行寄生電容Cp的影響小的穩定的讀出動作。另外，還具有能實現長的保持時間的優點。
另外，本實施方式11，其設計要點在于讀出晶體管Qr的由n+擴散層構成的源極12的形狀，因而制造工序與上述的其它實施方式沒有任何改變即可取得上述優點。
此外，在本實施方式11中，寫入晶體管Qw的結構與上述實施方式5相同，但無論是其它實施方式中示出的結構、還是本發明人所研究的圖71的結構都可以。
以上，根據實施方式具體地說明了由本發明者做出的發明，但本發明并不限定于上述實施方式，顯然，在不脫離其主旨的范圍內可以進行各種變更。
例如，在上述實施方式中，對寫入晶體管、讀出晶體管和選擇晶體管為n型的情況進行了說明，但也可以應用極性的組合、或都為p型的組合。
本發明，可以廣泛地應用于制造半導體器件的制造業，特別是，可以用于實現具有與邏輯晶體管的工藝相容性好、且成本低的半導體存儲器的半導體器件。
權利要求
1.一種半導體器件，具有場效應型晶體管，該場效應型晶體管包括襯底，在主面上形成了絕緣層；源極和漏極，形成在上述絕緣層上；溝道，由半導體構成，形成在上述絕緣層上、并形成在上述源極和上述漏極之間；以及柵極，形成在上述絕緣層的上部、并形成在上述源極和上述漏極之間，與上述溝道隔著柵極絕緣膜而電絕緣，并控制上述溝道的電位，所述半導體器件的特征在于上述溝道，在上述源極和上述漏極的側面將上述源極和上述漏極電連接。
2.根據權利要求1所述的半導體器件，其特征在于上述柵極的上表面，形成得比上述源極的上表面的高度低。
3.根據權利要求1所述的半導體器件，其特征在于具有在上述源極和上述漏極各自的側面形成并使上述柵極與上述源極、上述漏極絕緣隔離的絕緣膜，上述柵極與上述源極、上述漏極之間的上述絕緣膜的厚度，比上述柵極與上述溝道之間的上述柵極絕緣膜的厚度厚。
4.根據權利要求1所述的半導體器件，其特征在于上述柵極的上表面，形成得比上述源極的上表面的高度低，具有在上述源極和上述漏極的側面形成并使上述柵極與上述源極、上述漏極絕緣隔離的絕緣膜。
5.根據權利要求1所述的半導體器件，其特征在于上述溝道由硅構成，其厚度約為5nm或5nm以下。
6.根據權利要求1所述的半導體器件，其特征在于上述溝道，由多晶硅或非晶硅構成。
7.根據權利要求1所述的半導體器件，其特征在于上述柵極，由金屬構成。
8.根據權利要求1所述的半導體器件，其特征在于上述源極或上述漏極的至少一者，由金屬構成。
9.根據權利要求1所述的半導體器件，其特征在于上述溝道的電流路徑寬度，比上述源極的電流路徑寬度寬。
10.根據權利要求1所述的半導體器件，其特征在于在上述柵極的底部整個面上形成有上述溝道。
11.一種半導體器件，具有場效應型晶體管，該場效應型晶體管包括襯底，在主面上形成了絕緣層；源極和漏極，形成在上述絕緣層上；溝道，由半導體構成，形成在上述源極和上述漏極上，將上述源極和上述漏極電連接；以及柵極，形成在上述源極和上述漏極的上部，與上述溝道隔著柵極絕緣膜而電絕緣，并控制上述溝道的電位，所述半導體器件的特征在于在上述柵極的底部整個面上形成有上述溝道。
12.根據權利要求11所述的半導體器件，其特征在于在與電流從上述源極通過上述溝道流向上述漏極的方向交叉的方向上，上述柵極底部的上述源極的尺寸與上述漏極的尺寸不同。
13.根據權利要求11所述的半導體器件，其特征在于在與電流從上述源極通過上述溝道流向上述漏極的方向交叉的方向上，上述柵極底部的上述漏極的尺寸，比上述柵極底部的上述源極的尺寸長。
14.根據權利要求11所述的半導體器件，其特征在于上述溝道的電流路徑寬度，比上述源極的電流路徑寬度寬。
15.根據權利要求11所述的半導體器件，其特征在于上述溝道由硅構成，其厚度約為5nm或5nm以下。
16.根據權利要求11所述的半導體器件，其特征在于上述溝道，由多晶硅或非晶硅構成。
17.根據權利要求11所述的半導體器件，其特征在于上述柵極，由金屬構成。
18.根據權利要求11所述的半導體器件，其特征在于上述源極或上述漏極的至少一者，由金屬構成。
19.根據權利要求11所述的半導體器件，其特征在于上述襯底，由具有第1導電性的半導體襯底構成，上述源極或上述漏極，隔著上述絕緣層設置在具有第2導電性的半導體區域上。
20.根據權利要求11所述的半導體器件，其特征在于上述襯底，由單晶硅構成，上述溝道，由單晶硅或與單晶硅的結晶性接近的硅構成。
21.根據權利要求20所述的半導體器件，其特征在于在上述溝道上，上述源極與上述漏極之間具有1個晶體界面或間隙。
22.根據權利要求20所述的半導體器件，其特征在于上述源極或上述漏極的至少一者，由單晶硅構成，上述溝道，不通過金屬布線地與上述源極或上述漏極直接連接。
23.根據權利要求20所述的半導體器件，其特征在于上述源極和上述漏極，分別在上述絕緣層上所形成的半導體層的表面上形成。
24.一種半導體器件，具有場效應型晶體管，該場效應型晶體管包括襯底，在主面上形成了絕緣層；源極和漏極，形成在上述絕緣層上；溝道，由半導體構成，形成在上述絕緣層的上部，并將上述源極和上述漏極電連接；以及柵極，形成在上述絕緣層的上部，與上述溝道隔著柵極絕緣膜而電絕緣，并控制上述溝道的電位，所述半導體器件的特征在于在上述源極和上述漏極之間、在上述源極和上述漏極各自的側面形成由絕緣體構成的側壁，上述溝道，從上述源極的上表面一直覆蓋到上述源極的側壁、上述絕緣層、上述漏極的側壁、上述漏極的上表面而形成。
25.根據權利要求24所述的半導體器件，其特征在于上述溝道由硅構成，其厚度約為5nm或5nm以下。
26.根據權利要求24所述的半導體器件，其特征在于上述溝道，由多晶硅或非晶硅構成。
27.根據權利要求24所述的半導體器件，其特征在于上述柵極，由金屬構成。
28.根據權利要求24所述的半導體器件，其特征在于上述源極或上述漏極的至少一者，由金屬構成。
29.一種半導體器件，其特征在于具有場效應型晶體管，該場效應型晶體管包括襯底，在主面上形成了柵極絕緣膜；源極和漏極，形成在上述柵極絕緣膜上；柵極，形成在上述柵極絕緣膜下，并控制溝道的電位；以及溝道，由半導體構成，形成在上述柵極的上部，將上述源極和上述漏極電連接，并與上述柵極隔著上述柵極絕緣膜而電絕緣。
30.根據權利要求29所述的半導體器件，其特征在于上述柵極，相對于上述源極和上述漏極，由通過自對準引入了雜質的半導體構成。
31.根據權利要求29所述的半導體器件，其特征在于上述襯底，具有SOI結構，在上述SOI結構的絕緣層上形成有上述柵極。
32.根據權利要求29所述的半導體器件，其特征在于在上述溝道上，形成有保護上述溝道并由絕緣體構成的保護膜。
33.根據權利要求29所述的半導體器件，其特征在于上述溝道由硅構成，其厚度約為5nm或5nm以下。
34.根據權利要求29所述的半導體器件，其特征在于上述溝道，由多晶硅或非晶硅構成。
35.根據權利要求29所述的半導體器件，其特征在于上述源極或上述漏極的至少一者，由金屬構成。
36.一種半導體器件，其特征在于具有場效應型晶體管，該場效應型晶體管包括襯底，在主面上形成了柵極絕緣膜；源極和漏極，形成在上述柵極絕緣膜上；第1柵極，形成在上述柵極絕緣膜下，并控制溝道的電位；溝道，由半導體構成，形成在上述第1柵極的上部，將上述源極和上述漏極電連接，并與上述第1柵極隔著上述柵極絕緣膜而電絕緣；以及第2柵極，與上述第1柵極夾著上述溝道地形成。
37.根據權利要求36所述的半導體器件，其特征在于上述第1柵極，相對于上述源極和上述漏極，由通過自對準引入了雜質的半導體構成，通過控制上述第1柵極的雜質濃度設定閾值電壓。
38.根據權利要求36所述的半導體器件，其特征在于具有以相同的電壓驅動上述第1柵極和上述第2柵極的電路。
39.根據權利要求36所述的半導體器件，其特征在于具有以不同的電壓和不同的時序驅動上述第1柵極和上述第2柵極的電路。
40.根據權利要求36所述的半導體器件，其特征在于上述第2柵極，由金屬構成。
41.根據權利要求36所述的半導體器件，其特征在于上述溝道由硅構成，其厚度約為5nm或5nm以下。
42.根據權利要求36所述的半導體器件，其特征在于上述溝道，由多晶硅或非晶硅構成。
43.根據權利要求36所述的半導體器件，其特征在于上述源極或上述漏極的至少一者，由金屬構成。
44.一種半導體器件，在相同的芯片內具有由多個單位存儲單元的陣列構成的存儲部，所述半導體器件的特征在于上述單位存儲單元，具有寫入晶體管和讀出晶體管，上述寫入晶體管是場效應型晶體管，包括在主面上形成了絕緣層的襯底；在上述絕緣層上形成的源極和漏極；形成在上述絕緣層上、并形成在上述源極和上述漏極之間，由半導體構成的溝道；以及形成在上述絕緣層的上部、并形成在上述源極和上述漏極之間，與上述溝道隔著柵極絕緣膜電絕緣，并控制上述溝道的電位的柵極，上述讀出晶體管是場效應型晶體管，進行蓄積電荷的存取的上述寫入晶體管的上述源極或上述漏極，與位線電連接，不與上述位線電連接的上述漏極或上述源極，與上述讀出晶體管的柵極電連接，在上述讀出晶體管的柵極附近形成有電極。
45.根據權利要求44所述的半導體器件，其特征在于上述電極，與上述讀出晶體管的源極電連接。
46.根據權利要求44所述的半導體器件，其特征在于上述電極，與用于選擇存儲單元的字布線電連接。
47.根據權利要求44所述的半導體器件，其特征在于上述電極，在與上述寫入晶體管的柵極相同的層上形成。
48.根據權利要求44所述的半導體器件，其特征在于上述電極，在與連接上述讀出晶體管的源極和布線層的接點相同的層上形成。
49.根據權利要求44所述的半導體器件，其特征在于上述電極，在與上述讀出晶體管的柵極相同的層上形成。
50.根據權利要求44所述的半導體器件，其特征在于上述單位存儲單元，還具有選擇晶體管，上述選擇晶體管，與上述讀出晶體管串聯連接，上述選擇晶體管的柵極，與用于選擇存儲單元的字線電連接。
51.根據權利要求50所述的半導體器件，其特征在于在上述讀出晶體管中，上述讀出晶體管的源極或漏極間的電導的變化取決于由上述寫入晶體管所存取的蓄積電荷量的變化，上述讀出晶體管的溝道寬度大于上述選擇晶體管的溝道寬度。
全文摘要
本發明提供一種半導體器件，在增益單元結構的存儲單元中，能實現穩定的讀出動作。本發明的半導體器件包括寫入晶體管(Qw)，其具有形成在絕緣層(6)上的源極(2)和漏極(3)；溝道(4)，由半導體構成，形成在絕緣層(6)上、并形成在源極(2)和漏極(3)之間；以及柵極(1)，形成在絕緣層(6)的上部、并形成在源極(2)和漏極(3)之間，與溝道(4)隔著柵極絕緣膜(5)而電絕緣，并控制溝道(4)的電位。溝道(4)在源極(2)和漏極(3)的側面將源極(2)和漏極(3)電連接。
文檔編號H01L27/11GK1933178SQ200610108919
公開日2007年3月21日 申請日期2006年7月28日 優先權日2005年9月16日
發明者佐野聰明, 石井智之, 龜代典史, 峰利之 申請人:株式會社瑞薩科技