專利名稱：改進的垂直mosfet dram單元間隔離的結構和方法
技術領域：
本發明涉及制造半導體存儲單元的方法，特別涉及在背對背(back-to-back)MOSFET DRAM單元之間提供隔離。
背景技術：
動態隨機存儲器(DRAM)技術的當前趨勢持續趨向于減小最小特征尺寸“F”，這里，“F”值代表存儲單元的最小特征結構尺寸。同時，DRAM器件的趨勢趨向更緊密的單元布局(layout)，即比8F2更密集，這里，布局是特征在硅襯底表面上所要求的區域。因為持續增長的陣列密度的需要，當前尺寸越來越小的平面金屬氧化物半導體場效應晶體管(MOSFET)單元的可縮放性面臨著基本的關注。對MOSFET單元的可縮放性的主要考慮是增加了的P阱摻雜濃度需要滿足截止電流(off-current)目的。本領域公知，增加了的陣列阱摻雜濃度可導致使保持時間降低的陣列結漏電的顯著增加。有關MOSFET單元的可縮放性的問題，通過其自身，正在驅使范例轉向陣列中的垂直MOSFET存取晶體管。
存在對包含具有密集布局的垂直存取晶體管和槽式儲能電容器(trenchstorage capacitor)的DRAM單元的需要，其中，槽式儲能電容器產生足夠的電容和減小的串聯電阻，以避免使信號發生降級。
雖然有些現有的采用垂直MOSFET的DRAM單元比今天實際使用的傳統平面設計提供很顯著的可縮放性優點，但是還有大量改進空間。例如，對所有使用垂直MOSFET和槽式儲能電容器的單元，通常使用單個位線(bitline)觸點來存取一對位；該對位共享公共的硅有源區(AA，Active Area)。在此類單元中，兩個背對背垂直MOSFET之間的動態耦合導致電荷泵浦效應和信號損失。
模型顯示，從一個單元的收縮(collapsing)溝道(channel)反轉層泵浦進P阱的電子可通過共享同一AA的鄰近單元的存儲結點收集。在尺寸縮小時，這些耦合效應被加強。模型投影指出，因為由鄰近單元之間的耦合引起的動態電荷損失，向越來越小的尺寸的可縮放性成為問題。
除了電荷泵浦問題，非常密集的現有技術設計遭受了硅AA的尺寸閾值電壓變化，其隨各種屏蔽電平之間的遮蓋(對準)誤差和由這些屏蔽電平形成的特征尺寸變化而發生。
激進的縮放的DRAM單元面臨的另一個問題是增加了的隔離區的高寬比(高比寬)。因為要求隔離槽足夠深以切斷向外擴散環帶以便防止環帶間的單元到單元的漏電，這對陣列中的垂直MOSFET是特別的考慮。典型地，要求隔離槽至少為500nm深以隔離垂直MOSFET的向外擴散環帶。如果包括焊盤層的厚度，100nm生成預期7∶1的隔離槽高寬比。
考慮到在上文提及有關現有技術DRAM單元設計的缺點，存在持續的需要來發展新的改進的DRAM單元設計，其比現有技術設計更密集而且具有更大的DT尺寸。更大的DT尺寸在密集DRAM單元中是優勢，因為其為陣列單元提供大存儲電容和減小的串聯電阻。
如以上指出，垂直MOSFET DRAM單元的縮放限于背對背單元之間的動態耦合導致的數據損失。對現有構造和處理，該機理可能防止8F2垂直MOSFET DRAM到90nm基本規則(ground rule)的成功縮放，這里，“F”值代表該器件的最小特征尺寸，即“F”尺寸是存儲單元的最小結構尺寸。
美國專利No.6,018,174 of Schrems et al.for“Bottle-Shaped TrenchCapacitor with Epi Buried Layer(具有外延隱埋層的瓶形槽式電容器)”中描述了具有擴展的低槽部分和外延層的瓶形槽式電容器，該外延層是槽式電容器的隱埋平板(buried plate)。該專利表明“用于形成隱埋平板的傳統技術包括將攙雜物向外擴散進圍繞槽的低部分的襯底區(substrate region)。在DRAM中通常使用的一種電容是槽式電容器。槽式電容器是在襯底(substrate)中形成的三維結造。典型地，槽式電容器包括蝕刻進襯底的深槽。該槽用，例如，n型摻雜多晶硅(doped poly)填充。摻雜多晶硅起電容的一個電極(稱為“存儲結點”)的作用。n型摻雜區圍繞槽的低部分，起第二電極的作用。該摻雜區稱為“隱埋平板”。結點電介質將隱埋平板和存儲結點分開。
美國專利No.6,163,045 Mandelman et al.for“Reduced Parasitic Leakagein Semiconductor Devices(半導體器件中降低的寄生漏電)”中描述了一種槽式電容器，其具有鄰近套(collar)的擴散區，以便在仍然達到漏電的可接受水平的同時增加允許使用薄套的寄生MOSFET的柵極閾值電壓。該專利表明“通常在DRAM中使用槽式電容器。槽式電容器是形成到硅襯底中的三維構造。傳統槽式電容器包括蝕刻進襯底的槽。該槽典型地用n+摻雜多晶硅填充，該摻雜多晶硅起電容的一個平板(plate)(稱為“存儲結點”)的作用。電容的第二平板(稱為“隱埋平板”)通過例如將來自摻雜物來源的n+摻雜物向外擴散進圍繞槽的低部分的襯底區而形成。提供電介質層以分開形成電容的兩個平板。為了防止或減少順著槽的高部分出現的寄生漏電到可接受水平，在其中提供了足夠厚的氧化套。”該專利還表明“將諸如硼(B)的p型摻雜物注入阱區。該摻雜物注入得足夠深以防止擊穿(punchthrough)并減少薄層電阻(sheet resistance)。摻雜物分布被設計為達到期望的電特性，如柵極閾值電壓(VT)”。該器件包括這里稱為雙側BSOD(BBSOD)結構的配置，即在該器件的深槽的兩側都具有隱埋環帶向外擴散區，但是，應該注意到，該器件中僅僅顯示有一個隔離深槽器件，因此在P阱中的面對面面(confrontational)配置中沒有顯示BSOD區。
普通轉讓的美國專利No.6,281,539 of Mandelman et al.for“Structure andProcess for 6F2DT Cell Having Vertical MOSFET and Large StorageCapacitance(具有垂直MOSFET和大存儲電容的6F2DT單元的結構和處理)”中描述了6F2存儲單元，該存儲單元包括多個每個位于分開的槽中的電容，所述槽形成在半導體襯底中。多個傳輸晶體管(transfer transistor)中的每一個具有垂直柵極電介質、柵極導體和位線擴散，并且每個晶體管位于對應槽式電容器上方并與其電連接。填充了電介質的隔離槽，關于晶體管，通過基本相同的間隔以條紋圖案分割開。對應的字線(wordline)與每個對應的柵極導體電接觸。
上述Mandelman et al.的專利No.6,281,539如下表明“為了防止在鄰近氧化填充的槽側上形成不希望的環帶擴散，可在環帶多晶硅的沉積前形成薄的Si3N4屏障層(即大約1nm或更小)。為了簡單，在本發明的附圖中未顯示該屏障層。在柵極氧化期間，該屏障氮化物阻礙了來自N+DT摻雜多晶硅物到襯底的擴散。后來的熱處理打破了該屏障層，允許環帶在槽的期望側向外擴散。可能用于本發明以阻礙不希望的環帶向外擴散的其它選擇包括但不限于低溫柵極氧化和在槽側壁上的小量襯底的各向同性蝕刻。”普通轉讓美國專利No.6,284,593 of Mandelman et al.for“Method forShallow Trench Isolated，Contacted Well，Vertical MOSFET DRAM(用于淺槽隔離接觸式阱的垂直MOSFET DRAM的方法)”中描述了漂移阱動態漏電機理，它限制垂直DRAM存儲器陣列的縮放性。特別地，在重復寫“1”到位線上的其它存儲單元的大約5-100ns的長時間期間，所存儲的“1”的未選擇單元的P阱可能遭受漏電，因為空穴的存在受寄生JFET限制。該專利表明“漏電依賴于由來自存儲結點耗盡區的擴展的夾斷(pinchoff)導致的阱隔離的程度。在極端情況下，隱埋環帶區可能與鄰近的深槽式電容器接觸。而且，通過夾斷區的空穴電流必須趕得上漏電以避免偽漂移體效應。
上述Mandelman et al.的專利No.6,284,593還表明“對于現有技術的垂直DRAM存儲單元中的激進縮放的金屬氧化物半導體場效應晶體管(MOSFET)，源自存儲結點擴散(即隱埋環帶向外擴散)的耗盡區侵占鄰近存儲槽的側壁，在循環未選擇器件的位線時，這導致來自儲能電容的動態電荷損失。該電荷損失機理等同于公開于“Floating-Body Concerns for SOI DynamicRandom Access Memory(DRAM)(SOI動態隨機存儲器(DRAM)的漂移體問題)Proceedings，1996 IEEE Intemational SOI Conference(1996年IEEE國際SOI會議論文集)，Jack Mandelman，et al.pp.1367-137，October 1996”的情形。
具有類似美國專利No.6,284,593的描述的普通轉讓美國專利No.6,440,872 of Mandelman et al.for“Method for Hybrid DRAM Cell UtilizingConfined Strap Isolation(用于利用受限環帶隔離的混合DRAM單元的方法)”中描述了在氧化物/氮化物襯墊上的蝕刻區中形成平面化的氧化層，以便形成淺隔離槽區，其深度實質上高于將隨后形成的隱埋環帶向外擴散區，從而不切入BSOD區，但又足夠深以隔離鄰近隨后形成的位線擴散區；但是，其不涉及向外擴散區的隔離。
普通轉讓美國專利No.6,441,442 of Mandelman et al.for“Structure andMethod for Ultra-scalable Hybrid DRAM Cell with Contacted P-Well(具有接觸式P-阱的超級可縮放混合DRAM單元的結構和方法)”類似于上述美國專利No.6,440,872和美國專利No.6,284,593。
普通轉讓美國專利No.6,440,793 of Divakaruni et al.for“Vert-icalMOSFET(垂直MOSFET)”中描述了用于使具有沉積柵極導體層的垂直MOSFET DRAM單元陣列平面化到槽頂氧化和硅襯底的上表面的處理。然后在硅襯底的上表面下的柵極導體層中形成凹腔。接著，通過凹腔傾斜注入N型摻雜物，以在陣列P阱中形成摻雜袋。將氧化層沉積入凹腔。蝕刻氧化層以在凹腔的側壁上形成墊片。將柵極導體材料沉積入凹腔并且將柵極導體平面化到槽頂氧化物的上表面。存在單側BSOD，即僅僅在深槽的一側上具有環帶。
所有上述專利都包括單側的隱埋環帶向外擴散(BSOD)，即僅僅在所顯示的深槽的一側上具有環帶。我們已經發現這些缺點并決定尋求雙側(8F2)單元方法，因為具有單側(單個)環帶的設計遭受許多縮放性問題，這不同于具有雙側環帶的單元縮放性問題而且比它更嚴重。

發明內容
本發明的目的是提供一種改進方法以抑制如上所述的由于動態電荷損失機理引起的存儲的“1”的損失。
本發明的目的還在于提供一種簡單、有成本效率的方法，用于形成改進的結構，從而顯著擴展8F2垂直MOSFET DRAM陣列的縮放性。
概括而言，相對現有技術，本發明提供下面的優點1.允許將8F2垂直MOSFET DRAM單元放大到90nm或更大；2.為了減少結漏電并提高保持時間，允許減小鄰近的背對背單元(即面對面的隱埋環帶向外擴散(BSOD))的陣列P阱摻雜濃度。
根據本發明的方法，形成了明顯免除了單元對單元的相互作用的結構。
根據本發明的方法，在背對背單元之間形成局部增強的P阱摻雜區，而沒有顯著影響在環帶擴散結處的摻雜濃度。
此外，本發明的方法包含對背對背單元位置之間的中間區的局部摻雜濃度，而沒有顯著影響垂直MOSFET的Vt，而且沒有使襯底靈敏性降級。
另外可容易地以最低成本將本發明的方法集成進現有處理中。
根據本發明，提供一種用于形成垂直晶體管存儲單元結構的方法，所述垂直晶體管存儲單元結構具有背對背FET單元，該背對背FET單元形成在平面半導體襯底中，該平面半導體襯底具有帶垂直FET器件的多個深槽和每個都位于在半導體襯底中的分開的槽中形成的多個電容；向外擴散環帶區(可以是雙側的)，從該槽延伸入摻雜半導體區中而形成；以及鄰近深槽使面對面的向外擴散區對從鄰近深槽延伸入該摻雜半導體區。所述方法包括下述步驟在使面對面的向外擴散環帶區分開的所述背對背單元之間的所述襯底中形成隔離擴散區，于是，由所述隔離擴散將圍繞所述向外擴散/環帶區的區域區分開。
最好，在形成所述隔離擴散區前，執行下述步驟形成隔離槽掩蔽層，深槽的行之間具有空隙，然后通過所述空隙在所述隔離槽掩蔽層中蝕刻，以形成深槽的行之間的隔離槽。
最好，在形成所述隔離擴散區前，執行下述步驟形成由二氧化硅組成的有源區襯墊的平行陣列，然后在所述隔離槽的所述側壁上沉積形狀相同的第一氮化硅襯墊，從而使所述隔離槽變窄，并在所述結構的其它表面的上方。
最好，在形成所述隔離擴散區前，執行下述步驟用犧牲二氧化硅填充所述隔離槽，平面化所述犧牲二氧化硅，及在所述結構上方形成覆蓋氮化硅層，在所述覆蓋氮化硅層上方形成二氧化硅掩蔽層，及穿過所述二氧化硅掩蔽層蝕刻淺槽的平行陣列，從而通過穿過所述二氧化硅掩蔽層蝕刻，來形成與所述有源區條正交的二氧化硅條。
最好，在形成所述隔離擴散區前，執行下述步驟對在所述深槽之間對所述擴散隔離區進行摻雜。
最好，在形成所述隔離擴散區前，執行下述步驟在所述淺槽平行陣列的所述側壁上形成墊片，通過穿過所述窄淺槽蝕刻，形成通往所述襯底中的擴散隔離區和通往所述柵極導體的窗口，剝離所述二氧化硅掩蔽層和所述墊片，及通過所述窗口對所述擴散隔離區進行摻雜。
最好，在形成所述隔離擴散區前，執行下述步驟形成覆蓋氮化硅保護層，并在其上方形成平面化的二氧化硅層。
根據本發明的另一方面，提供一種用于形成垂直晶體管存儲單元結構的方法，具有背對背FET單元，該背對背FET單元在平面半導體襯底中形成，在反摻雜的阱區下面的所述襯底中具有摻雜平板區，在其中形成的深槽通過所述阱區延伸入所述襯底中。每個深槽具有側壁和底部，有從所述深槽延伸的雙側向外擴散環帶區位于所述深槽的側壁的中間向上的該阱區中。所述向外擴散環帶區和平板區在所述襯底中從所述深槽的較低水平向所述深槽的下面形成。套沿著所述深槽的所述側壁的中間水平、從所述環帶區的低部分向下到所述襯底的所述平板區形成，并且結點電介質覆蓋所述深槽的低側壁和所述底部。所述深槽具有電容結點，形成在其底部。槽頂部電介質層在所述電容結點上方形成。柵極氧化物層形成在所述電容結點的上方所述深槽的所述側壁上，并且柵極導體在所述深槽中，所述槽頂部電介質層的上方、所述柵極氧化物層內形成。通過包括下面步驟獲得所述存儲器結構在使所述面對面的向外擴散環帶區分開的所述背對背單元之間的所述襯底中形成隔離擴散區，于是，由所述隔離擴散區將圍繞所述向外擴散/環帶區的區域分開。


下面參考附圖解釋和說明本發明的前述和其它方面和優點，其中圖1顯示具有包括BSOD區的背對背垂直晶體管的假定的8F2垂直MOSFET DRAM的部分的布局。
圖2A描述具有面對面雙側BSOD區的背對背垂直晶體管的假定的垂直MOSFET DRAM陣列。
圖2B說明在圖2A的器件中“1”如何重寫為“0”，從而導致產生錯誤。
圖3顯示用于圖2A的器件的固定電子勢能的模擬表面的透視圖。
圖4說明根據圖2A和3的背對背垂直MOSFET DRAM單元的等價電路表示，包括寄生。
圖5是作為距MOSFET的上表面的距離的函數的對數濃度(concentration)的圖，用于表示P阱垂直摻雜的程度。
圖6是以微伏表示的每鄰近字線(W/L)周期的“1”的平均損失的圖。
圖7A-7C顯示形成垂直N溝道MOSFET器件的中間階段，該MOSFET器件具有根據本發明的雙側BSOD區的背對背深槽位置。
圖8A-8C顯示圖7A-7C的器件在下面處理之后的情況，即生長由二氧化硅組成的有源區襯墊，接著在隔離槽的側壁上沉積形狀相同的(conformal)氮化硅襯墊并且該形狀相同的氮化硅襯墊覆蓋了先前沉積的氮化硅層。
圖9A-9C顯示圖8A-8C的器件在下面處理之后的情況，即將隔離槽絕緣體沉積入隔離槽，平面化該隔離槽絕緣體，沉積氮化硅蝕刻停止層，形成二氧化硅條(stripe)，并且在二氧化硅環帶旁邊形成二氧化硅墊片。
圖10A-10C顯示圖9A-9C的器件在氮化硅材料不由二氧化硅條掩蔽并且通過4個氮化硅層由RIE處理蝕刻墊片來形成通過其的窗口后的情況。
圖11A-11C顯示圖10A-10C的器件在去除二氧化硅條和墊片后的情況。
圖12A-12C顯示圖11A-11C的器件在硼離子通過中間窗口離子注入隔離擴散區后的情況。
圖13A-13C顯示圖12A-12C的器件在附加(第五)覆蓋氮化硅襯墊(blanket silicon nitride liner)已經沉積在器件表面上后的情況。
圖14顯示在處理結束處(在所有熱處理后)，在通過環帶向外擴散的中心的切開的水平面中，從側孔增加的恒定摻雜的模型等值線。
圖15顯示沿從根據本發明的孔增加摻雜的線Y1-Y1(如圖14的截面所示)的線圖。
圖16顯示沿從根據本發明的孔增加摻雜的線X1-X1(如圖14的截面所示)得到的線圖。
圖17顯示通過截面Y1-Y1切開的垂直面中處理結束處總摻雜的一組模型等濃度線。
圖18是用于根據本發明的方法制造的器件的每鄰近字線(W/L)周期的“1”的平均損失的圖。
圖19顯示基于圖13B的完全垂直FET的背對背的對(pair)的剖視圖，說明通過執行附加處理步驟形成的完全MOSFET器件的實施方式。
具體實施例方式
發明解決的問題在DRAM器件的一個單元已經以寫“1”-寫“0”模式重復練習過時，必須確保DRAM器件的其它單元中的數據完整性，這對數據存儲完整性是基本的。但是，我們已經發現，在具有面對面隱埋環帶向外擴散(BSOD)區(特別是雙層BSOD配置)的垂直FET器件中，數據損失的風險是必須解決的問題。對解決該問題的需要已在J.A.Mandelman et al.“Challenges and FutureDirections for the Scaling of Dynamic Random-Access Memory(DRAM)(動態隨機存儲器(DRAM)的縮放的挑戰和未來方向)”，IBM J.RES.& DEV.，VOL.46，NO.20.pp.187-212(MARCH/MAY2002)第198-202頁中指出。
為了說明這樣的垂直MOSFET DRAM器件的問題的情況，圖1顯示了背對背垂直晶體管的假定的8F2垂直MOSFET DRAM陣列的部分的一些組件的布局。為了說明，圖1以共面方式顯示了不同平面中的隱埋特征和表面特征，以指出在硅半導體襯底中的DRAM陣列的各種元件的相對位置。圖1顯示幾個雙側BSOD區OD(陰影線)、有源區AA(灰色陰影)、深槽DT(反斜線)、柵極氧化層GO(暗條)和字線WL1-WL4。字線WL1-WL4位于未顯示的4個柵極導體的正上方。圖1還在虛線區中顯示很小的模制單元部件。下面說明由MOSFET技術中持續縮小的半導體器件的尺寸引起的這樣很小的單元部件方面的問題。
靜態漏電在具有面對面的BSOD區的背對背單元之間的距離減少時，由于勢壘降低而產生的面對面的BSOD區之間的漏電電流問題變得令人關注。該問題是由電場擊穿導致的漏感應勢壘降低(DIBL)機理的表現，這是MOSFET中公知的現象。動態數據保持問題是圖1的8F2垂直MOSFET DRAM布局中固有的，這使其表現為特征尺寸的最小化看上去不可避免地發展到越來越小的尺寸。
圖2A通過描述包括具有以背對背配置排列的BSOD區OL/OR的兩個垂直深槽晶體管ML和MR的假定的垂直MOSFET DRAM器件VDR，說明本發明所解決的問題。所述兩個垂直晶體管ML和MR是左手單元L和右手單元R的組件。
左手單元L包括FET晶體管ML、深槽式電容器CL、以及延伸入P阱左側的BSOD區OL。FET ML的柵電極GL連接到左字線LWL。單元L的儲能電容器CL連接在左BSOD區OL和地(參考電位)之間。期望在左手儲能電容器CL上保持“1”電平(1.5V)相對長的時間。
右手單元R包括FET晶體管MR、深槽式電容器CR、以及延伸入P阱右側的BSOD區OR。FET MR的柵電極GR連接到右字線RWL。單元R的鄰近儲能電容器CR連接在右BSOD區OR和地之間。在跨越鄰近儲能電容器CR兩端的“瞬時”電壓在0V和1.5V之間重復循環很短時間時，出現了本發明處理的問題。
電容CL和CR的結點形成在包括深槽單元L和R的深槽底部中。形成在槽外側壁上的BSOD區OL/OR位于彼此面對面的P阱的相對側。P阱包括低阱LW、高阱UW和BSOD區OL/OR之間的窄夾(pinch)區PR(它連接低阱LW和高阱UW)。兩個FET ML/MR具有形成在P阱中的公共漏極D(N+摻雜)，起對器件VDR的位線BL輸入連接的作用。FET ML/MR包括由BSOD區OL/OR提供的N+摻雜物來源區。兩個FET ML/MR的溝道位于BSOD區OL/OR和漏極D之間，如本領域的技術人員公知的。
圖2A所示的器件VDR的背對背垂直左MOSFET單元ML和右MOSFET單元MR的耗盡區邊緣和模型幾何和近似位置具有損失數據的問題。對第一階，勢壘降低的程度是下述內容的函數(1)面對面的N+摻雜BSOD區OL/OR之間的P阱摻雜濃度；(2)金相結(metallurgical junction)之間的距離；(3)最高P阱濃度；和(4)最小尺寸BSOD區，是期望的。
例如，存儲在電容CL中并且打算保持存儲在電容CL中的“1”可能由于隨時間的不期望的放電而損失。
這種數據損失的原因是導致在電容CL中所存儲的“1”的鄰近高電平的動態漏電機理，并且電容CR中的低電平“0”是經過BSOD區OL/OR和夾區PR的電荷漏電，從而導致信號容限(margin)的降級。該方式的數據風險損失是一個嚴重問題，因為目的是存儲的“1”應該保持存儲在單元L的電容CL中一個延長的時間，而不管在包括FET MR、BSOD OR和/或電容CR的右單元R中發生什么活動。例如，在圖2A中，數據損失的問題可發生在由于重復循環右手單元R(這在其在電容CR兩端從1.5V降低到0V后顯示)而存在于電容CL兩端1.5V處來自左手單元L的存儲的“1”的動態損失時。雖然來自存儲的“1”的電荷損失可能小于每個周期十分之一微伏，但是可能無法檢測“1”，因為在數據刷新前可能已經過106到107個字線周期。
動態漏電在鄰近的右單元R的位線BL和字線RWL在數據讀、寫和刷新操作過程中循環時，在將深槽垂直晶體管這種DRAM單元縮放到更小的尺寸的另一個潛在問題是對單元L中的存儲的“1”的動態漏電機理。由于鄰近的右單元R是循環的，兩個相反的垂直柵極GL和GR之間的P阱區中的多數載荷(即空穴)的分布由時變電場調制。多數載荷必須能通過夾區PR在高阱UW阱中的柵極GL和GR之間自由流動并進入BSOD區OL/OR下面的低阱區LW以保持P阱中的電荷平衡。由于兩個背對背單元L/R中的存儲槽之間的間隔減小(使夾區PR變窄)，所以兩個背對背BSOD區OL/OR之間的耗盡區變窄，因而由于字線RWL循環，阻礙了空穴流動和泵浦柵極GL/GR之間的P阱上的電壓。
存儲在右手電容CR上的數據在“1”和“0”之間重復循環。因為動態擊穿效應，存在左儲能電容CL上的電壓的負增長的降低(negative incrementaldecrease)，其是右手環帶(strap)向外擴散OR上的電壓循環的函數。
該動態漏電問題的原因是基本規則(最小特征尺寸F)的收縮。隨著F收縮，與隱埋環帶向外擴散OL/OR關聯的鄰近耗盡區之間的截面區在其間的夾區PR中減小。夾區PR中減小的截面區阻礙P阱中高阱區UW和低阱區LW之間的空穴h+流動，如在圖2A中由指向下的鋸齒狀箭頭所指出的。換句話說，由于鄰近環帶向外擴散OL/OR之間的夾區PR的阻礙，高阱區UW和低阱區LW部分退耦合。
圖2B是說明“1”如何重寫為“0”，從而導致產生錯誤的圖。首先，響應來自右手字線RWL的信號，如軌跡從A處的“0”到B處的“1”的上升所顯示而寫入“1”。在如中斷線所示的間隔后，點C處的電壓Vpp下降到點D處的0.0伏，表示“1”已經重寫為“0”，促使錯誤的產生。
存在由右手字線RWL上的上升電壓引起的高阱區UW的電容性“上耦合(upcoupling)”。這里使用的術語“上耦合”意思是，上升字線電壓與P阱的高區電容耦合，提高了P阱的高部分的電位，并且降低了對于從環帶到環帶穿過的電子的能量勢壘。而且，鄰近的環帶向外擴散OL/OR之間的電子勢壘通過右手環帶向外擴散OR的向下轉移進一步降低。BSOD區OL/OR之間的動態擊穿導致的結果是增量電壓變化(ΔVn(左))是凈負值。該效應因減小的槽到槽間距、增長的環帶向外擴散以及環帶向外擴散OL/OR之間的減少的P阱摻雜而加強。
圖3顯示圖2A的器件的固定電子勢能的模擬表面的透視圖，表示由于通過提高右手字線RWL的電位對P阱中高阱UW的電位進行調制，動態降低了BSOD區OL/OR之間的擊穿勢壘(鞍點)。因此，在右手FET MR上的數據循環時，P阱中高阱區UW和低阱區LW之間的退耦合效應允許通過耦合右手儲能電容CR兩端的右手字線RWL和右手存儲結點上的周期電壓，調制高阱區UW的電位。耗盡模擬已經顯示來自左手儲能電容CL的所存儲的“1”的損失的主要機理是由于鄰近的(背對背)BSOD區OL/OR之間的電子勢壘的動態降低，如圖3所示。
圖4顯示了根據圖2A和3的背對背垂直MOSFET DRAM單元的等價電路表示，其元件在下面的表I中描述。圖5是作為與MOSFET的上表面的距離的函數的對數濃度的圖，用于表示P阱垂直摻雜的程度。圖5顯示了3種模擬情形(環帶間2×1017cm-3，4×1017cm-3，6×1017cm-3)下的P阱垂直摻雜分布。已經調整溝道摻雜以在5fA/μm處保持Ioff。圖6是以微伏表示的每鄰近字線(W/L)周期的“1”的平均損失的圖。
本發明解決的問題由鄰近的BSOD區之間的動態擊穿機理引起。重要的是要注意動態擊穿機理越嚴重，就有與公知的靜態擊穿機理相比越多的受限問題。模擬已經表明多數來自單元L的左手電容CL的所存儲的“1”的損失出現在將右手單元R上的數據從“1”改變到“0”時。最壞情況的所存儲的“1”的損失出現在鄰近單元(如右手單元R中)上的數據在“1”和“0”之間重復循環而不刷新長期數據保持單元(如左手單元L中)中的數據時。因為多如107個的字線周期可能出現在長期數據保持單元中的數據的數據刷新之間，所以，小如0.1μV/周期的存儲的“1”的損失導致存儲的“1”的完全損失。電荷損失機理的嚴重性隨背對背存儲槽之間的間距的減小、環帶向外擴散增長和P阱摻雜濃度減少而增大。
因為最大P阱摻雜濃度受接點漏電考慮的限制，所以該單元的縮放性取決于于最小化BSOD區的程度。
通過參考圖4所示的等價電路模型可促進單元間的相互作用，圖4顯示根據圖2A和3的背對背垂直MOSFET DRAM單元的等價電路表示，包括寄生。主要的寄生是由于旁路雙極晶體管QW3。圖6顯示了由于在包括FETML的鄰近單元上寫“1”和寫“0”之間重復循環而在電容CR上存儲的“1”的每周期的平均損失。已經用儲能電容CR上的滿1.5V計算了所存儲的“1”的損失率，其是背對背BSOD區之間的間距ΔBSOD的函數，以存儲槽之間的間距ΔT作為參數。任意地認為所存儲的“1”的最大可接受損失是100mV，在107個字線周期后，指出最小可接受處理結束ΔDT。由于耗盡區的收縮和環帶擴散之間的未損耗寬度的擴展，隨著所存儲的“1”的強度減少，損失率稍微減少。考慮離槽側壁50nm的典型BSOD區。值得注意的是，動態漏電機理對最小特征尺寸(F)設置了限制。根據保守假定的這些結果，對小于0.05mm2的單元尺寸，支持將6F2單元的縮放到小于0.09mm的基本規則。
該等價電路的元件在表I描述，其中BSOD是從進入P阱的隔離套(collar)外側邊緣測量的N+環帶的金相結進入P阱的程度。


為了說明導體漏電問題的嚴重性，比較了對環帶擴散間的3種不同摻雜濃度(2×1017cm-3，4×1017cm-3，6×1017cm-3)的模擬。重要的是理解所存儲的“1”的動態損失對BSOD區之間的P阱摻雜的相關，這是因為該摻雜濃度可能必須從當前實際使用的6×1017cm-3減少以減少環帶擴散結漏電。BSOD區之間減少的P阱摻雜增加了減少用來形成BSOD區的向外擴散的重要性。對所有這些情形，將垂直MOSFET的溝道中的阱摻雜濃度調整以產生5fA/μm截止電流。應用表示90nm特征尺寸的參數。這轉化為250nm的存儲槽到存儲槽間距(考慮邊緣偏置)處理結束。
對給定的BSOD區向外擴散，單元的可縮放性受背對背槽之間的最小允許間距的限制。可使用替代布局在保持期望的單元區和槽到槽間距的同時增加位線間距(pitch)。
在圖6中，顯示的模擬結果表示由于鄰近單元的循環引起的所存儲的“1”的損失/鄰近字線(W/L)周期，其是BSOD區的函數，以BSOD區之間的P阱摻雜濃度為參數。注意，由動態漏電機理加在BSOD區的最大向外擴散上的限制。顯然，如果要求淺(light)P阱摻雜以減少BSOD區漏電流，在4×1017cm-3下的可接受設計點是非常不可靠的。
對優選實施例的描述圖7A-7C顯示形成垂直N溝道MOSFET器件10的中間階段，該MOSFET器件具有背對背深槽FET位置SL/SR，SL/SR具有雙側環帶向外擴散區(圖7A/7B)，包含深槽式電容器C，這根據本發明的方法解決了一定問題。圖7A/7C顯示位置ST/SB處的附加深槽式電容器。遵循公知的標準處理，形成深槽式電容器C以準備形成陣列中的垂直MOSFET。這需要通過第一氮化硅(SiN)氮焊盤(pad)層SN1，將其位置在圖7A和7C中指出的多個深槽(DT)13蝕刻進硅15半導體襯底15。
然后參考圖7B和7C，在多個DT13的低部分形成多個深槽式電容器C。各電容C共享作為電容C的外電極的N+摻雜的隱埋平板12。
隱埋平板12最好通過使用公知技術從DT13的低部分擴散而形成，如本領域的技術人員公知，以及如在普通轉讓美國專利No.6,452,224 ofMandelman et al.for“Method for Manufacture of Improved Deep TrenchEDRAM Capacitor and Structure Produced Thereby(用于制造改進的深槽式EDRAM電容器的方法及由此產生的結構)”中詳細描述。平板12圍繞深槽(DT)13的低部分和底部。然后在DT13的側壁及其低部分的底部上形成結點電介質層11。在平板12的內壁的低部分上，即內部電極17(也稱為存儲結點或結點導體)和平板12之間的DT13的壁上，形成結點電介質層11(由二氧化硅和氮化硅組成)。
接著，在DT13的側壁上，在結點電介質層11上面，形成隔離套(collar)16，但正好低于DT13的頂部，并與包括如圖2所示的向外擴散區的N+摻雜環帶/向外擴散區19OL和OR的低部分重疊。因此，結點電介質層11和隔離套16在DT13的低部分的表面加襯(line)，并留有在其中形成電容結點14的空間。
在圖7B和7C中以部分剖視圖顯示了在本發明的處理步驟后，將在襯底15中，在平板12上面，圍繞DT13的高部分形成的P阱14，以利于理解本發明的處理的含意。注意套16的底部和P阱14的低表面(即P阱14/N+平板12結)最好共面。
然后將形成電容C的結點(內部電極)的深槽填充結點17(此后稱為DT填充結點17)沉積進DT13。DT填充結點17包括N+摻雜多晶硅，其位于在結點電介質層11和隔離套16內的DT13的低部分，在DT13中向上達到隔離套16的頂部上方，以接觸P阱區14中的環帶/向外擴散區19/OL/OR。換句話說，形成電容結點的DT填充結點17包括由N+摻雜多晶硅組成的塞子，其完全填充了隔離套16和結點電介質層11內的DT13的低部分，結點電介質層11對DT13的內側壁的大部分加襯。
在套16上方，每個DT填充結點17的頂部與延伸入P阱14中而形成的N+摻雜環帶/向外擴散區19/OL/OR接觸。
N+摻雜環帶/向外擴散區19/OL/OR還限定垂直MOSFET的第一源/漏擴散。環帶/向外擴散區19/OL/OR與DT13的邊緣并列，并且其暴露在DT填充結點17的表面，與DT填充結點17的高部分直接電和機械接觸。環帶/向外擴散區19/OL/OR是通過摻雜物從DT填充結點17向外擴散到P阱14中而形成的，其中一些N+摻雜物來自從DT填充結點17填充的N+摻雜多晶硅。
在DT13的側壁上，DT填充結點17上方(正好在隔離套16上方)，有柵極氧化物層18的薄層，對DT13的側壁加襯，從DT填充結點17的頂部達到硅襯底15的上表面。因此有環帶/向外擴散區19/OL/OR的中心與柵極氧化物層18的低部分的部分重疊。
在DT填充結點17上方，柵極氧化物層18內，給DT13部分填充了電介質薄層，包括槽頂部氧化物(TTO)層24，其將DT填充結點17(電容C的內部電極)從要在其上方形成的柵電極(GC)20分開。
此外，形成垂直MOSFET的元件(柵極氧化物18和N+摻雜多晶硅柵極導體(GC)20)以填充DT13頂部。在TTO層24上方而且還在柵極氧化物層18內，填充包括N+摻雜多晶硅導體材料的柵極導體(GC)20到DT13頂部。GC20延伸到DT13的頂部。因此，柵極氧化物層18在GC20和P阱14之間提供了電隔離。
在形成DT13前，將GC20平面化到原始覆蓋了硅襯底15的焊盤氮化硅(SiN)層SN1的水平。在GC多晶硅20平面化后，沉積第二SiN層SN2。第一SiN層SN1和第二SiN層SN2的剩余部分在硅襯底15中的幾個隔離槽IT(圖7A和7C所示)的蝕刻期間起掩蔽材料的作用。
圖8A-8C顯示圖7A-7C的器件10在下面處理之后的情況，即生長由二氧化硅組成的有源區襯墊AA，接著在形成更窄的隔離槽IT’的隔離槽IT的側壁上沉積形狀相同的(conformal)氮化硅襯墊SN3，并且該形狀相同的氮化硅襯墊SN3覆蓋了先前沉積的氮化硅層SN2，如圖8B和8C所示。在圖8A和8C中，隔離槽IT和有源區條(stripe)AA在圖8C所示的平面和X1-X1截面圖中可見。注意為了確保隱埋環帶擴散19(隨后形成的)在鄰近有源區條AA之間隔離，隔離槽IT蝕刻入硅15的深度超過深槽多晶硅填充結點17的上表面。
在P阱14的上方到DT13各側上，在本發明的處理后形成的最終產品中，想要有N+XA注入區(為了說明方便未顯示)，用于N溝道器件的NFET器件。N+XA注入區將限定垂直MOSFET的第二源/漏擴散。應當注意，本說明還應用于P溝道器件，并且與在前(supra)的Mandelman et al.的美國專利No.6,452,224中說明的阱14的摻雜、平板12、環帶/向外擴散區19/OL/OR、內部電極17和N+XA注入區將有不同。
圖9A和9B顯示圖8A-8C的器件在下面處理之后的情況，即通過反應離子蝕刻(RIE)以相同形狀沉積和蝕刻化學氣相沉積(CVD)氧化物層，以在二氧化硅條的側壁上形成圖9A和9B所示的氧化物墊片。
圖9A和9B顯示圖8A-8C的器件10在下面處理之后的情況，即將隔離槽絕緣體26沉積入較窄隔離槽IT’，接著將其平面化，并且沉積包括薄膜(blanket)蝕刻停止層的第四個SiN層SN4。然后沉積二氧化硅層27并形成二氧化硅條27。接著通過化學氣相沉積(CVD)沉積形狀相同的二氧化硅層，并且通過反應離子蝕刻(RIE)蝕刻以在二氧化硅條27的側壁上形成圖9A和9B所示的氧化物墊片(spacer)SP。
參考圖9C，較窄隔離槽IT’填充了由二氧化硅或其它適當的絕緣體組成的部分犧牲(sacrificial)隔離槽絕緣體26。然后將隔離槽絕緣體26平面化到第二二氧化硅層SN2的上表面水平。在平面化隔離槽絕緣體26的處理期間，從第二二氧化硅層SN2去除一些SiN材料是可接受的。典型地，在有高的高寬比的隔離槽時，最好使用高密度等離子體(HDP)氧化物沉積來將二氧化硅形成為隔離槽絕緣體26。
然后如圖9B所示，形成第四個SiN層SN4作為隨后要使用的薄膜(blanket)蝕刻停止層。
接著，如圖9A和9B所示，在層SN4上沉積CVD氧化物層27的均厚沉積(blanket deposit)。
然后，如圖9A和9B所示，將CVD氧化物層模制入二氧化硅條27，使之與有源區(AA)條正交(在圖9A中垂直)，有源區(AA)條名義上與存儲槽排列成一行。美國專利No.6,339,241 of Mandelman et al.for“Structure andProcess for 6F2Trench Capacitor DRAM Cell with Vertical MOSFET and 3F+Bitline Pitch(具有垂直MOSFET和3F+位線間距的6F2槽電容器DRAM單元的結構和處理)”中描述和顯示了將有源區(AA)模制為半導體表面上的條。
在模制二氧化硅條27期間，薄的第四個SiN層SN4起蝕刻停止的作用。
再參考圖9A和9B，顯示圖8A-8C的器件10在以下處理后的情況，即通過反應離子蝕刻(RIE)以相同形狀沉積和蝕刻化學氣相沉積(CVD)氧化物層，以在二氧化硅條27的側壁上形成圖9A和9B所示的氧化物墊片SP。氧化物墊片SP起將鄰近氧化物條27之間的間距減小到小于最小特征尺寸的作用，通過側壁墊片SP之間的孔提供要引入的增大的的摻雜區的改進的容積(containment)。
圖10A-10C顯示圖9A和9C的器件在以下處理后的情況，即層積(laminated)的SiN層SN1-SN4的部分不由二氧化硅條27掩蔽，并且通過四個SiN氮化硅層SN1-SN4由RIE處理(由經過條27和墊片SP的通路(access))使用試劑(reagent)蝕刻墊片SP以形成窗口W1/W2/W3，如本領域技術人員公知地，該試劑有選擇地對二氧化硅惰性而侵襲氮化硅，在窗口W1/W3中暴露硅襯底15的上表面，并在寬中心窗口W2中暴露N+GC多晶硅。
圖11A-11C顯示圖10A-10C的器件在去除二氧化硅條27和墊片SP后的情況。如圖11C所示，將在隔離槽IT’中假定由二氧化硅組成的暴露的隔離槽絕緣體26通過選擇硅和SiN的RIE蝕刻。在氧化物RIE期間，去除氧化物條27和關聯的氧化物墊片SP。該RIE處理打開槽IT’，暴露在窗口W2任一側上背對背單元的鄰近行之間的SiN襯墊。
圖12A-12C顯示圖11A-11C的器件在硼離子通過窗口W2離子注入隔離擴散區40后的情況。圖12C顯示暴露的SiN襯墊SN3已經通過窗口W2由短各向同性蝕刻方式去除，在圖12C中，窗口W2很寬，穿過兩個隔離槽IT’。現在暴露的在下面的AA氧化物襯墊也用短各向同性蝕刻去除，如圖12C所示。然后，如圖12B和12C所示，經由孔/窗口W2將N型摻雜物B(最好是硼)引入到襯底15的部分的暴露表面，襯底15中N+摻雜隔離擴散區40顯示在P阱14中。用于形成隔離擴散區40的方法包括公知方法的任何一個或組合。一些例子包括但不限于如氣相摻雜、傾斜離子注入、從諸如BSG或摻雜多晶硅的固態源摻雜、等離子體沉浸摻雜等的方法。與與圖2A所示的向外擴散區OL和OR比較，N+摻雜隔離擴散區40通過在其間伸出(projection)的隔離擴散區40，使圍繞向外擴散區OL’而存在的區域(field)與圍繞鄰近FET位置的向外擴散區OR’的場而存在的區域隔離或分開。
圖13A-13C顯示圖12A-12C的器件10在附加的覆蓋SiN襯墊SN5已經沉積在器件10表面上后的情況。可選地，在沉積SiN襯墊前可能生長側壁氧化物。隨后，二氧化硅填充28(最好是HDP)沉積并平面化到氮化物堆(stack)表面。在平面化步驟期間去除一些SiN是可接受的。傳統使用的處理從此點繼續到芯片完成，包括阱、柵極、源/漏擴散的形成和形成字線和位線導體、水平層間(interlevel)電介質和高配線水平(upper wiring level)。
說明發明可操作性的模型結果前節描述的處理步驟已經被模擬來評估本發明的可操作性。形成增大的摻雜區之后的熱學預算(budget)步驟，如在本處理中當前使用地，已經應用于確定在處理結束處增大的摻雜區的容積度。
圖14顯示在處理結束處(在所有熱處理后)，在通過環帶向外擴散的中心切開的水平面中，從側壁孔增加的恒定摻雜的模型等值線。注意增加的摻雜很好地限制于孔的寬度。
在圖15和16中顯示了對應的線圖。
在圖15中，顯示根據本發明沿從孔增加摻雜的線Y1-Y1(如圖14的截面所示)的線圖。增加的，即加大的，摻雜仍然很好地限制于孔的寬度。
圖16顯示根據本發明沿從孔加大的摻雜的線X1-X1(如圖14的截面所示)得到的線圖。如圖16所示的穿過有效區域(active area)寬度的加大的摻雜的變化相對小。
圖17顯示通過截面Y1-Y1切開的垂直面中處理結束處總摻雜的一組模型等濃度線。使用了以存儲槽之間的中間(midway)為中心的90nm(1F)的摻雜孔寬度。注意增強的摻雜區很好地限制于中心區。
本發明的電學含意A.可實現環帶向外擴散要求而不超過環帶處期望的P阱摻雜濃度的程度圖18是用于根據本發明的方法制造的器件的，以微伏表示的，每個鄰近字線(W/L)周期中“1”的平均損失的圖。圖18顯示通過窗口W2(孔)的增加的P阱摻雜的模型效果，其中，對環帶擴散(BSOD)之間的～1.5×1017cm-3的摻雜濃度的情形，相對如圖6所示的圖2和3的結構，比較用于本發明結構的存儲的“1”的動態損失的減少。圖18中右下的曲線顯示通過孔摻雜增加的效果，具有峰值濃度4.0×1017cm-3，其通過接近5∶1的比非常實質性地改進了境況。
圖19顯示基于圖13B的完成的垂直FET ML’/MR’的背對背的對的完全的剖視圖，說明完成本發明的步驟后，通過執行許多公知的附加處理步驟，形成的完全MOSFET器件的實施方式。這類公知的處理步驟應用于圖13B的器件10以達到圖19所示的最終結構。這些步驟包括沉積絕緣層36、導體層32、40/46、絕緣墊片34、氮化物層38。包括掩蔽和蝕刻等的附加處理步驟用于產生圖19所示的器件。
如圖19所示，P阱14已經形成，并且隨后P阱14的上表面已經以N+摻雜物摻雜，以形成一組XA注入區30，其靠近P阱14的上(最外面的)表面。N+XA注入區30限定垂直MOSFET ML’/MR’的源擴散。應當注意，該說明還應用于P溝道器件，其中摻雜將在P阱14、平板12、環帶區19、內部電極17和注入區30中反轉，并且源和漏可相互轉換。
注意，在源區30和向外擴散19之間，每個深槽的任何一側形成FET溝道CH，其與柵極導體GC20并列在柵極氧化物層30的另一側。已經在器件10表面上，在伸入(project)其中的柵極導體20旁形成二氧化硅絕緣層36。
作為電導體的兩個字線32延伸入圖19中的頁面(page)內。已經在柵極導體20上與其接觸地形成字線32。在遮蓋隔離擴散區40的二氧化硅絕緣層36部分上方形成傳遞(passing)字線42(字線32之間的中間)。二氧化硅蓋38蓋著字線32和傳遞字線42，以形成字線堆，并且在該字線堆的側壁形成二氧化硅墊片34，從而使位線與其上金屬化形成的覆蓋位線46絕緣。位線46通過二氧化硅絕緣層36中的孔(holes)向下延伸，從而與形成在P阱14表面上的XA源區30的電和機械接觸。絕緣體36中的孔與墊片34并列。位線46與XA源區30直接電接觸。
B.環帶中間給定峰值濃度的鄰近環帶擴散結(junction)的摻雜濃度以圖2和3的結構，甚至小如10nm的環帶向外擴散也大得不可接受，這是因為在環帶間的摻雜為1.5×1017cm-3時，它不能充分免除動態電荷損失機理。
增加通過窗口W2(孔)的峰值濃度為4.0×1017cm-3的硼擴散，允許在使用中接受大如47nm的環帶向外擴散。
C.有關存儲槽的摻雜孔環帶的未對準(misalignment)的結果對于環帶中間的5.5×1017cm-3的峰值P阱總摻雜濃度，及47nm的環帶向外擴散，在名義上對準的情形下，在環帶擴散結處的P阱摻雜濃度是1.9×1017cm-3。對于3sigma未對準(Δ＝30nm)，結處的濃度上升到4.1×1017cm-3。然而，比較要求環帶間等濃度的4.7×1017cm-3的結處的濃度，這要求對圖2和3的結構支持47nm的環帶向外擴散。因此，甚至對假定的最壞情況的未對準情形，本發明的結構對圖2和3的結構上的隔離和結漏電都提供了顯著的改進。
沒有已知的其它方案允許同樣程度地減少單元到單元的相互作用，而又不在結漏電上折衷。這里已經說明，通過經有源區側壁孔引入增加的摻雜，可能嚴格將分布限制于孔。
使用硼離子注入有源區上表面的替代方案會導致在環帶深度上的過度發散(spreading)。該替代方案會在增加環帶結漏電的代價下改進單元到單元的隔離，并且僅對基本規則有效，比在這里描述的本發明預期的(90nm及以下)大約大一代(generation)(110nm)。
雖然根據上述特定實施方式已經說明了本發明，但本領域的技術人員可知，在所附權利要求的精神和范圍內，本發明可以以各變形實施，即在不脫離本發明的精神和范圍的情況下，可在形式和細節上做出那些改變。因而，所有這樣的改變在本發明的范圍內，并且本發明包含所附權利要求的主題。
權利要求
1.一種用于形成垂直晶體管存儲單元結構的方法，所述垂直晶體管存儲單元結構具有在平面半導體襯底中形成的背對背FET單元，所述平面半導體襯底具有帶垂直FET器件的多個深槽和每個都位于在半導體襯底中的摻雜區中形成的分開的槽中的多個電容；雙側向外擴散環帶區，其延伸入該摻雜區中而形成；以及鄰近的深槽，其使面對面的向外擴散區對從鄰近深槽延伸入該摻雜區，所述方法包括下述步驟在使面對面的向外擴散環帶區分開的所述背對背單元之間的所述摻雜區中形成隔離擴散區。
2.如權利要求1所述的方法，包括在形成所述隔離擴散區前，執行下述步驟形成隔離槽掩蔽層，深槽的行之間具有空隙，及然后通過所述空隙在所述隔離槽掩蔽層中蝕刻，以形成深槽的行之間的隔離槽。
3.如權利要求1所述的方法，包括在形成所述隔離擴散區前，執行下述步驟形成由二氧化硅組成的有源區襯墊的平行陣列，然后在所述隔離槽的所述側壁上沉積形狀相同的第一氮化硅襯墊，從而使所述隔離槽變窄，并在所述結構的其它表面的上方。
4.如權利要求2所述的方法，包括在形成所述隔離擴散區前，執行下述步驟形成由二氧化硅組成的有源區襯墊的平行陣列，然后在所述隔離槽的所述側壁上沉積形狀相同的第一氮化硅襯墊，從而使所述隔離槽變窄，并在所述隔離槽掩膜的上方。
5.如權利要求2所述的方法，包括在形成所述隔離擴散區前，執行下述步驟用犧牲二氧化硅填充所述隔離槽，平面化所述犧牲二氧化硅，及在所述結構上方形成覆蓋氮化硅層，在所述覆蓋氮化硅層上形成二氧化硅掩蔽層，及穿過所述二氧化硅掩蔽層蝕刻淺槽的平行陣列，從而通過穿過所述二氧化硅掩蔽層蝕刻，來形成與所述有源區條正交的二氧化硅條。
6.如權利要求5所述的方法，包括在形成所述隔離擴散區前，執行下述步驟對在所述深槽之間的所述擴散隔離區進行摻雜。
7.如權利要求5所述的方法，包括在形成所述隔離擴散區前，執行下述步驟在所述淺槽平行陣列的所述側壁上形成墊片，從而形成窄淺槽，通過穿過所述窄淺槽蝕刻，形成通往所述襯底中的擴散隔離區和通往所述柵極導體的窗口，剝離所述二氧化硅掩蔽層和所述墊片，及通過所述窗口對所述擴散隔離區進行摻雜。
8.如權利要求6所述的方法，包括在形成所述隔離擴散區前，執行下述步驟形成覆蓋氮化硅保護層，并在其上方形成平面化的二氧化硅層。
9.如權利要求7所述的方法，包括在形成所述隔離擴散區前，執行下述步驟形成覆蓋氮化硅保護層，并在其上方形成平面化的二氧化硅層。
10.一種用于形成垂直晶體管存儲單元結構的方法，所述垂直晶體管存儲單元結構具有背對背FET單元，該背對背FET單元在平面半導體襯底中形成，在反摻雜的阱區下面的所述襯底中具有摻雜平板區，在其中形成的深槽通過所述阱區延伸入所述襯底中并進入所述平板區；每個深槽具有側壁和底部，雙側向外擴散環帶區在所述阱區中形成，該阱區與所述側壁的中間向上的所述深槽并列，并且平板區在所述襯底中從所述深槽的較低水平向所述深槽的下面形成；套沿著所述深槽的所述側壁的中間水平，從所述環帶區的低部分向下到所述襯底的所述平板區形成，并且結點電介質覆蓋所述深槽的低側壁和所述底部；所述深槽具有在所述深槽的所述底部形成的電容結點，和在所述電容結點上方形成的槽頂部電介質層；所述電容結點與所述雙側向外擴散環帶區電接觸；柵極氧化物層在所述電容結點上方的所述深槽的所述側壁上形成，并且柵極導體在所述深槽中，所述槽頂部電介質層的上方、所述柵極氧化物層內形成；所述方法包括下述步驟在使所述面對面的向外擴散環帶區分開的所述背對背單元之間的所述襯底中形成隔離擴散區，由此，由所述隔離擴散區將圍繞所述向外擴散/環帶區的區域分開。
11.如權利要求10所述的方法，包括在形成所述隔離擴散區前，執行下述步驟形成隔離槽掩蔽層，深槽的行之間具有空隙，及然后通過所述空隙在所述隔離槽掩蔽層中蝕刻，以形成深槽的行之間的隔離槽。
12.如權利要求10所述的方法，包括在形成所述隔離擴散區前，執行下述步驟形成由二氧化硅組成的有源區襯墊的平行陣列，及然后在所述隔離槽的所述側壁上沉積形狀相同的第一氮化硅襯墊，從而使所述隔離槽變窄，并在所述結構的其它表面的上方。
13.如權利要求10所述的方法，包括在形成所述隔離擴散區前，執行下述步驟形成由二氧化硅組成的有源區襯墊的平行陣列，然后在所述隔離槽的所述側壁上沉積形狀相同的第一氮化硅襯墊，從而使化所述隔離槽變窄，及在所述隔離槽掩膜的上方沉積所述形狀相同的第一氮化硅襯墊。
14.如權利要求12所述的方法，包括在形成所述隔離擴散區前，執行下述步驟用犧牲二氧化硅填充所述隔離槽，平面化所述犧牲二氧化硅，及在所述結構上方形成覆蓋氮化硅層，在所述覆蓋氮化硅層上方形成二氧化硅掩蔽層，及穿過所述二氧化硅掩蔽層蝕刻淺槽的平行陣列，從而通過穿過所述二氧化硅掩蔽層蝕刻，來形成與所述有源區條正交的二氧化硅條。
15.如權利要求14所述的方法，包括在形成所述隔離擴散區前，執行下述步驟對在所述深槽之間的所述擴散隔離區進行摻雜。
16.如權利要求14所述的方法，包括在形成所述隔離擴散區前，執行下述步驟在所述淺槽平行陣列的所述側壁上形成墊片，從而形成窄淺槽，通過穿過所述窄淺槽蝕刻，形成通往所述襯底中的擴散隔離區和通往所述柵極導體的窗口，剝離所述二氧化硅掩蔽層和所述墊片，及通過所述窗口對所述擴散隔離區進行摻雜。
17.如權利要求14所述的方法，包括在形成所述隔離擴散區前，執行下述步驟形成覆蓋氮化硅保護層，及在其上方形成平面化的二氧化硅層。
18.一種垂直晶體管存儲單元結構，包括背對背FET單元，在平面半導體襯底中形成，在反摻雜的阱區下面的所述襯底中具有摻雜平板區；深槽，通過所述阱區延伸入所述平面半導體襯底中并進入所述平板區而形成的，每個深槽具有側壁和底部；雙側向外擴散環帶區，在所述阱區中形成，該阱區與所述側壁的中間向上的所述深槽并列；平板區，在所述襯底中形成，從所述深槽的較低水平向所述深槽的下面更深地延伸入所述襯底中；及隔離擴散區，在使所述面對面的向外擴散環帶區分開的所述背對背單元之間的所述襯底中形成；由此，由所述隔離擴散區將圍繞所述向外擴散/環帶區的區域分開。
19.如權利要求18所述的垂直晶體管存儲單元結構，包括套，沿著所述深槽的所述側壁的中間水平形成，從所述環帶區的低部分向所述襯底的所述平板區更深地延伸入所述襯底中；及結點電介質，覆蓋所述深槽的低側壁和所述底部。
20.如權利要求18所述的垂直晶體管存儲單元結構，包括電容結點，在所述深槽的所述底部、所述結點電介質內部形成，與所述雙側向外擴散環帶區電接觸；槽頂部電介質層，在所述電容結點上方形成；柵極氧化物層，在所述電容結點上方的所述深槽的所述側壁上形成；及柵極導體，在所述深槽中，所述槽頂部電介質層的上方、所述柵極氧化物層內形成。
全文摘要
一種用于形成具有背對背FET單元的垂直晶體管存儲單元結構的方法，該背對背FET單元在平面半導體襯底中形成，該平面半導體襯底具有帶垂直FET器件的多個深槽和每個都位于形成在半導體襯底中的分開的槽中的多個電容。形成雙側向外擴散環帶區延伸入襯底中的摻雜的半導體阱區。有面對面(confronting)的向外擴散環帶區對，從鄰近的深槽延伸入摻雜阱區。在摻雜阱中形成隔離擴散區，通過在其間延伸而分開面對面的隔離擴散區。
文檔編號H01L21/8234GK1499611SQ03155609
公開日2004年5月26日 申請日期2003年8月29日 優先權日2002年11月6日
發明者杜爾塞蒂·奇達姆巴拉奧, 杰克·A·曼德爾曼, 卡爾·J·拉登斯, A 曼德爾曼, J 拉登斯, 杜爾塞蒂 奇達姆巴拉奧 申請人:國際商業機器公司