專利名稱：快閃存儲單元、快閃存儲單元陣列及其制造方法
技術領域：
本發明涉及一種半導體元件，且特別是有關于一種快閃存儲單元及其制造方法。
背景技術：
閃存元件由于具有可多次進行數據的存入、讀取、抹除等動作，且存入的數據在斷電后也不會消失的優點，所以已成為個人計算機和電子設備所廣泛采用的一種非揮發性內存元件。
典型的閃存元件以摻雜的多晶硅制作浮置柵極(Floating Gate)與控制柵極(Control Gate)。而且，浮置柵極與控制柵極之間以介電層相隔，而浮置柵極與襯底間以隧穿氧化層(Tunnel Oxide)相隔。當對閃存進行寫入/抹除(Write/Erase)數據的操作時，藉由于控制柵極與源極/漏極區施加偏壓，以使電子注入浮置柵極或使電子從浮置柵極拉出。而在讀取閃存中的數據時，于控制柵極上施加一工作電壓，此時浮置柵極的帶電狀態會影響其下溝道(Channel)的開/關，而此溝道的開/關即為判讀數據值「0」或「1」的依據。
當上述閃存在進行數據的抹除時，由于從浮置柵極排出的電子數量不易控制，故易使浮置柵極排出過多電子而帶有正電荷，謂之過度抹除(Over-erase)。當此過度抹除現象太過嚴重時，甚至會使浮置柵極下方的溝道在控制柵極未加工作電壓時，即持續呈導通狀態，而導致數據的誤判。
因此，為了解決元件過度抹除的問題，許多閃存會采用分離柵極(SplitGate)的設計，其結構特征為除了控制柵極與浮置柵極之外，還具有位于控制柵極與浮置柵極側壁、襯底上方的一選擇柵極(或稱為抹除柵極)，此選擇柵極(抹除柵極)與控制柵極、浮置柵極和襯底之間以一介電層相隔。如此則當過度抹除現象太過嚴重，而使浮置柵極下方溝道在控制柵極未加工作電壓狀態下即持續打開時，選擇柵極(抹除柵極)下方的溝道仍能保持關閉狀態，使得漏極/源極區無法導通，而能防止數據的誤判。由于分離柵極結構需要較大的分離柵極區域而具有較大的存儲單元尺寸，因此其存儲單元尺寸較具有堆棧柵極閃存的存儲單元尺寸大，而產生所謂無法增加元件集成度的問題。
另一方面，由于與非門(NAND)型陣列是使各存儲單元是串接在一起，其集成度會較或非門(NOR)型陣列高。因此，將分離柵極快閃存儲單元陣列制作成與非門(NAND)型陣列結構，可以使元件做得較密集。然而，與非門(NAND)型陣列中的存儲單元寫入與讀取的程序較為復雜，且其由于在陣列中串接了很多存儲單元，因此會有存儲單元的讀取電流較小，而導致存儲單元的操作速度變慢、無法提高元件性能的問題。

發明內容
有鑒于此，本發明的一目的為提供一種快閃存儲單元、快閃存儲單元陣列及其制造方法，可以簡單地制作出與非門型陣列結構的快閃存儲單元，此種快閃存儲單元可以利用源極側注入效應(Source-Side Injection，SSI)進行程序化操作，而能夠提高程序化速度，并提高存儲單元性能。
本發明的另一目的為提供一種快閃存儲單元、快閃存儲單元陣列及其制造方法，可以增加浮置柵極與控制柵極之間所夾的面積，而提高柵極耦合率，并提高元件性能。
本發明提供一種快閃存儲單元，包括襯底、設置于襯底上的堆棧柵極結構，此堆棧柵極結構從襯底起依序為選擇柵極介電層、選擇柵極與頂蓋層、設置于選擇柵極側壁的間隙壁、設置于堆棧柵極結構一側，并與堆棧柵極結構相連接的控制柵極、設置于控制柵極與襯底之間，且具有凹下開口的浮置柵極、設置于控制柵極與浮置柵極之間的柵極間介電層、設置于浮置柵極與襯底之間的隧穿介電層與分別設置于控制柵極與堆棧柵極結構一側的襯底中的源極區/漏極區。
本發明的快閃存儲單元，由于浮置柵極具有凹下的開口，可以增加浮置柵極與控制柵極之間的面積，因此可提高存儲單元的柵極耦合率，降低其操作所需的工作電壓，并提高存儲單元的操作速度與性能。
本發明又提供一種快閃存儲單元陣列，包括襯底、串接設置于該襯底上而形成該存儲單元陣列的多個存儲單元結構與分別設置于存儲單元陣列最外側的控制柵極與堆棧柵極結構一側的襯底中的源極/漏極區。各個存儲單元結構包括設置于襯底上的堆棧柵極結構，此堆棧柵極結構從襯底起依序為選擇柵極介電層、選擇柵極與頂蓋層、設置于選擇柵極側壁的間隙壁、設置于堆棧柵極結構一側，并與堆棧柵極結構相連接的控制柵極、設置于控制柵極與襯底之間，且具有凹下開的浮置柵極、設置于控制柵極與浮置柵極之間的柵極間介電層以及設置于浮置柵極與襯底之間的隧穿介電層。其中，在存儲單元陣列中各個存儲單元結構中的控制柵極與浮置柵極所構成的堆棧結構與各個存儲單元結構中的堆棧柵極結構交錯排列。
本發明的快閃存儲單元陣列中，由于在各存儲單元結構之間并沒有間隙，因此可以提高存儲單元陣列的集成度。而且，由于浮置柵極具有凹下的開口，可以增加浮置柵極與控制柵極之間的面積，因此可以提高存儲單元的柵極耦合率，降低操作所需的工作電壓，并提高存儲單元的操作速度與性能。
本發明再提供一種快閃存儲單元陣列的制造方法，首先提供已形成有元件隔離結構的襯底，并于襯底上形成多個堆棧柵極結構，這些堆棧柵極結構各自是由選擇柵極介電層、選擇柵極與頂蓋層所構成。接著于襯底上形成隧穿介電層，并于選擇柵極的側壁形成間隙壁。于堆棧柵極結構之間形成具有凹下開口的浮置柵極，且浮置柵極連接堆棧柵極結構側的上表面介于頂蓋層的上表面與選擇柵極上表面之間。接著，于浮置柵極上形成柵極間介電層，并于堆棧柵極結構之間形成控制柵極，且控制柵極填滿堆棧柵極結構之間的間隙。然后，移除預定形成存儲單元陣列的區域以外的堆棧柵極結構，并于存儲單元陣列最外側的控制柵極與堆棧柵極結構一側的襯底中形成源極區/漏極區。
在上述的快閃存儲單元陣列的制造方法中，形成浮置柵極的步驟先于襯底上形成導體層，并于導體層上形成材料層。然后，移除部分材料層，使材料層的上表面介于頂蓋層的上表面與選擇柵極上表面之間，并以材料層為掩模移除部分導體層。接著，移除材料層，并移除元件隔離結構上的部分導體層而形成浮置柵極。
在上述的快閃存儲單元陣列的制造方法中，形成控制柵極的步驟先于襯底上形成另一層導體層，并移除部分此導體層，直到暴露頂蓋層的上表面，而于堆棧柵極結構之間的間隙形成控制柵極。
本發明形成具有凹下開口的浮置柵極，可以增加浮置柵極與控制柵極之間的面積，而提高存儲單元的柵極耦合率，降低其操作所需的工作電壓，而提高存儲單元的操作速度與性能。
而且，本發明采用于堆棧柵極結構之間的間隙填入導體層的方式，形成控制柵極，由于沒有使用到微影蝕刻技術，因此其工藝較為簡便。而且本發明形成存儲單元陣列的步驟與現有的工藝相比也較為簡單。
此外，本發明的存儲單元陣列其利用熱載流子效應以單一存儲單元的單一位為單位進行程序化，并利用F-N隧穿效應(F-N Tunneling)抹除整個列的存儲單元。因此，其電子注入效率較高，故可以降低操作時的存儲單元電流，并同時能提高操作速度。因此，電流消耗小，可有效降低整個芯片的功率損耗。
本發明還提供一種快閃存儲單元陣列的制造方法，提供已形成有元件隔離結構的襯底，并于襯底上形成多個堆棧柵極結構，這些堆棧柵極結構各自是由選擇柵極介電層、選擇柵極與頂蓋層所構成。接著，于襯底上形成隧穿介電層，并于選擇柵極的側壁形成間隙壁。于堆棧柵極結構之間形成浮置柵極后，于浮置柵極上形成柵極間介電層，并于堆棧柵極結構之間形成控制柵極，且控制柵極填滿堆棧柵極結構之間的間隙。移除預定形成存儲單元陣列的區域以外的堆棧柵極結構后，于存儲單元陣列最外側的控制柵極與堆棧柵極結構一側的襯底中形成源極區/漏極區。
在上述的快閃存儲單元陣列的制造方法中，形成浮置柵極的步驟先于襯底上形成導體層，并移除部分導體層，使導體層的上表面介于頂蓋層的上表面與選擇柵極上表面之間。接著，移除元件隔離結構上的部分導體層而形成浮置柵極。
在上述的快閃存儲單元陣列的制造方法中，形成控制柵極的步驟先于襯底上形成另一層導體層，并移除部分此導體層，直到暴露頂蓋層的上表面，而于堆棧柵極結構之間的間隙形成控制柵極。
本發明采用于堆棧柵極結構之間的間隙填入導體層的方式，形成控制柵極，由于沒有使用到微影蝕刻技術，因此其工藝較為簡便。而且本發明形成存儲單元陣列的步驟與現有的工藝相比也較為簡單。
為讓本發明的上述和其它目的、特征、和優點能更明顯易懂，下文特舉一優選實施例，并配合附圖，作詳細說明如下。


圖1A為顯示本發明的與非門(NAND)型快閃存儲單元陣列結構的上視圖；
圖1B為顯示本發明的與非門(NAND)型快閃存儲單元陣列結構的剖面圖；圖1C為顯示本發明的單一存儲單元結構的剖面圖；圖2A～2F為顯示本發明優選實施例的與非門(NAND)型快閃存儲單元陣列的制造剖面流程圖；圖3為顯示本發明的與非門(NAND)型快閃存儲單元陣列的電路簡圖。
附圖標記說明100、200、300 襯底 102、206、306 元件隔離結構104有源區106、106a、106b、106c、106d、210堆棧柵極結構108選擇柵極介電層110選擇柵極112、208、208a 頂蓋層114、212 隧穿介電層116、214 間隙壁118、118a、118b、118c、118d 浮置柵極119、219 開口120、120a、120b、120d 控制柵極122、220 柵極間介電層 124、226 漏極區126、224 源極區128、202 深N型阱區130存儲單元陣列 222、322 摻雜劑注入工藝132a、132b、132c、132d、Qn1、Qn2、Qn3、Qn4 存儲單元204、208a 介電層206、206a、216、216a、222 導體層218材料層CG1、CG2、CG3、CG4 控制柵極線SG1、SG2、SG3、SG4 選擇柵極線具體實施方式
圖1A為顯示本發明的與非門(NAND)型快閃存儲單元陣列的上視圖。圖1B為顯示圖1A中沿A-A’線的結構剖面圖。
請同時參照圖1A與圖1B，本發明的快閃存儲單元陣列結構至少是由襯底100、元件隔離結構102、有源區104、多個堆棧柵極結構106a～106d(各個堆棧柵極結構106a～106d由襯底100起依序為選擇柵極介電層108、選擇柵極110、頂蓋層112)、間隙壁114、隧穿介電層116、多個浮置柵極118a～118d、多個控制柵極120a～120d、柵極間介電層122、漏極區124、源極區126所構成。
襯底100例如是P型硅襯底，在此襯底100中例如是設置有深N型阱區128。元件隔離結構102設置于襯底100中，用來定義出有源區104。
多個堆棧柵極結構106a～106d設置于襯底100上，且垂直于有源區104，堆棧柵極結構106a～106d堆的厚度例如是2000埃至3500埃左右。選擇柵極介電層108的材料例如是氧化硅，其厚度例如是160埃～170埃左右。選擇柵極110的材料例如是摻雜多晶硅，其厚度例如是600埃至1000埃左右。頂蓋層112的材料例如是氧化硅，其厚度例如是1000埃至1500埃左右。間隙壁114設置于選擇柵極110的側壁上，其材料例如是氧化硅。
多個控制柵極120a～120d分別設置于多個堆棧柵極結構106a～106d一側襯底100上，且垂直于有源區104。其中，控制柵極120a～12db分別與堆棧柵極結構106a～106d相連接，亦即控制柵極120a～120d與堆棧柵極結構106a～106d是以交錯的方式連接在一起。控制柵極120a～120d材料例如是摻雜多晶硅。
浮置柵極118a～118d分別設置于控制柵極120a～120d橫跨有源區104部分的襯底100上方，亦即，浮置柵極118a～118d設置于控制柵極120a～120d與襯底100的有源區104之間，浮置柵極118a～118d例如是具有凹下的開口119，且浮置柵極118a～118d在堆棧柵極結構106a～106d側的上表面例如是介于選擇柵極110上表面與頂蓋層112上表面之間。
隧穿介電層116設置于浮置柵極118a～118d與襯底100之間，其材料例如是氧化硅，厚度例如是60埃～90埃左右。柵極間介電層122設置控制柵極120a～120d與浮置柵極118a～118d之間，柵極間介電層122的材料例如是氧化硅/氮化硅/氧化硅，其厚度例如是70埃/70埃/60埃左右，當然柵極間介電層122的材料也可以是氧化硅/氮化硅等。
在有源區104上多個堆棧柵極結構106a～106d、間隙壁114、隧穿介電層116、多個浮置柵極118a～118d、多個控制柵極120a～120d、柵極間介電層122構成存儲單元陣列130。漏極區124設置于存儲單元陣列130中的堆棧柵極結構106a一側的襯底100中。源極區126設置于存儲單元陣列130中的控制柵極120d一側的襯底100中。亦即，存儲單元陣列130是由多個控制柵極120a～120d與多個浮置柵極118a～118d堆棧的結構與堆棧柵極結構106a以交錯的方式排列連接在一起，漏極區124與源極區126則分別位于存儲單元陣列130兩側的襯底中。
在上述存儲單元陣列130結構中，有源區104上的各個控制柵極120a～120d與各個浮置柵極118a～118d的堆棧結構與各個堆棧柵極結構106a～106d分別構成存儲單元結構132a～132d。由于在各存儲單元結構132a～132d之間并沒有間隙，因此可以提高存儲單元陣列的集成度。
而且，由于浮置柵極118a～118d例如是具有凹下的開口119，可以增加浮置柵極118a～118d與控制柵極120a～120d之間的面積，而提高存儲單元的柵極耦合率，使其操作所需的工作電壓將越低，而提高存儲單元的操作速度與性能。
在上述實施例中，以使四個存儲單元結構132a～132d串接在一起為實例做說明。當然，在本發明中串接的存儲單元結構的數目，可以視實際需要串接適當的數目，舉例來說，同一條位線可以串接32至64個存儲單元結構。
此外，如果只有一個存儲單元結構132，則其結構如圖1C所示，堆棧柵極結構106、間隙壁114、隧穿介電層116、浮置柵極118、控制柵極120、柵極間介電層122構成存儲單元。漏極區124設置于堆棧柵極結構106一側的襯底100中。源極區126設置于控制柵極120一側的襯底100中。由于浮置柵極118例如是具有凹下的開口119，可以增加浮置柵極118與控制柵極120之間的面積，而提高存儲單元的柵極耦合率，使其操作所需的工作電壓將越低，而提高存儲單元的操作速度與性能。
接著說明本發明的存儲單元陣列的制造方法，圖2A～2F為顯示圖1A中沿A-A’線的制造流程剖面圖。
首先，請參照圖2A，提供一襯底200，襯底200例如是硅襯底，在此襯底200中已形成有元件隔離結構(未圖標)與深N型阱區202。接著，在襯底200上依序形成一層介電層204、一層導體層206與一層頂蓋層208。介電層204的材料例如是氧化硅，其形成方法例如是熱氧化法。導體層206的材料例如是摻雜的多晶硅，此導體層206的形成方法例如是利用化學氣相沉積法形成一層未摻雜多晶硅層后，進行離子注入步驟以形成之。頂蓋層208的材料例如是氧化硅，頂蓋層210的形成方法例如是以原硅酸四乙酯(TetraEthyl Ortho Silicate，TEOS)/臭氧(O3)為反應氣體源利用化學氣相沉積法而形成的。
接著，請參照圖2B，對頂蓋層208、導體層206與介電層204構圖以形成由頂蓋層208a、導體層206a與介電層204a所構成的堆棧柵極結構210。其中，導體層206a作為存儲單元的選擇柵極，介電層204a作為選擇柵極介電層。
然后，于襯底200上形成一層隧穿介電層212并于導體層206a的側壁形成間隙壁214，隧穿介電層212與間隙壁214的形成方法例如是熱氧化法。
接著，請參照圖2C，于襯底200上形成另一層導體層216，此導體層216的材料例如是摻雜的多晶硅，此導體層216的形成方法例如是利用化學氣相沉積法形成一層未摻雜多晶硅層后，進行離子注入步驟以形成之。其中，導體層216共形于襯底200表面，且未填滿堆棧柵極結構210之間的間隙。
然后，于導體層216上形成一層材料層218，此材料層218填滿堆棧柵極結構210之間的間隙，且其表面介于頂蓋層208a頂部與導體層206a之間。此材料層的材料例如是光致抗蝕劑材料或抗反射涂層。材料層218的形成方法例如先以旋轉涂布法涂布材料層后，進行一回蝕刻步驟以形成之。
接著，請參照圖2D，以材料層218為掩模，移除部分導體層216，使導體層216與柵極結構210相連接部分的上表面位于導體層206a上表面與頂蓋層208a上表面之間。移除材料層218后，進行微影蝕刻工藝，移除元件隔離結構上的部分導體層216，而于柵極堆結構210之間形成導體層216a。其中，導體層216a作為存儲單元的浮置柵極，且導體層216具有一個凹下的開口220，可以增加其與后續形成的控制柵極之間的面積。當然，本發明在形成導體層216a時，也可以不使用材料層218，直接以例如回蝕刻法移除部分導體層216，使導體層216上表面位于導體層206a上表面與頂蓋層208a上表面之間，然后再移除元件隔離結構上的部分導體層216，而形成導體層216a。
接著，請參照圖2E，于導體層216a上形成柵極間介電層220。柵極間介電層220的材料例如是氧化硅/氮化硅/氧化硅層。柵極間介電層220形成方法例如是先以熱氧化法形成一層氧化硅后，再利用化學氣相沉積法依序形成氮化硅層與另一層氧化硅層。然后，于襯底200上形成另一層導體層222，此導體層222填滿堆棧柵極結構210之間的間隙。導體層222的形成步驟例如是先于襯底200上形成一層導體材料層，然后利用化學機械拋光法或回蝕刻法，以頂蓋層210a為拋光(蝕刻)終止層，移除部分導體材料層而形成之。此導體層222的材料例如是摻雜的多晶硅，其形成方法例如是利用化學氣相沉積法形成一層未摻雜多晶硅層后，進行離子注入步驟而形成之。
接著，請參照圖2F，于襯底200上形成一層圖案化光致抗蝕劑層(未圖標)，此圖案化光致抗蝕劑層覆蓋預定形成存儲單元陣列224的區域。然后以圖案化光致抗蝕劑層為掩模，移除預定形成存儲單元陣列區域224以外的堆棧柵極結構或導體層等。之后，進行一離子注入步驟而于存儲單元陣列224兩側的襯底200中形成源極區226與漏極區228。源極區226位于存儲單元陣列224的一側的導體層222(控制柵極)一側的襯底200中。漏極區228位于存儲單元陣列224的另一側的堆棧柵極結構210(選擇柵極)一側的襯底200中。后續完成存儲單元陣列的工藝為本領域內的技術人員所熟知，在此不再贅述。
在上述實施例中，本發明形成具有凹下開口的浮置柵極(導體層216a)，可以增加浮置柵極(導體層216a)與控制柵極(導體層222)之間的面積，而提高存儲單元的柵極耦合率，使其操作所需的工作電壓將越低，而提高存儲單元的操作速度與性能。
而且，本發明采用于堆棧柵極結構210之間的間隙填入導體層的方式，形成控制柵極(導體層222)，由于沒有使用到微影蝕刻技術，因此其工藝較為簡便。而且本發明形成存儲單元陣列的步驟與現有的工藝相比也較為簡單。
另外，在上述實施例中，以形成四個存儲單元結構為實例做說明。當然，使用本發明的存儲單元陣列的制造方法，可以視實際需要而形成適當的數目存儲單元，舉例來說，同一條位線可以串接32至64個存儲單元結構。而且，本發明的存儲單元陣列的制造方法，實際上是應用于形成整個存儲單元陣列。
圖3所顯示為本發明的存儲單元陣列的電路簡圖，在圖3中以四個存儲單元為例，以說明本發明的存儲單元陣列的操作模式。
請參照圖3，存儲單元陣列包括四個存儲單元Qn1～Qn4、選擇柵極線SG1～SG4、控制柵極線CG1～CG4。存儲單元Qn1～Qn4串接在一起，選擇柵極線SG1～SG4分別連接存儲單元Qn1～Qn4的選擇柵極，控制柵極線CG1～CG4分別連接存儲單元Qn1～Qn4的控制柵極。
在程序化之前，于源極施加4.5伏特左右的偏壓，選擇柵極線SG1～SG4分別施加7伏特左右的偏壓、控制柵極線CG1～CG4分別施加11伏特的偏壓，漏極(位線)為0伏特，使存儲單元Qn1～Qn4的溝道打開。然后，在程序化時，以存儲單元Qn2為例做說明，源極施加4.5伏特左右的偏壓；選定的選擇柵極線SG2施加1.5伏特左右的偏壓，非選定選擇柵極線SG1、SG3、SG4維持施加7伏特左右的偏壓；選定的控制柵極線CG2分別施加9伏特的偏壓、非選定的控制柵極線CG1、CG3、CG4維持施加11伏特的偏壓；襯底施加0伏特的電壓，而可以利用源極側注入(Source-Side Injection，SSI)效應使電子注入存儲單元的浮置柵極中，而使存儲單元Qn2程序化。
在讀取時，源極施加0伏特左右的偏壓，選擇柵極線SG1～SG4分別施加4.5伏特左右的偏壓、控制柵極線CG1～CG4分別施加1.5伏特的偏壓，漏極(位線)為1.5伏特。由于此時浮置柵極中總電荷量為負的存儲單元的溝道關閉且電流很小，而浮置柵極中上總電荷量略正的存儲單元的溝道打開且電流大，故可藉由存儲單元的溝道開關/溝道電流大小來判斷儲存于此存儲單元中的數字信息是「1」還是「0」。
在抹除時，源極、選擇柵極線SG1～SG4、控制柵極線CG1～CG4為0伏特；襯底施加11伏特的電壓，而可以利用F-N隧穿效應使電子由存儲單元的浮置柵極拉至襯底中，而使存儲單元中的數據被抹除。
在本發明的存儲單元陣列的操作模式中，其利用熱載流子效應以單一存儲單元的單一位為單位進行程序化，并利用F-N隧穿效應(F-N Tunneling)抹除整個列的存儲單元。因此，其電子注入效率較高，故可以降低操作時的存儲單元電流，并同時能提高操作速度。因此，電流消耗小，可有效降低整個芯片的功率損耗。
雖然本發明已結合一優選實施例披露如上，然其并非用來限定本發明，任何本領域內的技術人員，在不脫離本發明的精神和范圍內，當可作各種的更動與潤飾，因此本發明的保護范圍以權利要求所界定的為準。
權利要求
1.一種快閃存儲單元，包括一襯底；一堆棧柵極結構，設置于該襯底上，該堆棧柵極結構從該襯底起依序為一選擇柵極介電層、一選擇柵極與一頂蓋層；一間隙壁，設置于該選擇柵極側壁；一控制柵極，設置于該堆棧柵極結構一側，并與該堆棧柵極結構相連接；一浮置柵極，設置于該控制柵極與該襯底之間，且該浮置柵極具有凹下的一開口；一柵極間介電層，設置于該控制柵極與該浮置柵極之間；一隧穿介電層，設置于該浮置柵極與該襯底之間；以及一源極區/漏極區，分別設置于該控制柵極與該堆棧柵極結構一側的該襯底中。
2.如權利要求1所述的快閃存儲單元，其中該浮置柵極與該堆棧柵極結構相鄰側的上表面高度位于該頂蓋層上表面與該間隙壁頂部之間。
3.如權利要求1所述的快閃存儲單元，其中該柵極間介電層的材料包括氧化硅/氮化硅/氧化硅。
4.一種快閃存儲單元陣列，包括一襯底；多個存儲單元結構，串接設置于該襯底上而形成該存儲單元陣列，各該些存儲單元結構包括一堆棧柵極結構，設置于該襯底上，該堆棧柵極結構從該襯底起依序為一選擇柵極介電層、一選擇柵極與一頂蓋層；一間隙壁，設置于該選擇柵極側壁；一控制柵極，設置于該堆棧柵極結構一側，并與該堆棧柵極結構相連接；一浮置柵極，設置于該控制柵極與該襯底之間；一柵極間介電層，設置于該控制柵極與該浮置柵極之間；一隧穿介電層，設置于該浮置柵極與該襯底之間；以及一源極區/漏極區，分別設置于該存儲單元陣列最外側的該控制柵極與該堆棧柵極結構一側的該襯底中，其中，各該些存儲單元結構中的該控制柵極與該浮置柵極所構成的堆棧結構與各該些存儲單元結構中的該堆棧柵極結構交錯排列。
5.如權利要求4所述的快閃存儲單元陣列，其中該浮置柵極與該堆棧柵極結構相鄰側的上表面高度位于該頂蓋層上表面與該間隙壁頂部之間。
6.如權利要求4所述的快閃存儲單元陣列，其中該該浮置柵極具有凹下的一開口，且該控制柵極填滿該開口。
7.如權利要求4所述的快閃存儲單元陣列，其中該柵極間介電層的材料包括氧化硅/氮化硅/氧化硅。
8.一種快閃存儲單元陣列的制造方法，包括提供一襯底，該襯底上已形成有一元件隔離結構；于該襯底上形成多個堆棧柵極結構，該些堆棧柵極結構各自是由一選擇柵極介電層、一選擇柵極與一頂蓋層所構成；于該襯底上形成一隧穿介電層，并于該選擇柵極的側壁形成一間隙壁；于該些堆棧柵極結構之間形成一浮置柵極，該浮置柵極具有凹下的一開口，且該浮置柵極連接該些堆棧柵極結構側的上表面介于該頂蓋層的上表面與該選擇柵極上表面之間；于該浮置柵極上形成一柵極間介電層；于該些堆棧柵極結構之間形成一控制柵極，且該控制柵極填滿該些堆棧柵極結構之間的間隙；移除預定形成該存儲單元陣列的區域以外的該些堆棧柵極結構；以及于該存儲單元陣列最外側的該控制柵極與該堆棧柵極結構一側的該襯底中形成一源極區/漏極區。
9.如權利要求8所述的快閃存儲單元陣列的制造方法，其中于該些堆棧柵極結構之間的間隙形成該浮置柵極的步驟包括于該襯底上形成一第一導體層；于該第一導體層上形成一材料層，該材料層填滿該些堆棧柵極結構之間的間隙；移除部分該材料層，使該材料層的上表面介于該頂蓋層的上表面與該選擇柵極上表面之間；以該材料層為掩模移除部分該第一導體層；移除該材料層；以及移除該元件隔離結構上的部分該第一導體層而形成該浮置柵極。
10.如權利要求9所述的快閃存儲單元陣列的制造方法，其中該材料層的材料包括光致抗蝕劑。
11.如權利要求9所述的快閃存儲單元陣列的制造方法，其中該材料層的材料包括抗反射涂層。
12.如權利要求9所述的快閃存儲單元陣列的制造方法，其中形成該材料層的方法包括旋轉涂布法。
13.如權利要求9所述的快閃存儲單元陣列的制造方法，其中移除部分該材料層，使該材料層的上表面介于該頂蓋層的上表面與該選擇柵極上表面之間包括回蝕刻法。
14.如權利要求8所述的快閃存儲單元陣列的制造方法，其中于該些堆棧柵極結構之間的間隙形成一控制柵極，且該控制柵極填滿該些堆棧柵極結構之間的間隙的步驟包括于該襯底上形成一第二導體層；以及移除部分該第二導體層，直到暴露該頂蓋層的上表面，而于該些堆棧柵極結構之間的間隙形成該控制柵極。
15.如權利要求14所述的快閃存儲單元陣列的制造方法，其中移除部分該第二導體層，直到暴露該頂蓋層的上表面，而于該些堆棧柵極結構之間的間隙形成該控制柵極的方法包括回蝕刻法或化學機械拋光法。
16.一種快閃存儲單元陣列的制造方法，包括提供一襯底，該襯底上已形成有一元件隔離結構；于該襯底上形成多個堆棧柵極結構，該些堆棧柵極結構各自是由一選擇柵極介電層、一選擇柵極與一頂蓋層所構成；于該襯底上形成一隧穿介電層，并于該選擇柵極的側壁形成一間隙壁；于該些堆棧柵極結構之間形成一浮置柵極；于該浮置柵極上形成一柵極間介電層；于該些堆棧柵極結構之間形成一控制柵極，且該控制柵極填滿該些堆棧柵極結構之間的間隙；移除預定形成該存儲單元陣列的區域以外的該些堆棧柵極結構；以及于該存儲單元陣列最外側的該控制柵極與該堆棧柵極結構一側的該襯底中形成一源極區/漏極區。
17.如權利要求16所述的快閃存儲單元陣列的制造方法，其中于該些堆棧柵極結構之間形成該浮置柵極的步驟包括于該襯底上形成一第一導體層；移除部分該第一導體層，使該第一導體層的上表面介于該頂蓋層的上表面與該選擇柵極上表面之間；以及移除該元件隔離結構上的部分該第一導體層而形成該浮置柵極。
18.如權利要求16所述的快閃存儲單元陣列的制造方法，其中移除部分該第一導體層，使該第一導體層的上表面介于該頂蓋層的上表面與該選擇柵極上表面之間包括回蝕刻法。
19.如權利要求16所述的快閃存儲單元陣列的制造方法，其中于該些堆棧柵極結構之間形成該控制柵極的步驟包括于該襯底上形成一第二導體層；以及移除部分該第二導體層，直到暴露該頂蓋層的上表面，而于該些堆棧柵極結構之間的間隙形成該控制柵極。
20.如權利要求19所述的快閃存儲單元陣列的制造方法，其中移除部分該第二導體層，直到暴露該頂蓋層的上表面，而于該些堆棧柵極結構之間的間隙形成該控制柵極的方法包括回蝕刻法或化學機械拋光法。
21.一種快閃存儲單元的操作方法，適用于操作一存儲單元陣列，該存儲單元陣列至少包括串接設置的多個存儲單元與分別設置于該存儲單元陣列最外側的該襯底中的一源極區/漏極區；各該些存儲單元至少包括具有一選擇柵極的一堆棧柵極結構、設置于該堆棧柵極結構一側，并與該堆棧柵極結構相連接的一控制柵極、設置于該控制柵極與該襯底之間的一浮置柵極，其中各該些存儲單元中的該控制柵極與該浮置柵極所構成的堆棧結構與各該些存儲單元中的該堆棧柵極結構交錯排列；該方法包括在程序化該存儲單元陣列之前，于該源極區施加一第一電壓，于各該些選擇柵極施加一第二電壓、于各該些控制柵極分別施加一第三電壓，該漏極區與該襯底為0伏特，使各該些存儲單元的溝道打開；在程序化該存儲單元陣列時，于該源極區施加該第一電壓；于選定的該存儲單元的該選擇柵極施加一第四電壓，非選定的該些存儲單元的各該選擇柵極維持施加該第二電壓；選定的該存儲單元的該控制柵極施加一第五電壓、于非選定的該些存儲單元的各控制柵極維持施加該第三電壓；該襯底施加0伏特的電壓，而可以利用源極側效應使電子注入選定的該存儲單元的該浮置柵極中，而使選定的該存儲單元程序化；在讀取該存儲單元陣列時，該源極區施加0伏特左右的偏壓，于各該選擇柵極分別施加一第六電壓、各該控制柵極分別施加一第七電壓，該漏極區施加一第八電壓；以及在抹除該存儲單元陣列時，該源極區、各該選擇柵極、各該控制柵極為施加0伏特左右的偏壓；于該襯底施加一第九電壓，而可以利用F-N隧穿效應使電子由該些存儲單元的各該浮置柵極拉至該襯底中，而使該些存儲單元中的數據被抹除。
22.如權利要求21所述的快閃存儲單元的操作方法，其中該第一電壓包括4.5伏特。
23.如權利要求21所述的快閃存儲單元的操作方法，其中該第二電壓包括7伏特。
24.如權利要求21所述的快閃存儲單元的操作方法，其中該第三電壓包括11伏特。
25.如權利要求21所述的快閃存儲單元的操作方法，其中該第四電壓包括1.5伏特。
26.如權利要求21所述的快閃存儲單元的操作方法，其中該第五電壓包括9伏特。
27.如權利要求21所述的快閃存儲單元的操作方法，其中該第六電壓包括4.5伏特。
28.如權利要求21所述的快閃存儲單元的操作方法，其中該第七電壓包括1.5伏特。
29.如權利要求21所述的快閃存儲單元的操作方法，其中該第八電壓包括1.5伏特。
30.如權利要求21所述的快閃存儲單元的操作方法，其中該第九電壓包括11伏特。
全文摘要
本發明公開一種快閃存儲單元、快閃存儲單元陣列及其制造方法。該快閃存儲單元陣列由襯底、串接的多個存儲單元結構與源極區/漏極區所構成。各個存儲單元結構是由設置于襯底上且由襯底起依序為選擇柵極介電層、選擇柵極與頂蓋層所構成的堆棧柵極結構；設置于選擇柵極側壁的間隙壁；設置于堆棧柵極結構一側，并與堆棧柵極結構相連接的控制柵極；設置于控制柵極與襯底之間的浮置柵極；設置于控制柵極與浮置柵極之間的柵極間介電層；設置于浮置柵極與襯底之間的隧穿介電層與分別設置于存儲單元陣列最外側的控制柵極與堆棧柵極結構一側的襯底中的源極區/漏極區所構成。
文檔編號H01L21/8239GK1591873SQ0315554
公開日2005年3月9日 申請日期2003年8月28日 優先權日2003年8月28日
發明者許正源, 洪至偉, 吳齊山, 黃明山 申請人:力晶半導體股份有限公司